JPH10340247A

JPH10340247A - データ通信インターフェース

Info

Publication number: JPH10340247A
Application number: JP10031976A
Authority: JP
Inventors: Earnest W Powell; ダブリュ．パウエルアーネスト
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1997-01-06
Filing date: 1998-01-06
Publication date: 1998-12-22
Also published as: TW360832B; KR100641256B1; US6178476B1; EP0852358A2; EP0852358A3; KR19980070353A

Abstract

(57)【要約】【課題】低コストで速い動作速度を有する、集積化し
たプロセッサ及び直列メモリ素子を含む直列データ処理
装置を提供する。【解決手段】直列データ・プロセッサ（１６）はデジ
タルプロセッサ（１０６）と、このデジタルプロセッサ
（１０６）と相互接続されたメモリ・コントローラ（１
１４）と、このメモリ・コントローラ（１１４）と相互
接続されたダイナミック直列アクセス・メモリ（１１
２）とを備えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は集積化したデジタ
ルプロセッサ及びメモリ素子に関し、特に、データ通信
インターフェース及びデジタル・オーディオ・システム
の一体部分として含む使用のための集積化したプロセッ
サ及び直列（シリアル）メモリ素子を含めた、直列（シ
リアル）データ処理の方法及び装置に関する。

【０００２】

【関連特許出願に対するクロス・リファレンス】以下の
特許出願は参照によって本願に組み込まれる。１９９２
年８月２５日付で出願され、「改良された処理の方法及
び装置（ＭｅｔｈｏｄａｎｄＡｐｐａｒａｔｕｓ
ｆｏｒＩｍｐｒｏｖｅｄＰｒｏｃｅｓｓｉｎｇ）」
と題する米国特許出願第０７／９３４，９５５号（事件
整理番号ＴＩ−１６７７０）。

【０００３】

【従来の技術及びその課題】データ・プロセッサは大量
の情報を極めて迅速に処理するのに使用される。集積回
路マイクロプロセッサ技術の改良によって、この種の装
置の処理速度が累進的に高められてきた。一般に、マイ
クロプロセッサ及び個別集積回路ランダム・アクセス・
メモリ素子は実用上の動作構成としてマイクロコンピュ
ータ・システムに組み込まれる。集積回路ランダム・ア
クセス・メモリ素子は一般に２つのカテゴリーに分かれ
る。

【０００４】ランダム・アクセス・メモリ素子の第１の
カテゴリーは、静的記憶セルを含んでいる。この種のス
タティック・ランダム・アクセス・メモリ（ＳＲＡＭ：
ＳｔａｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏ
ｒｙ）素子は、極めて高速に動作するように設計される
と共に、現在の集積回路マイクロプロセッサと同じ位に
速く容易に動作することができる。これらのメモリ素子
はマイクロプロセッサに遅れずに十分に速く動作する
が、スタティック・ランダム・アクセス・メモリ素子は
製造するのに比較的コストがかかる。これらのメモリ素
子の高い製造コストのために、マイクロプロセッサ・シ
ステム設計者はマイクロプロセッサ・システムのコスト
を最小化すべく、代替物としてよりコストの低いメモリ
を捜すのを余儀無くされる。

【０００５】ランダム・アクセス・メモリの第２のカテ
ゴリーは動的記憶セルを含んでいる。ダイナミック・ラ
ンダム・アクセス・メモリ（ＤＲＡＭ：Ｄｙｎａｍｉｃ
ＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）素子
は、スタティック・ランダム・アクセス・メモリ素子の
コストと比較して極めてコスト的に有利に設計されてい
る。これらのメモリ素子は低コストで極めて経済的に有
利ではあるが、ダイナミック・ランダム・アクセス・メ
モリ素子は一般に前述したスタティック・ランダム・ア
クセス・メモリ素子に比して動作速度が相当遅い。これ
らのメモリ素子の動作速度が遅いために、マイクロコン
ピュータ・システムが一層高速に動作できるように、マ
イクロコンピュータ・システム設計者はダイナミック・
メモリ機能をスピードアップすべく他の素子及び特殊な
構成を捜すこととなる。

【０００６】メモリ速度及びコスト・トレードオフに対
する１つの最近提案された解法は、スマート・メモリと
して既知の構成である。スマート・メモリは、処理コア
及びメモリ・アレイの双方を含む集積回路装置である。
処理コアはメモリ・アレイに記憶された各命令を実行す
ると共に、メモリ・アレイとデータ通信すべく動作可能
である。スマート・メモリが内部装置に関して標準ラン
ダム・アクセス・メモリ素子として機能するように、ス
マート・メモリに対する外部接続が構成される。

【０００７】既知のスマート・メモリ素子は、データが
素子内を流れることができる経路の型式の点で制限され
る。データ経路に関するこの種の制限された型式によっ
て、スマート・メモリ素子内でデータをアクセスすると
共に、そのデータ及び他のデータを処理する柔軟性が低
減される。

【０００８】

【課題を解決するための手段】前記及び他の問題は、デ
ジタル・プロセッサと、該デジタル・プロセッサと相互
接続されるメモリ・コントローラと、該メモリ・コント
ローラと相互接続されるダイナミック直列（シリアル）
アクセセス・メモリとを備えた集積回路直列（シリア
ル）データ・プロセッサ装置によって解消される。第１
のデータ選択回路は、データ入力端子、前記直列メモ
リ、または前記デジタル・プロセッサの何れかから前記
直列メモリに直列データを送出する。第２のデータ選択
回路は、前記データ入力端子、前記直列メモリ、または
前記デジタル信号プロセッサの何れかからデータ出力端
子に直列データを送出する。

【０００９】データ通信インターフェースは、直列デー
タ・プロセッサのデータ入力端子まで直列データを搬送
する第１のバスと共に構成された直列データ・ソースを
備えている。デジタルシステムは、該デジタルシステム
及び前記直列データ・プロセッサ間でアドレス信号、制
御信号、及びデータを搬送する第２のバスと共に構成さ
れる。

【００１０】デジタル・オーディオ処理システムは、オ
ーディオ媒体から直列データ・プロセッサの直列データ
入力端子に直列データを搬送する第１のバスと共に構成
される前記オーディオ媒体を備えている。コントローラ
は、該コントローラ及び前記直列データ・プロセッサ間
でアドレス信号、制御信号及び直列データを搬送すると
共に、前記オーディオ媒体に制御信号を搬送する第２の
バスと共に構成される。変換システムは前記直列データ
・プロセッサからの直列データに応答して、可聴音を生
成する。

【００１１】

【発明の実施の形態】ここで図１を参照すると、２つの
デジタルシステム１２及び１４を備えたデータ通信イン
ターフェース１０のブロック図が示されている。直列デ
ータ・プロセッサ（ＳＤＰ：ＳｅｒｉａｌＤａｔａ
Ｐｒｏｃｅｓｓｏｒ）１６はデータ・バス１８によって
デジタルシステム１２と相互接続されている。バス１８
はデジタルシステム１２からＳＤＰ１６にアドレス信号
を搬送する。制御信号及びデータはまた、デジタルシス
テム１２及びＳＤＰ１６の間でデータ・バス１８によっ
て搬送される。同様に、別のＳＤＰ２０はデータ・バス
２２によってデジタルシステム１４と相互接続されてい
る。

【００１２】デジタルシステム１２及び１４は双方共、
メモリ、制御回路、データ処理ケーパビリティ、及びＳ
ＤＰ等の周辺装置と相互接続する回路群と共に構成し得
るシステムである。デジタルシステム１２及び１４はプ
リンタ、ビデオカメラ、コンピュータ、テープ駆動機
構、コンピュータ化計測器、通信チャネル、または直列
データを使用する他の回路であって良い。

【００１３】各ＳＤＰ１６または２０は、周辺回路また
はスレーブ・プロセッサのようなそれぞれのデジタルシ
ステム１２または１４と共に機能すべく構成される。デ
ータは、データ・バス１８及び２２によって制御信号、
アドレス、及びデータを加える関連するデジタルシステ
ム１２または１４によりＳＤＰ１６または２０の何れか
にシリアルに書き込まれる。

【００１４】直列データはＳＤＰ１６及び２０のおのお
のに対してシフトすることができる。直列データ・ソー
ス２４はバス２６によってＳＤＰ１６の直列データ入力
端子に接続されて、ＳＤＰ１６に書き込むべきデータの
直列シーケンスを加えるようになっている。この種の直
列データのシーケンスはＳＤＰ１６内に記憶させること
ができるか、さもなければＳＤＰ１６を介して直列デー
タ出力端子３０及びこの直列データ出力端子３０をＳＤ
Ｐ２０の直列データ入力端子３４と相互接続させる別の
バス３２に経路付けすることができる。直列データのシ
ーケンスはＳＤＰ２０に記憶することができるか、さも
なければＳＤＰ２０を介して直列データ出力端子３６に
経路付けすることができる。直列データ出力端子３６か
ら、直列データのシーケンスはデータ・バス３８を通っ
て直列データ宛先回路４２の直列データ入力端子４０に
加えられる。直列データ宛先回路４２は、直列データの
シーケンスを受信して記憶し、データについて動作して
表示装置上に画面を形成し、プロセスを制御し、データ
を音に変換し、データを処理し、若しくはデータを図示
しない別の宛先に通し、または或る他のデータ処理機能
を実行する。

【００１５】ここで図２を参照すると、スピーカ５２に
よって音に変換可能な信号を発生するデジタル・オーデ
ィオ処理システム５０のブロック図が示されている。こ
のデジタル・オーディオ処理システムにおいて、コント
ローラ５４はユーザ命令を受信すると共にＳＤＰ５８及
びオーディオ媒体回路６２を制御する目的で、データ・
バス５６によってＳＤＰ５８、ユーザ・インターフェー
ス回路６０及びオーディオ媒体回路６２と相互接続して
いる。ユーザ６４はユーザ・インターフェース回路６０
を通してデータ・バス５６及びコントローラ５４にデジ
タル命令を加えることができる。ＳＤＰ５８はデータ・
バス５６を介してオーディオ媒体回路６２からのデジタ
ル・データを受信すると共に、データ・バス５６を介し
てコントローラ５４から受信した各命令に従ってこの種
のデータを処理する。例えば、コントローラ５４はデー
タ・バス５６を介してオーディオ媒体回路６２に制御信
号を送出して、チューナーまたはマイクロフォンからの
アナログ信号をアクセスすると共に、これらのアナログ
信号をＡ／Ｄコンバータ６８に送出してアナログ信号の
デジタル信号表示に変換することができる。この後、こ
のデジタル信号表示はデータ・バス６６を介してＳＤＰ
５８に送出されて記憶されるかまたは別の回路に送出さ
れる。その代わりに、コントローラ５４はデータ・バス
５６を介してオーディオ媒体回路６２に各命令を送出し
て、ＣＤ−ＲＯＭシステム等のソースからのデジタル信
号をアクセスすると共に、これらのデジタル信号をデー
タ・バス６６を介してＳＤＰ５８に送出することができ
る。こうして、ＳＤＰ５８は、オーディオ媒体回路６２
のＣＤ−ＲＯＭシステムからの、またはＡ／Ｄコンバー
タ回路６８からの直列データを受信することとなる。

【００１６】コントローラ５４から加えられた制御信号
に応じて、ＳＤＰ５８はデータを読み出してこのデータ
をデータ・バス７０を介して変換システムに送出するこ
とができる。直列データに応答して、Ｄ／Ａコンバータ
７２はＳＤＰ５８のデジタルデータ出力を可聴範囲の周
波数のアナログ信号に変換する。Ｄ／Ａコンバータ回路
７２からの出力アナログ信号は回路経路７４を通してア
ナログ信号を前置増幅するオーディオ前置増幅器に伝達
される。前置増幅されたアナログ信号は更に経路７８及
び音声増幅器１００を通してスピーカ５２に伝送されて
可聴音に変換される。

【００１７】ここで図３を参照すると、ＳＤＰ１６及び
２０に対して図１のブロック図で使用することができる
と共に、ＳＤＰ５８に対して図２のブロック図で使用す
ることができる、ＳＤＰ９０のブロック図が示されてい
る。図３のＳＤＰ９０において、ランダム・アクセス・
ポート９２は、図１のデジタルシステム１２または１４
等のデジタルシステム、または図２のコントローラ５４
等のコントローラとの通信を受信して送信する。また、
直列データ入力端子９４は、図１の直列データ・ソース
２４またはＳＤＰ１６、あるいは図２のオーディオ媒体
回路６２等の直列データ・ソースからの直列データを受
信する。直列データ出力端子９６は、図１のＳＤＰ２０
または直列データ宛先回路４２、あるいは図２のＤ／Ａ
コンバータ回路７２等の直列データ受信機にデータを伝
送する。

【００１８】ランダム・アクセス・ポート９２はクロッ
ク・リード９８、制御バス１００、アドレス・バス１０
２及びデータ・バス１０４を備えて、図１のデジタルシ
ステム１２または１４、あるいは図２のコントローラ５
４等のホスト・コンピュータと相互接続している。

【００１９】ＳＤＰ９０内では、クロック・リード線９
８、制御バス１００、アドレス・バス１０２及びデータ
・バス１０４がデータ・プロセッサ１０６と相互接続し
て、ホスト・コンピュータ及びデータ・プロセッサ１０
６の間で信号を伝送するようになっている。適切なプロ
グラム、及びデータに対する高速アクセスをもたらすメ
モリ構成がデータ・プロセッサ１０６と関連している。
例えば、図３は、リード・オンリー・メモリ（ＲＯＭ：
ＲｅａｄＯｎｌｙＭｅｍｏｒｙ）または消去可能プ
ログラム可能リード・オンリー・メモリ（ＥＰＲＯＭ：
Ｅｒａｓａｂｌｅ−ＰｒｏｇｒａｍｍａｂｌｅＲｅａ
ｄＯｎｌｙＭｅｍｏｒｙ）であって良いプログラム
・メモリ１０８、及び例えばスタティック・ランダム・
アクセス・メモリ（ＳＲＡＭ：ＳｔａｔｉｃＲａｎｄ
ｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）であって良いキャ
ッシュ・メモリ１１０を示している。

【００２０】自己リフレッシュ式直列ダイナミック・メ
モリ１１２もまたデータ・プロセッサ１０６と関連して
おり、直列メモリデータ入力端子及び直列出力をもたら
す、処理すべきデータの直列シーケンスを記憶するよう
になっている。データの直列シーケンスは引き続きより
詳細に説明することとする。

【００２１】メモリ・コントローラ１１４はデータ・プ
ロセッサ１０６及び自己リフレッシュ式直列ダイナミッ
ク・メモリ１１２の間に介在して、直列受信機回路が少
なくとも部分的にアンロードされ、受信機満杯信号１１
３（ＲＣＶＦＬ）が除勢されるまで、自己リフレッシ
ュ用の複数の制御信号を生成するようになっている。多
少なりとも同様に、アクティブのとき、送信機空信号１
１５（ＴＸＥＭＴＹ）は、自己リフレッシュ式直列ダ
イナミック・メモリ１１２の直列送信機回路（図示せ
ず）が空で、送信すべき直列データを何ら有しないこと
をデータ・プロセッサ１０６に指示する。直列送信機回
路が少なくとも部分的に再充填されるとき、送信機空信
号１１５（ＴＸＥＭＴＹ）が除勢状態にされる。

【００２２】データ・プロセッサ１０６はまた多数の直
列データ・ソースからの直列データを処理する。これら
の多数の直列データ・ソースは、プロセッサ直列データ
出力１１６、直列データ入力端子９４、及び自己リフレ
ッシュ式直列ダイナミック・メモリ１１２からの直列出
力１１８を含む。３つの直列データ・ソースは３つの異
なるデータ選択論理回路に入力として加えられる。

【００２３】プロセッサ・データ入力選択論理回路１２
０は３つの直列データ・ソース（１２２，１２４及び１
２６）から直列データを受信すると共に、一度にそれら
のうちの１つを選択してリード線１２８を介してデータ
・プロセッサ１０６の直列データ入力端子１３０に送信
する。リード線１２２はプロセッサ直列データ出力１１
６からプロセッサ・データ入力選択論理回路１２０の入
力に直列データを搬送する。リード１２４は直列データ
入力端子９４からプロセッサ・データ入力選択論理回路
１２０の第２の入力にデータを搬送する。また、リード
線１２６は自己リフレッシュ式直列ダイナミック・メモ
リ１１２の直列出力１１８からプロセッサ・データ入力
選択論理回路１２０の第３の入力に直列データを搬送す
る。プロセッサ・データ入力選択論理回路１２０をター
ンオン及びターンオフする特定の使用可能制御信号は必
要無い。メモリ・コントローラ１１４はリード線対１３
２を介してプロセッサ・データ入力選択論理回路１２０
に選択制御信号を供給する。この選択制御信号は、プロ
セッサ・データ入力選択論理回路１２０から送信され得
る直列データ入力から３つのうちの１つの選択を行う２
ビットコードを含んでいる。

【００２４】メモリ直列データ入力選択論理回路１３４
は３つの直列データ・ソース（９４，１２２及び１２
６）からの直列データを受信すると共に、一度にそれら
のうちの１つを選択して、リード線１３６を介して自己
リフレッシュ式直列ダイナミック・メモリ１１２のメモ
リ・データ入力端子１３８に送信する。リード線１２２
はプロセッサ直列データ出力１１６からメモリ直列デー
タ入力選択論理回路１３４の入力に直列データを搬送す
る。リード線１２４は直列データ入力端子９４からメモ
リ直列データ入力選択論理回路１３４の第２の入力に直
列データを搬送する。また、リード線１２６は自己リフ
レッシュ式直列ダイナミック・メモリ１１２の直列出力
１１８からメモリ直列データ入力選択論理回路１３４の
第３の入力に直列データを搬送する。データ入力有効制
御信号はリード線１４０を介して外部回路から加えられ
て、直列データが外部回路から得られるときにメモリ直
列データ入力選択論理回路１３４を使用可能にすると共
に、直列データが外部回路から得られないときにメモリ
直列データ入力選択論理回路１３４を不能にする。この
データ入力有効制御信号はまた入力のうちの１つとして
メモリ・コントローラ１１４に加えられてメモリ・コン
トローラ出力を発生するようになっている。メモリ・コ
ントローラ１１４はリード対１４２を介してメモリ直列
データ入力選択論理回路１３４に別の選択制御信号を供
給する。この選択制御信号は、メモリ直列データ入力選
択論理回路１３４から送信すべき直列データ入力の間で
３つのうちの１つの選択を行う２ビットコードを含んで
いる。

【００２５】リード線１４０上のデータ入力有効制御信
号はメモリ・コントローラ１１４と同様にメモリ直列デ
ータ入力選択論理回路１３４に加えられる。リード線１
４０上のこの制御信号は、データ入力リード線９４を介
して直列データが外部回路から得られるときメモリ・コ
ントローラ１１４に知らせる。直列データが直列データ
入力端子９４上で得られることをメモリ・コントローラ
１１４が知ると、コントローラはそのデータをＳＰＤ９
０に受け入れるか否か及びいつ受け入れるかを決定す
る。また、一旦コントローラが直列データ入力端子９４
上の直列データを受け入れることを決定すると、メモリ
・コントローラ１１４は更に、そのデータを自己リフレ
ッシュ式直列ダイナミック・メモリ１１２、データ・プ
ロセッサ１０６、または直列データ出力リード線９６の
何れに送出するのかを決定する。次いで、適切な直列デ
ータ選択制御信号が生成されて、３つのデータ選択論理
回路１２０，１３４及び１４４に加えられる。

【００２６】直列データ出力選択論理回路１４４は３つ
の直列データ・ソースから直列データを受信すると共
に、一度にそれらのうちの１つを選択してリード線１４
６を通してデータ出力端子９６を送信する。リード線１
２２はプロセッサ直列データ出力１１６からメモリ直列
データ出力選択論理回路１４４の入力に直列データを搬
送する。リード線１２４は直列データ入力端子９４から
直列データ出力選択論理回路１４４に信号を搬送する。
リード線１２６は直列出力１１８からメモリ直列データ
出力選択回路１４４に直列データを搬送する。直列デー
タが自己リフレッシュ式直列ダイナミック・メモリ１１
２またはデータ・プロセッサ１０６から得られるとき、
データ出力有効制御信号がメモリ・コントローラ１１４
によってリード線９６を介して加えられて、直列データ
出力選択論理回路１４４を使用可能にする。メモリ・コ
ントローラ１１４はリード線対１４８を介して直列デー
タ出力選択論理回路１４４に第３の選択制御信号を供給
する。この第３の選択制御信号は、直列データ出力選択
論理回路１４４から送信すべき直列データ入力の間で３
つのうちの１つの選択を行うための２ビット符号を含ん
でいる。

【００２７】ＳＤＰは、メモリ・コントローラ１１４及
びデジタルプロセッサ１０６の制御の下で３つのデータ
選択論理１２０，１３４及び１４４によって決定される
ような多くの方法でデータを同時に処理することができ
る。以下の動作はＳＤＰデータ経路について説明され、
異なる応用要求を実施すべく種々の組合せで生じ得る。

【００２８】直列データ入力は自己リフレッシュ直列Ｄ
ＲＡＭ１１２に入力して記憶されるか、及び／又はデジ
タルプロセッサ１０６に入力して直ちに処理されるか及
び／又は直列データ出力選択論理１４４を介してＳＤＰ
から直ちに送信することができる。

【００２９】デジタルプロセッサ１０６からのデータ出
力１１６は、プロセッサ・データ入力選択論理１２０に
よって直ちにデジタルプロセッサ１０６に戻すか、及び
／又はデータ選択論理１３４によって自己リフレッシュ
式直列ダイナミックＲＡＭ１１２に入力して記憶する
か、及び／又は直列データ出力選択論理１４４によって
ＳＤＰから送信することができる。

【００３０】自己リフレッシュ式直列ＤＲＡＭ１１２の
端子１１８からの直列データ出力は、データ選択論理１
３４によって自己リフレッシュ式直列ＤＲＡＭ１１２に
直ちに戻すか、及び／又はデータ選択論理１２０によっ
てデジタルプロセッサ１０６に送出するか、及び／又は
出力レベル１４５の直列データ出力選択論理１４４によ
って直列データ出力端子９６にてＳＤＰから送出するこ
とができる。

【００３１】以上、この発明を例示的実施例について詳
細に説明したが、この説明は例に過ぎず、限定的意味に
解釈すべきではないことを了知されたい。従って、この
発明の各実施例の詳細における多数の変更及びこの発明
の付加的実施例は、この説明を参照した当業者によって
行われ得ることを更に了知すべきである。全てのこの種
の変更及び付加的実施例は権利主張したこの発明の精神
及び真の範囲内にあることが考えられる。

【００３２】以上の説明に関して更に以下の項を開示す
る。

【００３３】（１）直列データ・ソースと、データ入力
端子を有する直列データ・プロセッサと、前記直列デー
タ・ソースから前記データ入力端子に直列データを搬送
するように構成された第１のバスと、デジタルシステム
と、前記デジタルシステム及び前記直列データ・プロセ
ッサの間でアドレス信号、制御信号、及びデータを搬送
するように構成された第２のバスと、を具備したことを
特徴とするデータ通信インターフェース。

【００３４】（２）第１項記載のデータ通信インターフ
ェースにおいて、直列データ宛先と、前記直列データ・
プロセッサから前記直列データ宛先に直列データを搬送
するように構成された第３のバスと、を更に具備したこ
とを特徴とする前記データ通信インターフェース。

【００３５】（３）オーディオ媒体及びユーザ・インタ
ーフェースと、直列データ入力端子を有する直列データ
・プロセッサと、前記オーディオ媒体を介して前記デー
タ入力端子と直列データを通信するように構成された第
１のバスと、コントローラと、前記コントローラ及び前
記直列データ・プロセッサとアドレス信号、制御信号、
及び直列データを通信し、前記オーディオ媒体と制御信
号を通信し、かつ前記ユーザ・インターフェースと制御
信号を通信するように構成された第２のバスと、前記直
列データ・プロセッサの直列データ出力端子からの直列
データに応答して、可聴音を生成する変換システムと、
を具備したことを特徴とするデジタル・オーディオ処理
システム。

【００３６】（４）第３項記載のデジタル・オーディオ
処理システムにおいて、前記オーディオ媒体がコンパク
ト・ディスクＲＯＭを備えたことを特徴とする前記デジ
タル・オーディオ処理システム。

【００３７】（５）第３項記載のデジタル・オーディオ
処理システムにおいて、前記オーディオ媒体が、アナロ
グ信号を生成するチューナーと、前記アナログ信号に応
答して、前記直列データ出力端子にて前記直列データを
生成するＡ／Ｄコンバータと、を備えたことを特徴とす
る前記デジタル・オーディオ処理システム。

【００３８】（６）第３項記載のデジタル・オーディオ
処理システムにおいて、前記オーディオ媒体が、アナロ
グ信号を生成するマイクロフォンと、前記アナログ信号
に応答して、前記直列データ出力端子にて前記直列デー
タを生成するＡ／Ｄコンバータと、を備えたことを特徴
とする前記デジタル・オーディオ処理システム。

【００３９】（７）第３項記載のデジタル・オーディオ
処理システムにおいて、前記オーディオ媒体が、アナロ
グ信号を生成する変換器と、前記アナログ信号に応答し
て、前記直列データ出力端子にて前記直列データを生成
するＡ／Ｄコンバータと、を備えたことを特徴とする前
記デジタル・オーディオ処理システム。

【００４０】（８）デジタルプロセッサと、前記デジタ
ルプロセッサと相互接続されたメモリ・コントローラ
と、前記メモリ・コントローラと相互接続されると共
に、直列データ入力端子及び直列データ出力端子と共に
構成されたダイナミック直列アクセス・メモリと、第１
及び第２のデータ選択回路と、を具備し、前記第１のデ
ータ選択回路が第１の制御信号に応答して、第１の外部
回路、若しくは前記直列データ出力端子、または前記デ
ジタルプロセッサから前記直列データ入力端子に直列デ
ータを送出し、かつ前記第２のデータ選択回路が第２の
制御信号に応答して、前記第１の外部回路、若しくは前
記直列データ出力端子、または前記デジタルプロセッサ
から第２の外部回路に直列データを送出すること、を特
徴とする集積回路装置。

【００４１】（９）第８項記載の集積回路装置におい
て、前記メモリ・コントローラが前記第１及び第２の制
御信号を生成するように構成され、第１のリード線が外
部データ入力有効信号を前記第１のデータ選択回路に加
えて、前記第１のデータ選択回路を通して前記直列デー
タ入力端子にデータを転送することを開始するように構
成され、かつ第２のリード線が前記メモリ・コントロー
ラから前記第２のデータ選択回路にデータ出力有効信号
を加えると共に、前記第２のデータ選択回路を使用可能
にして、前記第２のデータ選択回路を通して前記第２の
外部回路にデータを転送することを開始するように構成
されたこと、を特徴とする前記集積回路装置。

【００４２】（１０）第８項記載の集積回路において、
前記第１及び第２のデータ選択回路が複数の選択制御端
子を有するマルチプレクサであり、かつ前記第１及び第
２の制御信号はおのおのが複数の信号を含むこと、を特
徴とする前記集積回路装置。

【００４３】（１１）デジタルプロセッサと、前記デジ
タルプロセッサと相互接続されたメモリ・コントローラ
と、前記メモリ・コントローラと相互接続されると共
に、直列データ入力端子及び直列データ出力端子と共に
構成されるダイナミック直列アクセス・メモリと、第１
及び第２のデータ選択回路と、を具備し、前記第１のデ
ータ選択回路は第１の制御信号に応答して、第１の外部
回路、若しくは前記直列データ出力端子、または前記デ
ジタルプロセッサから前記デジタルプロセッサに直列デ
ータを送出し、かつ前記第２のデータ選択回路は第２の
制御信号に応答して、前記第１の外部回路、若しくは前
記直列データ出力端子、または前記デジタルプロセッサ
から第２の外部回路に直列データを送出すること、を特
徴とする集積回路装置。

【００４４】（１２）第１１項記載の集積回路装置にお
いて、前記メモリ・コントローラが前記第１及び第２の
制御装置を生成するように構成され、第１のリード線が
外部データ入力有効信号を前記第１のデータ選択回路に
加えると共に、前記第１のデータ選択回路を使用可能に
して、前記第１のデータ選択回路を通して前記デジタル
プロセッサにデータを転送することを開始するように構
成され、かつ第２のリード線が前記メモリ・コントロー
ラから前記第２のデータ選択回路にデータ出力有効信号
を加えると共に、前記第２のデータ選択回路を使用可能
にして前記第２のデータ選択回路を通して前記第２の外
部回路にデータを転送することを開始するように構成さ
れたこと、を特徴とする前記集積回路装置。

【００４５】（１３）デジタルプロセッサと、前記デジ
タルプロセッサと相互接続されるメモリ・コントローラ
と、前記メモリ・コントローラと相互接続されると共
に、直列データ入力端子及び直列データ出力端子と共に
構成されるダイナミック直列アクセス・メモリと、第
１、第２及び第３のデータ選択回路と、を具備し、前記
第１のデータ選択回路が第１の制御信号に応答して、第
１の外部回路、若しくは前記直列データ出力端子、また
は前記デジタルプロセッサから前記直列データ入力端子
に直列データを送出し、前記第２のデータ選択回路が第
２の制御信号に応答して、前記第１の外部回路、若しく
は前記直列データ出力端子、または前記デジタルプロセ
ッサから第２の外部回路に直列データを送出し、かつ前
記第３のデータ選択回路が第３の制御信号に応答して、
前記第１の外部回路、若しくは前記直列データ出力端
子、または前記デジタルプロセッサから前記デジタルプ
ロセッサに直列データを送出すること、を特徴とする集
積回路装置。

【００４６】（１４）第１３項記載の集積回路装置にお
いて、前記メモリ・コントローラが前記第１、第２及び
第３の制御信号を生成するように構成され、第１のリー
ド線が前記第１のデータ選択回路及び前記メモリ・コン
トローラに外部データ入力有効信号を加えると共に、前
記第１のデータ選択回路を使用可能にして前記第１のデ
ータ選択回路を通して前記データ入力端子にデータを転
送することを開示するように構成され、第２のリード線
が前記メモリ・コントローラに前記外部データ入力有効
信号を加えて、前記第２のデータ選択回路を通して前記
プロセッサにデータを転送することを開始する信号を生
成するように構成され、かつ第３のリード線が前記メモ
リ・コントローラから前記第３のデータ選択回路にデー
タ出力有効信号を加えて、前記第３のデータ選択回路を
通して前記第２の外部回路にデータを転送することを開
始するように構成されたこと、を特徴とする前記集積回
路装置。

【００４７】（１５）第１３項記載の集積回路装置にお
いて、前記第１、第２、及び第３のデータ選択回路は複
数の選択制御端子を有するマルチプレクサであり、かつ
前記第１、第２及び第３の制御信号はおのおのが複数の
信号を含むこと、を特徴とする前記集積回路装置。

【００４８】（１６）直列データ・プロセッサ１６はデ
ジタルプロセッサ１０６と、該デジタルプロセッサ１０
６と相互接続されたメモリ・コントローラ１１４と、該
メモリ・コントローラ１１４と相互接続されたダイナミ
ック直列アクセス・メモリ１１２とを備えている。第１
のデータ選択回路１３４は第１の制御信号に応答して、
直列データ入力端子９４、若しくはダイナミック直列ア
クセス・メモリ１１２、またはデジタルプロセッサ１０
６から第２の直列データ入力端子１３８に直列データを
送出する。第２のデータ選択回路１４４は第２の制御信
号に応答して、直列データ入力端子１３８、若しくはダ
イナミック直列アクセス・メモリ１３２またはデジタル
プロセッサから直列データ出力端子９６に直列データを
送出する。第３のデータ選択回路１２０は第３の制御信
号に応答して、直列データ入力端子９４、若しくはダイ
ナミック直列アクセス・メモリ１１２、またはデジタル
プロセッサ９０から第３の直列データ入力端子１５０に
直列データを送出する。第１、第２及び第３のデータ選
択回路１３４，１４４，１２０はおのおのが複数の選択
回路信号に応答するマルチプレクサである。第１、第２
及び第３の制御信号はおのおのが複数の選択制御信号を
含んでいる。

【図面の簡単な説明】

【図１】直列データ・プロセッサと相互接続される１対
のホスト・プロセッサを使用するデータ通信インターフ
ェースのブロック図である。

【図２】コントローラを有する直列データ・プロセッサ
を使用するデジタル・オーディオ処理システムのブロッ
ク図である。

【図３】本発明による直列データ・プロセッサのブロッ
ク図である。

【符号の説明】

９０ＳＤＰ９４直列データ入力端子９６直列データ出力端子１０６デジタルプロセッサ１０８プログラム・メモリ１１０キャッシュ・メモリ１１２自己リフレッシュ式直列ダイナミック・メモリ１１４メモリ・コントローラ１２０プロセッサ・データ入力選択論理回路１３４メモリ直列データ入力選択論理回路１３８メモリ・データ入力端子１４４メモリ直列データ出力選択論理回路

Claims

【特許請求の範囲】

【請求項１】直列データ・ソースと、データ入力端子を有する直列データ・プロセッサと、前記直列データ・ソースから前記データ入力端子に直列
データを搬送するように構成された第１のバスと、デジタルシステムと、前記デジタルシステム及び前記直列データ・プロセッサ
の間でアドレス信号、制御信号、及びデータを搬送する
ように構成された第２のバスと、を具備したことを特徴
とするデータ通信インターフェース。