JPH04153749A - メモリ制御装置および記憶装置 - Google Patents
メモリ制御装置および記憶装置Info
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- JPH04153749A JPH04153749A JP27971590A JP27971590A JPH04153749A JP H04153749 A JPH04153749 A JP H04153749A JP 27971590 A JP27971590 A JP 27971590A JP 27971590 A JP27971590 A JP 27971590A JP H04153749 A JPH04153749 A JP H04153749A
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- banks
- memory control
- selection signal
- bank
- memory
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- 230000015654 memory Effects 0.000 title claims abstract description 61
- 238000012544 monitoring process Methods 0.000 claims abstract description 14
- 238000010586 diagram Methods 0.000 description 7
- 230000005540 biological transmission Effects 0.000 description 3
- 238000010276 construction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
インタリーブバスに接続される複数のバンクを制御する
メモリ制御装置および記憶装置に関し、一種類のＬＳＩ
を複数用いることによって多数のバンクを制御すること
ができるようにすることを目的とし、 インタリーブバスを監視するインタフェース監視部と、
複数のバンクの各々に属するメモリを制御する複数のメ
モリ制御部とともに、指定バンクを選択する選択信号を
受信する選択信号受信部を同一チップ上に形成するよう
な構成のメモリ制御装置およびそれを用いた記憶装置と
したものである。
メモリ制御装置および記憶装置に関し、一種類のＬＳＩ
を複数用いることによって多数のバンクを制御すること
ができるようにすることを目的とし、 インタリーブバスを監視するインタフェース監視部と、
複数のバンクの各々に属するメモリを制御する複数のメ
モリ制御部とともに、指定バンクを選択する選択信号を
受信する選択信号受信部を同一チップ上に形成するよう
な構成のメモリ制御装置およびそれを用いた記憶装置と
したものである。
（産業上の利用分野 ）
本発明は、インタリーブバスに接続される複数のバンク
を制御するメモリ制御装置および記憶装置に関する。
を制御するメモリ制御装置および記憶装置に関する。
従来の主記憶装置のメモリ制御では、第３図に示すよう
に、１つのＬＳＩ （大規模集積回路）１内に１つのイ
ンタフェース（ＩＦ）監視部２と、複数のメモリ制御部
３とが設けられているもの、または、第４図に示すよう
に、インタフェース監視部を形成するＬＳＩ４の１つと
、メモリ制御部を形成するＬＳＩ５を複数個組合せて形
成したものによって、複数のバンク（メモリの集り）を
制御していた。
に、１つのＬＳＩ （大規模集積回路）１内に１つのイ
ンタフェース（ＩＦ）監視部２と、複数のメモリ制御部
３とが設けられているもの、または、第４図に示すよう
に、インタフェース監視部を形成するＬＳＩ４の１つと
、メモリ制御部を形成するＬＳＩ５を複数個組合せて形
成したものによって、複数のバンク（メモリの集り）を
制御していた。
（発明が解決しようとする課題 ）
上記従来の主記憶装置のメモリ制御では、１つのＬＳＩ
Ｉに監視部および制御部を形成した場合には、回路が大
型化するためピン数制限に引掛かリパンク数をある程度
以上に増加させることができず、また、監視部と制御部
を各独立したＬＳＩに形成する場合では、異なるＬＳＩ
を作らなくてはならないために開発費用および工数が増
加するという問題点があった。
Ｉに監視部および制御部を形成した場合には、回路が大
型化するためピン数制限に引掛かリパンク数をある程度
以上に増加させることができず、また、監視部と制御部
を各独立したＬＳＩに形成する場合では、異なるＬＳＩ
を作らなくてはならないために開発費用および工数が増
加するという問題点があった。
本発明は、上記問題点に鑑みて成されたものであり、そ
の解決を目的として設定される技術的課題は、一種類の
ＬＳＩを複数用いることによりて多数のバンクを制御す
ることができるようにしたメモリ制御装置および記憶装
置を提供することにある。
の解決を目的として設定される技術的課題は、一種類の
ＬＳＩを複数用いることによりて多数のバンクを制御す
ることができるようにしたメモリ制御装置および記憶装
置を提供することにある。
（課題を解決するための手段 ）
本発明は、上記課題を解決するための具体的な手段とし
て、第１図に示すように、メモリ制御装置を構成するに
あたり、インタリーブバス１９を監視するインタフェー
ス監視部１１ａまたは１２ａと、複数のバンク１３，１
４．１５または１６の各々に属するメモリを制御する複
数のメモリ制御部１１ｂ、１１ｂまたは１２ｂ、１２ｂ
とともに、指定バンクを選択する選択信号を受信する選
択信号受信部１１ｃまたは１２ｃを同一チップ上に形成
したものである。
て、第１図に示すように、メモリ制御装置を構成するに
あたり、インタリーブバス１９を監視するインタフェー
ス監視部１１ａまたは１２ａと、複数のバンク１３，１
４．１５または１６の各々に属するメモリを制御する複
数のメモリ制御部１１ｂ、１１ｂまたは１２ｂ、１２ｂ
とともに、指定バンクを選択する選択信号を受信する選
択信号受信部１１ｃまたは１２ｃを同一チップ上に形成
したものである。
前記メモリ制御装置１１．１２を利用した記憶装置とし
ては、単一のチップに形成して前記選択信号受信部１１
ｃまたは１２ｃを備えたメモリ制御装置１１または１２
を複数備え、多数のバンク１３．１４，１５．１６のう
ち適当個数を前記メモリ制御装置１１．１２の各々に分
散接続し、選択信号により指定された前記メモリ制御装
置１１または１２を介して前記バンク１３または１４も
しくは１５または１６の何れかをアクセス可能に形成し
たものである。
ては、単一のチップに形成して前記選択信号受信部１１
ｃまたは１２ｃを備えたメモリ制御装置１１または１２
を複数備え、多数のバンク１３．１４，１５．１６のう
ち適当個数を前記メモリ制御装置１１．１２の各々に分
散接続し、選択信号により指定された前記メモリ制御装
置１１または１２を介して前記バンク１３または１４も
しくは１５または１６の何れかをアクセス可能に形成し
たものである。
（作用）
本発明は上記構成により、メモリ制御装置１１またはメ
モリ制御装置１２に接続されているバンク１３．１４ま
たはバンク１５．１６が、選択信号受信部１１ｃまたは
選択信号受信部１２ｃに入力された選択信号によってい
ずれのメモリ制御装置１１または１２に接続されている
バンク１３，１４または１５，１６なのか確定させ、イ
ンタフェース監視部１１ａまたは１２ａに入力された信
号によって、そのメモリ制御部１１ｂ、１１ｂまたは１
２ｂ、１２ｂに接続されたバンク１３．１４または１５
．１６の何れかに属する指定領域がアクセスされ、所定
の書込みまたは読出しが行なわれる。
モリ制御装置１２に接続されているバンク１３．１４ま
たはバンク１５．１６が、選択信号受信部１１ｃまたは
選択信号受信部１２ｃに入力された選択信号によってい
ずれのメモリ制御装置１１または１２に接続されている
バンク１３，１４または１５，１６なのか確定させ、イ
ンタフェース監視部１１ａまたは１２ａに入力された信
号によって、そのメモリ制御部１１ｂ、１１ｂまたは１
２ｂ、１２ｂに接続されたバンク１３．１４または１５
．１６の何れかに属する指定領域がアクセスされ、所定
の書込みまたは読出しが行なわれる。
また、記憶装置に配設されたメモリ制御装置１１．１２
によって接続することができない複数のバンクをさらに
接続させるには、すでにメモリ制御装置１１．１２によ
って接続されたバンク１３．１４，１５．１６について
はそのままにして、増設するメモリ制御装置（１１また
は１２と同一種類のメモリ制御装置）に接続可能な数量
の範囲内で未接続のバンクを接続し、メモリ制御装置お
よびバンクを組み合わせた構成単位を必要数増設させる
ことによって、同一のメモリ制御装置１１，１２．−・
・により、希望数のバンク１３゜１４．１５，１６．・
・・を接続した記憶装置が容易に構成される。
によって接続することができない複数のバンクをさらに
接続させるには、すでにメモリ制御装置１１．１２によ
って接続されたバンク１３．１４，１５．１６について
はそのままにして、増設するメモリ制御装置（１１また
は１２と同一種類のメモリ制御装置）に接続可能な数量
の範囲内で未接続のバンクを接続し、メモリ制御装置お
よびバンクを組み合わせた構成単位を必要数増設させる
ことによって、同一のメモリ制御装置１１，１２．−・
・により、希望数のバンク１３゜１４．１５，１６．・
・・を接続した記憶装置が容易に構成される。
以下、本発明の実施例として、２つのメモリ制御装置を
用いて、４つのバンクを制御させる場合について図示説
明する。
用いて、４つのバンクを制御させる場合について図示説
明する。
第２図に主記憶装置の構成を示す。
ここに、２１．２２はメモリ制御装置であり、各々１つ
のＬＳＩに形成した同一のものであって、４つのバンク
２３，２４，２５．２６の内の２つをそれぞれ接続して
制御する。
のＬＳＩに形成した同一のものであって、４つのバンク
２３，２４，２５．２６の内の２つをそれぞれ接続して
制御する。
２３．２４，２５，２６はバンクで、ＤＲＡＭ（ダイナ
ミックランダムアクセスメモリ）を多数個まとめて１つ
のメモリ群を形成し、メモリ制御装置２１または２２に
より単一のメモリに対してアクセスする場合と同様に特
定のメモリがアクセスされる。
ミックランダムアクセスメモリ）を多数個まとめて１つ
のメモリ群を形成し、メモリ制御装置２１または２２に
より単一のメモリに対してアクセスする場合と同様に特
定のメモリがアクセスされる。
メモリ制御装置２１ （２２）には、インタフェース（
図示せず）との間における伝送を監視するインタフェー
ス監視部２１ａ （２２ａ）と、接続したバンク２３．
２４ （２５，２６）に属す個々のメモリを制御する複
数のメモリ制御部２１ｂ （２２ｂ）と、インタフェー
ス側から伝送されてきた選択信号を受信する選択信号受
信部２１ｃ （２２ｃ）を備える。
図示せず）との間における伝送を監視するインタフェー
ス監視部２１ａ （２２ａ）と、接続したバンク２３．
２４ （２５，２６）に属す個々のメモリを制御する複
数のメモリ制御部２１ｂ （２２ｂ）と、インタフェー
ス側から伝送されてきた選択信号を受信する選択信号受
信部２１ｃ （２２ｃ）を備える。
インタフェース監視部２１ａ （２２ａ）には、レシー
バ２７ａを介してアドレスあるいはモード信号を伝送す
るアドレス信号線２７と、レシーバ２８ａまたはドライ
バ２８ｂを介してデータ伝送するデータ伝送線２８と、
レシーバ２９ａとドライバ２９ｂを介してデータ伝送の
制御信号を伝送する制御信号線２９をまとめた内部バス
３０を接続する。また、選択信号受信部２１ｅ （２２
ｃ）が入力した選択信号とアドレス信号線２７から入力
したアドレスとの論理積を出力するアンド回路（図示せ
ず）を備え、出力がオンの場合（すなわち両者の照合結
果が一致した場合）に接続するバンク２３または２４
（２５または２６）を指定されたものと判定してアクセ
スする。
バ２７ａを介してアドレスあるいはモード信号を伝送す
るアドレス信号線２７と、レシーバ２８ａまたはドライ
バ２８ｂを介してデータ伝送するデータ伝送線２８と、
レシーバ２９ａとドライバ２９ｂを介してデータ伝送の
制御信号を伝送する制御信号線２９をまとめた内部バス
３０を接続する。また、選択信号受信部２１ｅ （２２
ｃ）が入力した選択信号とアドレス信号線２７から入力
したアドレスとの論理積を出力するアンド回路（図示せ
ず）を備え、出力がオンの場合（すなわち両者の照合結
果が一致した場合）に接続するバンク２３または２４
（２５または２６）を指定されたものと判定してアクセ
スする。
メモリ制御部２１ｂ （２２ｂ）には、各バンク用バス
３１ａ、３１ｂ （３２ａ、３２ｂ）によってバンク２
３または２４ （２５または２６）を接続する。
３１ａ、３１ｂ （３２ａ、３２ｂ）によってバンク２
３または２４ （２５または２６）を接続する。
選択信号受信部２１ｃ （２２ｃ）に入力される選択信
号は、そのメモリ制御装置２１ （２２）に接続するバ
ンク２３．２４ （２５，２６）を指定する信号とし、
インタフェース監視部２１ａ （２２ａ）に送られて、
アクセス時に伝送されてくるアドレスと照合されて指定
バンクがアクセスされたか判定される為のデータとなる
。
号は、そのメモリ制御装置２１ （２２）に接続するバ
ンク２３．２４ （２５，２６）を指定する信号とし、
インタフェース監視部２１ａ （２２ａ）に送られて、
アクセス時に伝送されてくるアドレスと照合されて指定
バンクがアクセスされたか判定される為のデータとなる
。
このように構成した実施例において、インタフェース側
からバンク２３に対してリードアクセスする場合には、
アドレス信号線２７からメモリ制御装置２１．２２のイ
ンタフェース監視部２１ａ、２２ａヘアドレス信号とし
てバンク２３のアドレスと、モード信号としてリードを
示す信号を送出すると、各インタフェース監視部２１ａ
、２２ａでは入力した信号よりバンク２３へのリードア
クセスであることを知る。そして選択信号受信部２１ｃ
、２２ｃの受信している選択信号と照合し、メモリ制御
装置２１が自装置に接続しているバンクであることを認
識してメモリ制御部２１ｂを介してバンク２３をアクセ
スさせ、メモリ制御装置２２は他装置に接続されている
バンクが指定されたのでアクセスする必要がなくなる。
からバンク２３に対してリードアクセスする場合には、
アドレス信号線２７からメモリ制御装置２１．２２のイ
ンタフェース監視部２１ａ、２２ａヘアドレス信号とし
てバンク２３のアドレスと、モード信号としてリードを
示す信号を送出すると、各インタフェース監視部２１ａ
、２２ａでは入力した信号よりバンク２３へのリードア
クセスであることを知る。そして選択信号受信部２１ｃ
、２２ｃの受信している選択信号と照合し、メモリ制御
装置２１が自装置に接続しているバンクであることを認
識してメモリ制御部２１ｂを介してバンク２３をアクセ
スさせ、メモリ制御装置２２は他装置に接続されている
バンクが指定されたのでアクセスする必要がなくなる。
なお、選択信号受信部の個数が２以上の場合には、その
個数に対応した数を表現できるビット数の選択信号を用
いれば良い。
個数に対応した数を表現できるビット数の選択信号を用
いれば良い。
このように実施例では、複数のバンク２３゜２４．２５
，２６を用いた場合のメモリ制御を、同一種類のメモリ
制御装置２１ （２２）を使用バンク数に合せて必要個
数用いれば制御可能となり、いかなる個数のバンクを増
設する場合でも、メモリ制御装置２１（２２）の個数を
増加させることで容易に対応でき、開発費および工数が
共に低減でき、記憶容量の設定が柔軟にできかつ増設が
容易な主記憶装置が安価にできる。
，２６を用いた場合のメモリ制御を、同一種類のメモリ
制御装置２１ （２２）を使用バンク数に合せて必要個
数用いれば制御可能となり、いかなる個数のバンクを増
設する場合でも、メモリ制御装置２１（２２）の個数を
増加させることで容易に対応でき、開発費および工数が
共に低減でき、記憶容量の設定が柔軟にできかつ増設が
容易な主記憶装置が安価にできる。
以上のように本発明では、メモリ制御装置１１またはメ
モリ制御装置１２に接続されているバンク１３．１４ま
たはバンク１５．１６が、選択信号受信部１１ｃまたは
選択信号受信部１２ｃに入力された選択信号によってい
ずれのメモリ制御装置１１または１２に接続されている
バンク１３．１４または１５．１６を指定しているのか
確定させ、インタフェース監視部１１ａまたは１２ａに
入力された信号によって、そのメモリ制御部１１ｂまた
は１２ｂに接続されたバンク１３．１４または１５．１
６の何れかに属する指定領域がアクセスされるようにし
たことによって、多数のバンク１３，１４，１５，１６
を同一種類のメモリ制御装置１１．１２によりメモリ制
御でき、多種類のメモリ制御装置を使用する場合に比較
して、チップの開発費および工数が共に削減でき、装置
のコストダウンが実現できるとともに工期が短縮できる
。
モリ制御装置１２に接続されているバンク１３．１４ま
たはバンク１５．１６が、選択信号受信部１１ｃまたは
選択信号受信部１２ｃに入力された選択信号によってい
ずれのメモリ制御装置１１または１２に接続されている
バンク１３．１４または１５．１６を指定しているのか
確定させ、インタフェース監視部１１ａまたは１２ａに
入力された信号によって、そのメモリ制御部１１ｂまた
は１２ｂに接続されたバンク１３．１４または１５．１
６の何れかに属する指定領域がアクセスされるようにし
たことによって、多数のバンク１３，１４，１５，１６
を同一種類のメモリ制御装置１１．１２によりメモリ制
御でき、多種類のメモリ制御装置を使用する場合に比較
して、チップの開発費および工数が共に削減でき、装置
のコストダウンが実現できるとともに工期が短縮できる
。
また、記憶装置のメモリ制御装置１１．１２によって接
続されたバンク１３，１４，１５゜１６についてはその
ままにして、メモリ制御装置１１または１２と同一種類
のメモリ制御装置に接続可能な数量の範囲内で未接続の
バンクを接続し、メモリ制御装置およびバンクを組み合
わせた構成単位を必要数増設させることによって、任意
個数備えた同一のメモリ制御装置１１゜１２、・・・に
より希望数のバンク１３，１４゜１５．１６．・・・を
接続した記憶装置が容易に構成できるようにしたことに
よって、記憶装置の構成が極めて柔軟になり、希望に合
せた記憶容量を容易に設定できるとともに設定後の増設
が安価かつ迅速にできる。
続されたバンク１３，１４，１５゜１６についてはその
ままにして、メモリ制御装置１１または１２と同一種類
のメモリ制御装置に接続可能な数量の範囲内で未接続の
バンクを接続し、メモリ制御装置およびバンクを組み合
わせた構成単位を必要数増設させることによって、任意
個数備えた同一のメモリ制御装置１１゜１２、・・・に
より希望数のバンク１３，１４゜１５．１６．・・・を
接続した記憶装置が容易に構成できるようにしたことに
よって、記憶装置の構成が極めて柔軟になり、希望に合
せた記憶容量を容易に設定できるとともに設定後の増設
が安価かつ迅速にできる。
第１図は、本発明の原理説明図、
第２図は、実施例装置の構成図、
第３図は、従来装置（ｌチップ型）の構成図、第４図は
、従来装置（多チツプ型）の構成図。 １１．１２・・・メモリ制御装置 ｌａ、１２ａ・・・インタフェース監視部ｌｂ、１２ｂ
・・・メモリ制御部 Ｉｃ、１２ｃ・・・選択信号受信部 ３．１４，１５，１６・・・バンク ９・・・インタリーブバス 第 図 従来装置（ｌチップ型）の構成図 第３図 従来装置（多チツプ型）の構成図 第４図
、従来装置（多チツプ型）の構成図。 １１．１２・・・メモリ制御装置 ｌａ、１２ａ・・・インタフェース監視部ｌｂ、１２ｂ
・・・メモリ制御部 Ｉｃ、１２ｃ・・・選択信号受信部 ３．１４，１５，１６・・・バンク ９・・・インタリーブバス 第 図 従来装置（ｌチップ型）の構成図 第３図 従来装置（多チツプ型）の構成図 第４図
Claims (2)
- （１）インタリーブバス（１９）を監視するインタフェ
ース監視部（１１ａまたは１２ａ）と、複数のバンク（
１３、１４、１５または１６）の各々に属するメモリを
制御する複数のメモリ制御部（１１ｂ、１１ｂまたは１
２ｂ、１２ｂ）とともに、 指定バンクを選択する選択信号を受信する選択信号受信
部（１１ｃまたは１２ｃ）を同一チップ上に形成した ことを特徴とするメモリ制御装置。 - （２）単一のチップに形成して選択信号受信部（１１ｃ
または１２ｃ）を備えたメモリ制御装置（１１または１
２）を複数備え、 多数のバンク（１３、１４、１５、１６）のうち適当個
数を前記メモリ制御装置（１１、１２）の各々に分散接
続し、 選択信号により指定された前記メモリ制御装置（１１ま
たは１２）を介して前記バンク（１３または１４もしく
は１５または１６）の何れかをアクセス可能に形成した ことを特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27971590A JPH04153749A (ja) | 1990-10-18 | 1990-10-18 | メモリ制御装置および記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27971590A JPH04153749A (ja) | 1990-10-18 | 1990-10-18 | メモリ制御装置および記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04153749A true JPH04153749A (ja) | 1992-05-27 |
Family
ID=17614875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27971590A Pending JPH04153749A (ja) | 1990-10-18 | 1990-10-18 | メモリ制御装置および記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04153749A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5786960A (en) * | 1980-11-20 | 1982-05-31 | Nec Corp | Storage device |
| JPH02166538A (ja) * | 1988-12-20 | 1990-06-27 | Fujitsu Ltd | メモリアクセス制御方式 |
| JPH03278253A (ja) * | 1990-03-28 | 1991-12-09 | Nec Corp | 記憶装置および方法 |
-
1990
- 1990-10-18 JP JP27971590A patent/JPH04153749A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5786960A (en) * | 1980-11-20 | 1982-05-31 | Nec Corp | Storage device |
| JPH02166538A (ja) * | 1988-12-20 | 1990-06-27 | Fujitsu Ltd | メモリアクセス制御方式 |
| JPH03278253A (ja) * | 1990-03-28 | 1991-12-09 | Nec Corp | 記憶装置および方法 |
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