JPH10335797A - 回路基板、及び電子回路装置の製造方法 - Google Patents

回路基板、及び電子回路装置の製造方法

Info

Publication number
JPH10335797A
JPH10335797A JP9140405A JP14040597A JPH10335797A JP H10335797 A JPH10335797 A JP H10335797A JP 9140405 A JP9140405 A JP 9140405A JP 14040597 A JP14040597 A JP 14040597A JP H10335797 A JPH10335797 A JP H10335797A
Authority
JP
Japan
Prior art keywords
circuit board
electronic circuit
electrode
soldering
circuit element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP9140405A
Other languages
English (en)
Inventor
Tetsuo Yoshizawa
徹夫 吉沢
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Canon Inc
Original Assignee
Canon Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Canon Inc filed Critical Canon Inc
Priority to JP9140405A priority Critical patent/JPH10335797A/ja
Publication of JPH10335797A publication Critical patent/JPH10335797A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components

Abstract

(57)【要約】 【課題】 クリーム半田も溶融時にフラックスから出る
ガスが外界に逃げ易くすることにより、ボイドが少ない
半田付けができて半田付け強度を増すため、接合信頼性
が良い回路基板、及び電子回路装置の製造方法を提供す
る。 【解決手段】 多数の電極部を有する電子回路素子、例
えば１６４と、該電子回路素子の前記電極部に対応する
位置に設けられる電極部を有する回路基板１６０とを対
抗させ、前記電子回路素子の電極部と前記回路基板の電
極部とを接合する電子回路装置の製造方法において、前
記接合に先だって、前記回路基板の電極部に、電極材料
を欠いた少なくとも１つのスリットであって、前記回路
基板の電極部内側から端部にまで、または端部以上に延
びているスリット１６２を設ける。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、少なくとも一部に
電子回路素子を接合させて電子回路装置を構成する回路
基板、及び電子回路装置の製造方法に関するものであ
る。
【０００２】
【従来の技術】従来、電子回路素子を回路基板に電気的
に接合することにより構成される電子回路装置の製造技
術としては、ワイヤボンディングによる方法、ＴＡＢ(T
ape Automated Bonding)による方法、ＣＣＢ(Controlle
d Collapsed Bonding)による方法、ＢＧＡ(Ball Grid A
rray) による接合方法、ＣＳＰ(Chip Size Package) の
接合方法等が公知になっている。この中で、最近、多ピ
ン接合で注目されているものにＣＣＢ，ＢＧＡ，ＣＳＰ
による方法がある。
【０００３】ＣＣＢによる方法は、例えば、ＵＳＰ３，
２９２，２４０、ＵＳＰ３，３０３，３９３に記載され
ている。このＣＣＢによる方法を、図５の（ａ）（ｂ）
の例で説明する。図５の（ａ）は接合される電子回路素
子の断面を示している。電極１０２上にバリヤ層１０３
を介して半田バンプ１０４を設けた上記電子回路素子１
０１を用意する。次に、電子回路素子１０１の電極１０
２と対抗した位置に電極１１１を有する回路基板１１０
を用意する。その後、電子回路素子１０１の電極１０２
と回路基板１１０の電極１１１とを位置決めし、半田１
１２で半田付けを行う。この際、半田バンプ１０４の融
点が半田１１２の融点より高く、また半田付けの温度は
半田バンプ１０４の融点と半田１１２の融点との間とす
るために、半田１１２は溶融するが半田バンプ１０４は
溶融しない。図５の（ｂ）に接合後の断面図を示す。
【０００４】ＢＧＡによる方法は、例えば、ＵＳＰ５，
２３９，１９８、ＵＳＰ５，２８５，３５２、ＵＳＰ
５，３８１，３０７、ＵＳＰ５，３９７，９２１に記載
されている。これらの代表例を図６に示す。まず図６の
（ａ）に示すように、回路基板１２０上にＩＣチップ１
２１をダイボンディング、ワイヤボンディング、封止
し、回路基板１２０上でＩＣチップ１２１の搭載面と反
対側の面の電極１２１には半田ボール１２２を接合し
て、電子回路素子ＢＧＡ１２３を組み立てる。次に、電
子回路素子ＢＧＡ１２３の電極１２１と対応する位置に
電極１２５を有する回路基板１２４を用意する。図７に
拡大して電極１２５側から見た回路基板１２４を示す。
この例では、１０×１０個の電極１２５を有し、外周２
列は表面にパターンがあるがその他の電極はスルーホー
ル（図示していない）を通して内層あるいは裏面に導通
している。電極部１２５以外は半田レジストで絶縁され
ている。
【０００５】次に、回路基板１２４の電極１２５上に所
望のクリーム半田を塗布し、回路基板１２４の電極１２
５と電子回路素子１２３の電極１２１とを位置決めし、
半田付けを行う。半田付け後の断面を図６の（ｂ）に示
す。ＣＳＰによる方法は、例えば、ＵＳＰ５，３４６，
８６１に記載されている。この方法は、半導体チップ上
にある電極ランドとほぼ同じ大きさのランドと、対抗す
る回路基板のランドとを接続する方法である。月刊Semi
conductor Word１９９５．５．ＰＰ１０３−１３１の特
集「本流となるのはＣＳＰかベアチップか」に、各社の
ＣＳＰが紹介されている。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来例の電子回路素子を回路基板へ接合することによって
構成される電子回路装置に関しては、次のような問題点
がある。例えばＢＧＡによる方法において、図６の
（ｂ）に示すように、回路基板１２４の電極１２５上に
クリーム半田（半田粒とフレックスとを練り合わせたペ
ースト状の半田）を塗布し、電子回路素子１２３の電極
１２１と位置決めし、リフローした後に、回路基板１２
４の面方向に電子回路素子１２３を引き剥がし、半田付
け接合強度を測定し、また接合部の破断モードを観察し
た。この結果、半田付け強度は、クリーム半田を用いな
い方法より強度が低下していることが分った。又、破断
は回路基板１２４の電極１２５近傍で起っており、破断
面には複数のボイドが見られた。この半田付け強度低下
は、凝固した半田の中にボイドが複数あることから、こ
れが強度低下の１つの原因であると推測される。
【０００７】上記の例はＢＧＡの場合について述べた
が、ＣＣＢ，ＣＳＰ等の他のフェイスダウン接合による
場合にも、特にクリーム半田を用いて半田付けした場合
には上述のような問題点が生ずる。本発明の目的は、ク
リーム半田も溶融時にフラックスから出るガスが外界に
逃げ易くすることにより、ボイドが少ない半田付けがで
きて半田付け強度を増すため、接合信頼性が良い回路基
板、及び電子回路装置の製造方法を提供することにあ
る。
【０００８】
【発明を解決するための手段】この課題を解決するため
に、本発明の電子回路装置の製造方法は、多数の電極部
を有する電子回路素子と、該電子回路素子の前記電極部
に対応する位置に設けられる電極部を有する回路基板と
を対抗させ、前記電子回路素子の電極部と前記回路基板
の電極部とを接合する電子回路装置の製造方法におい
て、前記接合に先だって、前記回路基板の電極部に、電
極材料を欠いた少なくとも１つのスリットであって、前
記回路基板の電極部内側から端部にまで、または端部以
上に延びているスリットを設けることを特徴とする。こ
こで、前記スリットの幅は約０．０１〜０．３ｍｍであ
る。
【０００９】又、本発明の回路基板は、多数の電極部を
有する電子回路素子と、該電子回路素子の前記電極部に
対応する位置に設けられる電極部を有する回路基板とを
対抗させ、前記電子回路素子の電極部と前記回路基板の
電極部とを接合して電子回路装置を製造する場合に使用
される、前記回路基板であって、前記回路基板の電極部
が、電極材料を欠いた少なくとも１つのスリットであっ
て、前記回路基板の電極部内側から端部にまで、または
端部以上に延びているスリットを有することを特徴とす
る。ここで、前記スリットの幅は約０．０１〜０．３ｍ
ｍである。
【００１０】かかる構成により、回路基板の電極にスリ
ットを設けることによって、電子回路素子と回路基板と
の接合部の信頼性を向上させる。
【００１１】
【発明の実施の形態】以下、添付図面を参照して、本発
明の実施の形態を詳細に説明する。 （第１の実施の形態）図１，図２，図３に第１の実施の
形態の回路基板と電子回路装置、及びその製造方法を示
す。
【００１２】図１の（ａ）はＢＧＡ１６４の断面図を示
す。ここで、１６１は、その表面にＩＣチップ１６２が
ダイボンディング、ワイヤボンディング、封止された回
路基板である。１６５は、ＩＣチップ１６２の電極と接
続されて回路基板１６１の裏面に露出された電極、１６
６は、電極１６５に接合された半田バンプである。図１
の（ｂ）は、ＢＧＡ接合用回路基板１６０上の半田付け
ランド１５０の形状と配置とを示している。
【００１３】図２は、半田付けランド１５０の１つを拡
大した図であり、（ａ）は正面図、（ｂ）は（ａ）のＡ
−Ａ’断面図である。半田付けランド１５０の内側から
端部に向かって４個のスリット１６２（銅箔がない）が
互いに略９０°の位置にある。スリットの幅は０．１ｍ
ｍ位が好ましい。スリット１６２は電極端部まで延びて
おり、電極端部より外は半田レジスト１６３で覆われて
いる。
【００１４】図３は、ＢＧＡ１６４をＢＧＡ接合用回路
基板１６０に半田接合させた後の断面図である。 （第２の実施の形態）図４に、第２の実施の形態の回路
基板を示す。尚、ＢＧＡ１６４は、第１図の（ａ）と同
様である。
【００１５】図４の（ａ）は、１個の半田付けランドの
拡大図、図２の（ｂ）は（ａ）のＢ−Ｂ’の断面図を示
す。第１の実施の形態と異なる点は、半田付けランド１
５０のスリットの本数が３本であることと、スリットの
位置が互いに略１２０°異なる方向である他は、第１の
実施の形態と同じである。以下に、上記実施の形態を構
成する材料について詳細に説明する。
【００１６】本実施の形態の回路基板としては、例えば
樹脂回路基板、セラミック回路基板、メタルコア回路基
板、シリコン回路基板、フレキシブル回路基板等が挙げ
られる。表面に多数の電極と配線パターンを有してお
り、両面基板の場合はスルーホール、ビアホールにて接
続されるパターン層を有し、多層基板の場合はさらに内
部に配線パターンを有している。
【００１７】本実施の形態の電子回路素子としては、Ｉ
Ｃ，ＬＳＩ等の半導体素子を有したＢＧＡ，ＣＳＰ，Ｍ
ＣＭ等が挙げられる。これら電子回路素子はいずれも外
部との電気的接続を行う２以上の多数の電極を有してい
る。本実施の形態では、電子回路素子の電極の数が多い
ほど、またその電極の配置が電子回路素子の内部に存在
するほど、効果が顕著となる。
【００１８】本実施の形態は、回路基板の電極と電子回
路素子の電極とを半田付けで接続するものである。半田
は予め回路基板の電極か電子回路素子の電極のいずれか
一方または両方に有してもよく、半田は凸状のバンプに
なっていればよい。また、回路基板の電極部に半田ペー
ストまたはフラックスを印刷したら、ディスペンサー等
の方法で塗布した後、電子回路素子を搭載しても良い。
半田付けは公知の方法でよく、温度は共晶スズー鉛半田
の場合１９０〜２８０℃の範囲で半田を溶融させて接合
する。
【００１９】本実施の形態のスリットは、電極の内側か
ら電極の端部にまでまたは端部を越えて電極材料がな
い、上記で説明したように、リフロー凝固時に主にフラ
ックス中の溶剤分の水分が半田内にボイド、ポアーとし
て残らない。スリット間は半田で接合することとなる。
スリットの幅は０．０１〜０．３ｍｍが望ましい。０．
０１ｍｍ以下の場合には、リフロー時ガスが抜ける効果
が少なくなる。０．３ｍｍ以上の場合には、スリット間
が半田で埋まらなくなり、空洞となって逆に良好な半田
付けができなくなる。
【００２０】尚、本実施の形態の説明では、ＢＧＡ１６
４と回路基板１６０とが１対１に対応する例を示した
が、回路基板上に複数のＢＧＡを搭載したものであって
も、同様の効果を奏することは明らかである。
【００２１】
【実施例】
（第１の実施の形態の対応する実施例）まず、図１の
（ａ）に示すように、ＢＧＡ１６４を、ＢＴレンジの回
路基板１６１上にＩＣチップ１６２をダイボンディング
し、金線でワイヤボンディングし、エポキシ樹脂で封止
することにより作成した。封止後、回路基板１６１のＩ
Ｃチップ１６２とは逆の面の電極１６５に半田ボールを
搭載してリフローし、回路基板１６１の電極１６５上に
半田バンプ１６６を設けた。ここで、回路基板１６１の
電極１６５の数は１１列×１１行の１２１個とし、径は
φ０．６４ｍｍ、ピッチは１．２７ｍｍとした。
【００２２】次に、図１の（ｂ）に示すように、回路基
板１６０には、ＢＧＡ１６４の電極１６５に対応した位
置に電極である半田付けランド１５０を形成した。半田
付けランド１５０はφ０．６４ｍｍで、半田付けランド
及び配線パターンは銅箔１６４である。回路基板材料は
ＦＲ−４、４層基板を使用した。半田付けランド１５０
には、図２の（ａ）に示すように、半田付けランド１５
０の内側から端部に向かって４個の幅０．１ｍｍのスリ
ット１６２を形成した。スリット１６２は電極端部まで
延び、電極端部外は半田レジスト１６３で覆った。
【００２３】回路基板１６０の半田付けランド１５０上
に半田ペーストを印刷した後、回路基板１６０の半田付
けランド１５０とＢＧＡ１６４の電極１６５とを位置決
めし、リフローにて半田付けを行った。図３にリフロー
後の接合断面図を示す。本実施例の結果、接合状態はボ
イドもなく良好で、半田付け強度も満足の行くものであ
り、信頼性のある電子回路装置が得られた。
【００２４】（第２の実施の形態の対応する実施例）図
４の（ａ）の１個の半田付けランドの拡大図で示すよう
に、半田付けランド１５０のスリットの本数を３本とし
て、第１の実施例と同様の電子回路素子と回路基板との
接合を行った。本実施例においても、第１の実施例と同
様に、半田付け強度も満足を行くものであり、信頼性の
ある良好な電子回路装置が得られた。
【００２５】
【発明の効果】以上説明したように、本発明によれば、
クリーム半田も溶融時にフラックスから出るガスが外界
に逃げ易くすることにより、ボイドが少ない半田付けが
できて半田付け強度を増すため、接合信頼性が良い回路
基板、及び電子回路装置の製造方法を提供できる。
【００２６】すなわち、電子回路素子を回路基板にフェ
イスダウンにより接合させた電子回路装置において、回
路基板の電極部にスリットを入れることによりボイド、
ポアーの少ない半田付けができ、半田付け強度を増すた
め接合信頼性が良い回路基板や電子回路装置を提供す
る。本効果は、電子回路素子の接合部が微細であればあ
るほでど、また電子回路素子の接合部が内側にあればあ
るほど、効果が顕著となる。
【図面の簡単な説明】
【図１】第１の実施の形態の電子回路素子及び回路基板
を説明するための図である。
【図２】第１の実施の形態の半田付けランドを拡大して
示す図である。
【図３】本実施の形態の接合後の電子回路装置を説明す
るための図である。
【図４】第２の実施の形態の半田付けランドを拡大して
示すである。
【図５】従来のＣＣＢによる方法を説明するための図で
ある。
【図６】従来のＢＧＡによる方法を説明するための図で
ある。
【図７】回路基板の表面を説明するための図である。

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 多数の電極部を有する電子回路素子と、
    該電子回路素子の前記電極部に対応する位置に設けられ
    る電極部を有する回路基板とを対抗させ、前記電子回路
    素子の電極部と前記回路基板の電極部とを接合する電子
    回路装置の製造方法において、 前記接合に先だって、前記回路基板の電極部に、電極材
    料を欠いた少なくとも１つのスリットであって、前記回
    路基板の電極部内側から端部にまで、または端部以上に
    延びているスリットを設けることを特徴とする電子回路
    装置の製造方法。
  2. 【請求項２】 前記スリットの幅は約０．０１〜０．３
    ｍｍであることを特徴とする請求項１記載の電子回路装
    置の製造方法。
  3. 【請求項３】 多数の電極部を有する電子回路素子と、
    該電子回路素子の前記電極部に対応する位置に設けられ
    る電極部を有する回路基板とを対抗させ、前記電子回路
    素子の電極部と前記回路基板の電極部とを接合して電子
    回路装置を製造する場合に使用される、前記回路基板で
    あって、 前記回路基板の電極部が、電極材料を欠いた少なくとも
    １つのスリットであって、前記回路基板の電極部内側か
    ら端部にまで、または端部以上に延びているスリットを
    有することを特徴とする回路基板。
  4. 【請求項４】 前記スリットの幅は約０．０１〜０．３
    ｍｍであることを特徴とする請求項３記載の回路基板。
JP9140405A 1997-05-29 1997-05-29 回路基板、及び電子回路装置の製造方法 Withdrawn JPH10335797A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP9140405A JPH10335797A (ja) 1997-05-29 1997-05-29 回路基板、及び電子回路装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP9140405A JPH10335797A (ja) 1997-05-29 1997-05-29 回路基板、及び電子回路装置の製造方法

Publications (1)

Publication Number Publication Date
JPH10335797A true JPH10335797A (ja) 1998-12-18

Family

ID=15268006

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9140405A Withdrawn JPH10335797A (ja) 1997-05-29 1997-05-29 回路基板、及び電子回路装置の製造方法

Country Status (1)

Country Link
JP (1) JPH10335797A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008311417A (ja) * 2007-06-14 2008-12-25 Mitsubishi Electric Corp プリント配線板
JP2010067742A (ja) 2008-09-10 2010-03-25 Fujitsu Ltd 実装回路基板及び半導体装置
JP2015035531A (ja) * 2013-08-09 2015-02-19 キヤノン株式会社 回路基板及び電子機器

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008311417A (ja) * 2007-06-14 2008-12-25 Mitsubishi Electric Corp プリント配線板
JP2010067742A (ja) 2008-09-10 2010-03-25 Fujitsu Ltd 実装回路基板及び半導体装置
JP2015035531A (ja) * 2013-08-09 2015-02-19 キヤノン株式会社 回路基板及び電子機器

Similar Documents

Publication Publication Date Title
JP2595909B2 (ja) 半導体装置
EP0624053B1 (en) Mounting device and method of connecting miniaturized electronic components by bump connections
US6400018B2 (en) Via plug adapter
US6514845B1 (en) Solder ball contact and method
US8410604B2 (en) Lead-free structures in a semiconductor device
JP2003037133A (ja) 半導体装置およびその製造方法ならびに電子装置
US8125081B2 (en) Semiconductor device, printed wiring board for mounting the semiconductor device and connecting structure for these
KR100648039B1 (ko) 솔더 볼 형성 방법과 이를 이용한 반도체 패키지의 제조방법 및 구조
JPH10335797A (ja) 回路基板、及び電子回路装置の製造方法
JP2988286B2 (ja) Ｂｇａ型半導体装置及びその製造方法
JPH10178144A (ja) Ｂｇａ型電子部品の同軸電極構造
JP2016127066A (ja) バンプ付きプリント配線板およびその製造方法
JPH0529363A (ja) 配線基板
JP3563170B2 (ja) 半導体装置の製造方法
JP2000164786A (ja) 半導体パッケージ及び半導体装置
JP2000151086A (ja) プリント回路ユニット及びその製造方法
JPH10335547A (ja) 電子回路装置及びその製造方法
JP2002151627A (ja) 半導体装置、その製造方法および実装方法
JPH10335380A (ja) 回路基板と電子回路装置、及びその製造方法
JP3604001B2 (ja) 半導体装置の製造方法
JPH09186422A (ja) 半導体装置
JP2741611B2 (ja) フリップチップボンディング用基板
JP3493999B2 (ja) 半田バンプの形成方法および半田バンプの実装方法
JP2002043466A (ja) ボールグリッドアレイパッケージ
KR101133126B1 (ko) 반도체 패키지 및 그 제조 방법

Legal Events

Date Code Title Description
A300 Withdrawal of application because of no request for examination

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20040803