JP2010067742A

JP2010067742A - 実装回路基板及び半導体装置

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Publication number: JP2010067742A
Application number: JP2008231875A
Authority: JP
Inventors: Teru Nakanishi; 輝中西; Nobuyuki Hayashi; 信幸林; Osamu Morita; 将森田; Yasuhiro Yoneda; 泰博米田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2008-09-10
Filing date: 2008-09-10
Publication date: 2010-03-25
Anticipated expiration: 2028-09-10
Also published as: JP5345814B2

Abstract

【課題】フリップチップ接合界面におけるボイドの残留を抑制した実装回路基板及び半導体装置を提供する。
【解決手段】被実装部品２０の電極２１と接合する実装回路基板１０に設けた電極１１の上に繊維状導電性部材、多孔質金属箔、ポーラスメッキ、マトリックス状導電性ピラー、あるいはスリット部材など、はんだ接合可能で電極内部まではんだが侵入可能である低密度電極１２となる空隙を有する導電性部材を設ける。
【選択図】図１

Description

本発明は、例えば、サーバ、パーソナルコンピュータ等に搭載するＣＰＵ部品等の半導体部品を実装回路基板上にフリップチップ実装するための電極構造に関するものである。

近年、サーバなどのコンピュータの高速・高性能化に向けて著しい発展を遂げている。コンピュータの心臓部でもあるＣＰＵ部品もその性能アップを図るため、半導体大規模集積回路チップの大型化が進んでいる。

この大型の半導体大規模集積回路装置のベアチップを直接実装回路基板上にはんだバンプを介して接合するフリップチップ実装する方法や、半導体大規模集積回路装置のベアチップを一旦パッケージに搭載して電極上にはんだボールを載せるＢＧＡ（ＢａｌｌＧｒｉｄＡｒｒａｙ）を実装回路基板にフリップチップ実装する方法など実装技術も大型部品を搭載するため必要不可欠な技術となっている。

ここで、図１０を参照して従来の大型のＢＧＡの実装方法を説明する。まず、図１０（ａ）に示すように、実装回路基板５１に設けた基板電極５２上にはんだペースト５３をスクリーンマスク（図示は省略）を介して印刷する。次いで、アレイ状に配置された電極６２上にボールグリッドとなるはんだバンプ６３を設けたパッケージ６１をはんだバンプ６３と基板電極５２とが対向するように位置を合わせて搭載する。

次いで、図１０（ｂ）に示すように、コンベア炉などを用いてはんだの融点以上の所定の温度条件で加熱することによりはんだペースト５３とはんだバンプ６３とを溶融させてはんだ接合部６４を形成することによって実装回路基板５１にはんだ付けしている。この場合のはんだ接合部６４の形状は、はんだの表面張力と半導体集積回路装置６０の自重のバランスで中央部が膨れた形状になる。

このようなはんだを用いた接合においてはボイドの生成が問題になる。ボイドの生成は様々な態様があり、それに対応するためには各種の提案がなされている（例えば、特許文献１或いは特許文献２参照）。例えば、特許文献１においては、本発明者等は基板電極の位置からずらして金属層を形成し、本来の基板電極の位置まで金属層を伝ってはんだを表面拡散させることによりボイドを抑える方法を提案している。
特開平０９−１４８３３３号公報特開２００７−１９４５９８号公報

しかし、上述の提案は転写はんだバンプの形成に伴うボイドの生成抑制手段であり、既に形成しているはんだバンプとはんだペーストとの接合に伴うボイドの生成には適用できないという問題がある。

本発明者が鋭意研究した結果、上記の図１０に示したフリップチップ接合の場合、溶融工程において、はんだペースト５３中のはんだ粉末同士が凝集する際に外部に放出しきれなかったフラックスまたは気泡がはんだ接合部中にボイドとして残るという問題があるので、その事情を図１１及び図１２を参照して説明する。

図１１（ａ）に示すように、はんだペースト５３ははんだ粉末５４とフラックス５５とからなる。図１１（ｂ）に示すように、はんだバンプ６３との接合のための加熱工程においてはんだ粉末５４同士が凝集する。この時、はんだ粉末５４同士が凝集する際に外部に放出しきれなかったフラックスまたは気泡がボイド５６となる。

次いで、図１１（ｃ）に示すように、はんだペースト５３とはんだバンプ６３とを溶融させてはんだ接合部６４を形成して室温まで冷却した場合、外部に放出しきれなかったボイド５６がはんだ接合部６４中に残留することになる。

即ち、はんだ接合部６４の中央部付近に存在するボイド５６は粉末同士の凝集によって形成されるものが多いが、その内の多くははんだが溶融している最中にその流動性に乗って外部に放出されるものが多い。一方、図１１（ｄ）に示すように、基板電極５２近辺で電極面をボイド５６の一部として形成されたものは、溶融中のはんだの中でも外部に放出されにくく界面付近に多くのボイド５６が残留することが判明した。

図１２（ａ）に示すように、実際に実装半導体装置を動作させた場合、パッケージ５１の発熱によりパッケージ５１が熱膨張する。この時、パッケージ５１と実装回路基板６１の熱膨張係数の差によって、はんだ接合部６４に応力が加わる。

この応力は、図１２（ｂ）に示すように、はんだ接合部６４でも接合界面（電極近傍）の最もくびれた部分に集中する。したがって、実装半導体装置の動作・停止が繰り返されると、はんだ接合６４にも応力が繰り返し加わることになり、金属疲労によってはんだ接合部６４にクラックが発生し破壊してしまうという問題がある。

さらに、この応力が最も加わる箇所には前述したように多くのボイド５６が存在しており、金属疲労によって発生するクラックの進行を促進させてしまうおそれがあった。

したがって、本発明は、フリップチップ接合界面におけるボイドの残留を抑制することを目的とする。

本発明の一観点からは、被実装部品の電極と接合する電極の上に空隙を有する導電性部材を設けたことを特徴とする実装回路基板が提供される。

また、本発明の別の観点からは、上述の実装回路基板に半導体部品をフリップチップ接合構造により実装したことを特徴とする半導体装置が提供される。

開示の実装回路基板及び半導体装置によれば、はんだ粉末の溶融にともなって発生するボイドを基板電極の接合界面からはなれた位置に押し込めることができ、それによって、接合界面に残留するボイドを低減することができる。

また、接合界面に残留するボイドを低減することにより、金属疲労によって発生するクラックの進行を抑制することができるので、信頼性の高い実装半導体装置を提供することができる。

ここで、図１及び図２を参照して、本発明の実施の形態を説明するが、本発明は、接合界面付近におけるボイドの残留を抑制するために、基板電極上に空隙を有する導電性部材、即ち、低密度電極を設け、はんだ粉末同士が凝集する際に外部に放出しきれなかったフラックスまたは気泡を空隙内に逃がして、接合界面から遠ざけるものである。

まず、図１（ａ）に示すように、実装回路基板１０上に設けた基板電極１１上に空隙を有する低密度電極１２を設ける。この低密度電極１２は、繊維状導電性部材、多孔質金属箔、発泡金属箔、ポーラスメッキ、マトリクス状導電性ピラー、或いは、スリット部材などはんだ接合可能で電極内部まではんだが侵入できる金属であれば良い。次いで、低密度電極１２上にはんだ粉末１４とフラックス１５とからなるはんだペースト１３をスクリーンマスクを介して印刷する。

次いで、図１（ｂ）に示すように、電極２１上にボールグリッドとなるはんだバンプ２２を設けたパッケージ２０をはんだバンプ２２と基板電極１１とが対向するように位置を合わせて搭載する。

次いで、図１（ｃ）に示すように、コンベア炉などを用いてはんだの融点以上の所定の温度条件で加熱することによりはんだペースト１３とはんだバンプ２２とを溶融させてはんだ接合部２３を形成する。

図２は、溶融工程におけるボイドの状況の説明図であり、まず、図２（ａ）に示すように、はんだペースト１３とはんだバンプ（図示は省略）とを当接させる。次いで、図２（ｂ）に示すように加熱によりはんだペースト１３を溶融させる。この溶融初期においては、はんだペースト１３と低密度電極１２との界面で従来と同様に、はんだ粉末同士が凝集する際に外部に放出しきれなかったフラックスまたは気泡がボイド１７として生成されるとともに、溶融はんだ１６中にもボイド１８が発生する。

次いで、図２（ｃ）に示すように、溶融が進むに連れてはんだペースト１３と低密度電極１２との界面近傍で生成されたボイド１７は低密度電極１２の空隙内に進入することによって、界面に残留するボイド１７が大幅に低減することになる。

次いで、図２（ｄ）に示すように、溶融が進んでフラックス１５が飛散してはんだ接合部２３が形成されるが、この時、はんだ接合部２３と低密度電極１２との界面にはボイド１７がほとんど残留していない状態となる。また、はんだ接合部２３中のボイド１８は溶融している最中にその流動性に乗って外部に放出されることになる。

このように、本発明においては、接合界面で発生するボイドの逃げ場を予め基板電極側に設けているので、発生したボイドが接合界面に残留することが抑制され、それによって、金属疲労によって発生するクラックの進行を抑止することができる。

以上を前提として、次に、図３乃至図５を参照して本発明の実施例１のフリップチップ接合方法を説明する。図３（ａ）は、半導体パッケージ３０の概念的構成説明図であり、例えば、４０ｍｍ×４０ｍｍで厚さが１．５ｍｍのパッケージ３１の実装面にボール電極３２を２６×２６のマトリクスの内の外周５列で配列している。このボール電極３２は１．２７ｍｍのピッチで配列させた直径０．６ｍｍのＣｕ電極（３３）とその上に設けた直径０．７ｍｍのはんだバンプ（３４）からなる。なお、このはんだバンプ（３４）は、例えば、融点が２２０℃のＳｎ−３Ａｇ−０．５Ｃｕからなる。

図３（ｂ）は実装回路基板４０の加工前の概念的構成説明図であり、例えば、１１０ｍｍ×１１０ｍｍ×１．５ｍｍの基板本体４１の実装面に直径が０．６ｍｍのＣｕ基板電極４２を半導体パッケージ３０に設けたＣｕ電極（３３）と同じピッチで同じ配列状態で設けている。

このＣｕ基板電極（４２）上に、厚さが、例えば、０．０４ｍｍのレジスト膜を形成し、露光・現像により例えば、直径が０．０２ｍｍの穴を０．０４ｍｍのピッチで形成する。次いで、スパッタ法より銅メッキシード層を形成したのち、電解銅めっきによりレジスト膜に形成した穴の内部をＣｕで埋める。この後、レジスト表面に付着したＣｕを研磨で除去したのち、レジストを除去することにより、Ｃｕ基板電極（４２）上に多数のＣｕピラー（４３）を形成する。

図４は、このようにして形成したＣｕピラー４３の概念的構成説明図であり、図４（ａ）は平面図であり、図４（ｂ）は斜視図である。このＣｕピラー４３が本発明で言うところの空隙を有する低密度電極であり、Ｃｕピラー４３同士の間隙がボイドの逃げ場となる空隙を構成する。

次いで、図５（ａ）に示すように、Ｃｕピラー４３を形成したＣｕ基板電極４２上にはんだペースト４４を例えば０．１５ｍｍの厚さに塗布した後、パッケージ３１のはんだバンプ３４との位置合わせを行う。

次いで、図５（ｂ）に示すように、パッケージ３１を載せた実装回路基板４０を接合部の最高温度がＳｎ−３Ａｇ−０．５Ｃｕの融点（２２０℃）を超える例えば２４０℃になるように設定したＮ_２雰囲気のコンベア式リフローで接合する。この時、はんだペースト４４とはんだバンプ３４は溶融して一体になりはんだ接合部３５を形成する。

その後、透過型Ｘ線観察装置でボイドの状態を観察する。電極の密度を低くしてはんだ接合を行うとはんだ接合部３５中にボイド３６の存在は認められるが、０．１ｍｍを超えるような大きなボイドは抑制される。

一方、電極を従来のように通常密度の基板電極を用いると０．１ｍｍを超える大きなボイドが数多く観察される。以上のことからはんだペーストを用いたフリップチップ接合の場合、基板電極を一部として生成しようとするボイドに対して電極の密度を低くして接合を行うことで電極界面付近で生成される大きなボイドの残留を抑制することができる。

次に、図６を参照して、本発明の実施例２のフリップチップ接合方法を説明するが、半導体パッケージ及び実装回路基板の基本的構成は実施例１と全く同様であり、基板電極上に設ける低密度電極として繊維状導電性部材を設けたものである。

図６（ａ）に示すように、Ｃｕ基板電極４２上にＣｕで作製した繊維状金属４５を置いて、その上に実施例１と同様のはんだペースト４４を印刷する。この繊維状金属４５が本発明で言うところの空隙を有する低密度電極であり、繊維状金属４５の編み目がボイドの逃げ場となる空隙を構成する。この場合の繊維状金属４５は繊維の太さ及び編み目の粗さは任意である。また、繊維状金属４５は導電性接着剤等でＣｕ基板電極４２上に仮固定しておく。また、繊維状金属４５の周囲をソルダーレジストで押さえるようにしても良い。

次いで、図６（ｂ）に示すように、最高温度が例えば２４０℃になるように設定したＮ_２雰囲気のコンベア式リフローで接合する。上述の実施例１と同様に透過型Ｘ線観察装置でボイドを調べたところＣｕ基板電極に直接はんだ付けしたものと、繊維状金属４５にはんだ付けしたものとでは繊維状金属４５にはんだ付けした方がはんだ接合部３５におけるボイド３６の量が少なくなっている。なお、この場合の透過型Ｘ線観察装置によるボイドの観察は、繊維状金属４５上に設けたはんだペースト４４のみを溶融させた状態で行った。

次に、図７を参照して、本発明の実施例３のフリップチップ接合方法を説明するが、半導体パッケージ及び実装回路基板の基本的構成は実施例１と全く同様であり、基板電極上に設ける低密度電極として発泡金属箔を設けたものである。なお、発泡金属箔自体は既知である（必要ならば、特開２００２−３６７８１０号公報参照）。

図７（ａ）に示すように、Ｃｕ基板電極４２上に発泡金属箔４６を置いて、その上に実施例１と同様のはんだペースト４４を印刷する。この発泡金属箔４６が本発明で言うところの空隙を有する低密度電極であり、発泡金属箔４６中の孔がボイドの逃げ場となる空隙を構成する。また、発泡金属箔４６は導電性接着剤等でＣｕ基板電極４２上に仮固定しておく。また、発泡金属箔４６の周囲をソルダーレジストで押さえるようにしても良い。

次いで、図７（ｂ）に示すように、最高温度が例えば２４０℃になるように設定したＮ_２雰囲気のコンベア式リフローで接合する。上述の実施例１と同様に透過型Ｘ線観察装置でボイドを調べたところＣｕ基板電極に直接はんだ付けしたものと、発泡金属箔４６にはんだ付けしたものとでは発泡金属箔４６にはんだ付けした方がはんだ接合部３５におけるボイド３６の量が少なくなっている。なお、この場合の透過型Ｘ線観察装置によるボイドの観察も、発泡金属箔４６上に設けたはんだペースト４４のみを溶融させた状態で行った。

次に、図８を参照して、本発明の実施例４のフリップチップ接合方法を説明するが、半導体パッケージ及び実装回路基板の基本的構成は実施例１と全く同様であり、基板電極上に設ける低密度電極として多孔質金属箔を設けたものである。なお、多孔質金属は電極材として粉末を焼き固めて作製するもので、多孔質金属箔自体は既知である（必要ならば、特開２００７−１６９７６６号公報参照）。

図８（ａ）に示すように、Ｃｕ基板電極４２上に多孔質金属箔４７を置いて、その上に実施例１と同様のはんだペースト４４を印刷する。この多孔質金属箔４７が本発明で言うところの空隙を有する低密度電極であり、多孔質金属箔４７の孔がボイドの逃げ場となる空隙を構成する。また、多孔質金属箔４７は導電性接着剤等でＣｕ基板電極４２上に仮固定しておく。また、多孔質金属箔４７の周囲をソルダーレジストで押さえるようにしても良い。

次いで、図８（ｂ）に示すように、最高温度が例えば２４０℃になるように設定したＮ_２雰囲気のコンベア式リフローで接合する。上述の実施例１と同様に透過型Ｘ線観察装置でボイドを調べたところＣｕ基板電極に直接はんだ付けしたものと、多孔質金属箔４７にはんだ付けしたものとでは多孔質金属箔４７にはんだ付けした方がはんだ接合部３５におけるボイド３６の量が少なくなっている。なお、この場合の透過型Ｘ線観察装置によるボイドの観察も、多孔質金属箔４７上に設けたはんだペースト４４のみを溶融させた状態で行った。

次に、図９を参照して、本発明の実施例５のフリップチップ接合方法を説明するが、半導体パッケージ及び実装回路基板の基本的構成は実施例１と全く同様であり、基板電極上に設ける低密度電極として基板電極の表面にスリットを入れた部分を設けたものである。

図９（ａ）に示すように、Ｃｕ基板電極４２の表面に例えば、０．１ｍｍ幅の刃を用い、０．２ｍｍピッチ幅の寸法でダイシングソーでクロス状にスリット加工して深さが０．１〜０．２ｍｍのスリット４８を形成し、その上に実施例１と同様のはんだペースト４４を印刷する。このスリット４８を形成したＣｕ基板電極４２の表面部分が本発明で言うところの空隙を有する低密度電極であり、スリット４８がボイドの逃げ場となる空隙を構成する。

次いで、図９（ｂ）に示すように、最高温度が例えば２４０℃になるように設定したＮ_２雰囲気のコンベア式リフローで接合する。上述の実施例１と同様に透過型Ｘ線観察装置でボイドを調べたところスリット加工した方が単純なＣｕ基板電極にボイド３６の量が少なくなっている。なお、この場合の透過型Ｘ線観察装置によるボイドの観察も、スリット４８を形成したＣｕ基板電極４２上に設けたはんだペースト４４のみを溶融させた状態で行った。

以上、本発明の各実施例を説明してきたが、本発明は、各実施例に示した条件に限られるものではない。例えば、Ｃｕピラーの形成方法は上記の実施例１で示した形成方法に限られるものではなく、蒸着やその他の方法でも構わない。また、レジスト膜の上に付着したＣｕの除去方法も研磨でもいいが、ウェットやドライなどの方法でも適用できる。

さらに、ピラー、繊維状金属、多孔質金属の構成材料はＣｕに限られるものではなく、Ａｕ，Ａｇ，Ｐｄ，Ｎｉ，Ｐｔ，Ｓｎ、Ｂｉ，Ｐｂ，Ｉｎなどはんだ接合が可能な材料であればどの材料でも適用でき、また、これらを組み合わせた合金や複数の層構成で電極を形成しても同様の効果が得られる。

また、上記の各実施例においては基板電極をＣｕからなる単層電極として構成しているが、単層電極に限られるものではなく、Ｃｕ層の上に、Ｃｒ或いはＴｉ等の密着層及びＮｉ．Ｐｄ，Ｐｔ等のバリア層を順次積層させ、バリア層上に上述の低密度電極を形成しても良い。

また、上記の実施例５においては、Ｃｕ基板電極の表面に直接スリットを設けているが、例えば、Ｃｕ基板電極上に金属膜を別個に設け、この金属膜にスリットを形成しても良い。

また、上記の各実施例においては、Ｓｎ−３Ａｇ−０．５Ｃｕをはんだ材料として用いたが、他のはんだ材であっても融点以上で溶融して接合するはんだ材であれば同様の効果が得られる。

本発明の実施の形態のフリップチップ接合方法の説明図である。溶融工程におけるボイドの状況の説明図である。本発明の実施例１のパッケージ及び実装回路基板の構成説明図である。本発明の実施例１のＣｕピラーの構成説明図である。本発明の実施例１のフリップチップ接合方法の説明図である。本発明の実施例２のフリップチップ接合方法の説明図である。本発明の実施例３のフリップチップ接合方法の説明図である。本発明の実施例４のフリップチップ接合方法の説明図である。本発明の実施例５のフリップチップ接合方法の説明図である。従来の大型のＢＧＡの実装方法の説明図である。ボイドの生成状況の説明図である。実装半導体装置に印加される応力の説明図である。

符号の説明

１０実装回路基板
１１基板電極
１２低密度電極
１３はんだペースト
１４はんだ粉末
１５フラックス
１６溶融はんだ
１７，１８ボイド
２０パッケージ
２１電極
２２はんだバンプ
２３はんだ接合部
３０半導体パッケージ
３１パッケージ
３２ボール電極
３３Ｃｕ電極
３４はんだバンプ
３５はんだ接合部
３６ボイド
４０実装回路基板
４１基板本体
４２Ｃｕ基板電極
４３Ｃｕピラー
４４はんだペースト
４５繊維状金属
４６発泡金属箔
４７多孔質金属箔
４８スリット
５１実装回路基板
５２基板電極
５３はんだペースト
５４はんだ粉末
５５フラックス
５６ボイド
６０半導体集積回路装置
６１パッケージ
６２電極
６３はんだバンプ
６４はんだ接合部

Claims

被実装部品の電極と接合する電極の上に空隙を有する導電性部材を設けたことを特徴とする実装回路基板。
前記空隙を有する導電性部材の上にはんだペーストが設けられていることを特徴とする請求項１記載の実装回路基板。
前記空隙を有する導電性部材が、繊維状金属、発泡金属、或いは、多孔質金属のいずれかであることを特徴とする請求項１または２に記載の実装回路基板。
前記空隙を有する導電性部材が、多数の柱状導電性部材からなることを特徴とする請求項１乃至３のいずれか１項に記載の実装回路基板。
前記空隙を有する導電性部材が、多数のスリットを形成した導電性部材であることを特徴とする請求項１乃至３のいずれか１項に記載の実装回路基板。
請求項１乃至５のいずれか１項に記載の実装回路基板に半導体部品をフリップチップ接合構造により実装したことを特徴とする半導体装置。