JPH10335456A - 集積回路の製造方法 - Google Patents

集積回路の製造方法

Info

Publication number
JPH10335456A
JPH10335456A JP9140353A JP14035397A JPH10335456A JP H10335456 A JPH10335456 A JP H10335456A JP 9140353 A JP9140353 A JP 9140353A JP 14035397 A JP14035397 A JP 14035397A JP H10335456 A JPH10335456 A JP H10335456A
Authority
JP
Japan
Prior art keywords
layer
etch stop
opening
level
stop layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP9140353A
Other languages
English (en)
Inventor
Suiyo Yu
萃蓉 游
Mosho Ryu
孟昌 劉
Katetsu Ro
火鐵 盧
Shih-Wei Sun
世偉 孫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
United Microelectronics Corp
Original Assignee
United Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to GB9709431A priority Critical patent/GB2325083B/en
Priority to DE19719909A priority patent/DE19719909A1/de
Priority to FR9705992A priority patent/FR2763424B1/fr
Application filed by United Microelectronics Corp filed Critical United Microelectronics Corp
Priority to JP9140353A priority patent/JPH10335456A/ja
Priority to NL1006162A priority patent/NL1006162C2/nl
Priority to US08/873,500 priority patent/US5801094A/en
Priority claimed from US08/873,500 external-priority patent/US5801094A/en
Publication of JPH10335456A publication Critical patent/JPH10335456A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/7681—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving one or more buried masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

(57)【要約】 【課題】 広いプロセス自由度を持ち、大量生産プロセ
スに容易に適合可能な二重ダマスカスプロセスによる集
積回路の製造方法を提供する。 【解決手段】 エッチ・ストップ層５４を２レベル連結
構造の第１レベルに形成される連結部のパターンに対応
する開口部７２を形成するためにパターン化した後、こ
の上に金属間誘電体層５８を設け、次にフォトレジスト
・マスク６２をこの上に設け、マスク６２の開口部６
４、６６は連結構造の第２レベルに設けられる配線パタ
ーンに対応し誘電体層５８を部分的に露出させる。誘電
体層５８はエッチングされこれが進行して層間誘電体層
５２のストップ層５４の開口部７２で露出している部分
に開口部６８が生じる。即ち単一のエッチング工程で第
２レベルの配線と第１レベルの連結部の両方のための開
口部が画定される。次に金属が構造上に形成され余分の
金属が除去されて２レベル連結構造が画定される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、集積回路装置に
おける配線構造の形成に関し、特に、二重ダマスカス(D
amascene)法による路、相互に連結した金属処理された
物及び配線の形成に関する。
【０００２】
【従来の技術】高度に集積された半導体回路の多くは、
装置内の領域同士を結合させるとともに該集積回路内の
１個以上の装置同士を結合させるための多レベル配線構
造を利用する。その様な構造を形成する際には、第１
の、即ち下側のレベルの配線又は連結構造を設け、次に
その第１レベルの配線又は連結構造と接触させて第２レ
ベルの配線を形成するのが普通である。第１レベルの連
結部を、集積回路装置の基板内のドーピングされた領域
と接触させて形成することもできる。また、第１レベル
の連結部を、集積回路装置の基板内の又はその上の１つ
以上の装置構造と接触しているポリシリコン又は金属配
線へ形成することもできる。１つ以上の連結部が通常は
第１レベル配線又は連結部と集積回路装置の他の部分と
の間に又は該集積回路装置に付いている外部構造へ形成
される。これは、部分的には、第２レベルの配線を通し
て実現される。
【０００３】２レベル配線構造を形成するための１つの
従来の方式が図８ないし図１４に示されている。始めに
図８を参照すると、集積回路の装置構造が形成されてい
る基板１０の上に２レベル連結構造が形成されている。
普通は、基板１０は、ＭＯＳＦＥＴやバイポーラトラン
ジスタ等の構造と、集積回路の他の部分又は集積回路の
ために設けられているＩ／Ｏ端子に結合されるべきドー
ピングされている接点領域とを含んでいる。基板１０の
表面は、１つ以上のドーピングされた領域を含むシリコ
ン装置構造の表面であり、或いは基板１０の表面は絶縁
層である。通常、基板１０の表面が絶縁層である場合に
は、その層の厚みは１，０００Åを上回り、その層は該
基板内の装置に結合された導体で満たされた垂直連結部
を含む。酸化物層１２は、通常、２レベル連結構造を形
成するプロセスの最初の工程としてＴＥＯＳソースガス
から化学蒸着(chemical vapor deposition(CVD))により
基板１０の上に４，０００〜６，０００Åの厚みに設け
られる。
【０００４】第１レベル連結構造の位置は、第１レベル
連結構造が形成されることになる位置で酸化物層１２に
開口部１４を形成する(図９)従来の写真製版プロセスに
より画定される。一般に、開口部１４は、それに連結部
が形成されることになる基板内の導体又はドーピングさ
れた領域の全体又は一部を露出させる。開口部１４は金
属性連結部１６で満たされるが、それは、例えば、接点
開口部１４の内面と基板１０の露出された表面との上の
薄い”にかわ”又は接着材層から成る。適当な接着材層
は、窒化チタン（titanium nitride）や、超硬合金を含
有するその他の伝導性材料を包含する。開口部１４の残
りの部分は連結部１６を形成するタングステン等の金属
で満たされる。連結部のタングステン部分は、ＣＶＤ又
は選択的ＣＶＤを行い、次にエッチバック又は研磨プロ
セスを行うことにより形成されることができる。その結
果としての構造が図１０に示されている。
【０００５】次に図１１を参照すると、酸化物層１２の
表面と金属プラグ１６との上に第２レベルの配線に適す
る厚みの金属層１８が設けられる。金属層１８は、パタ
ーン化されて第２レベルの配線とされるものであって、
アルミニウムの単一の層であり、或いは層１８は、超硬
合金を含む多層配線構造であるか又は他の割合に安価な
金属とともに超硬合金を含む化合物である。第２レベル
の配線２０は、金属層１８の上にフォトレジストの層を
設け、マスクを通してそのフォトレジストを露光し、露
光したフォトレジストの層の部分を除去してフォトレジ
ストのエッチマスクを形成することにより、従来の写真
製版プロセスで画定される。フォトレジスト・マスクの
開口部により露出される金属層１８の部分がエッチング
により除去され、フォトレジスト・マスクが灰化により
除去されて図１２に示されている構造が形成される。図
１２に示されている２レベル連結構造が形成された後、
集積回路装置を更に処理し得るようにするために、第２
レベル配線同士の間にあり且つ第２レベル配線を覆う金
属間誘電体(ＩＭＤ：intermetal dielectric)層を設け
る必要がある。この金属間誘電体層は、プラズマ強化化
学蒸着(plasma enhanced chemical vapor deposition
(PECVD))又はその他のＣＶＤプロセスにより設けられる
酸化物の１つ以上の層から成っていてよい。この様にし
て形成された金属間誘電体層２２は一般に、図１３に示
されているように、不均一な表面形状を持っている。従
って、例えば化学機械研磨(chemical mechanical polis
hing (CMP))により金属間誘電体層２２を平らにして、
図１４に示されているように平らな金属間誘電体層２４
を形成しなければならない。
【０００６】図１４の２レベル連結構造を形成するため
に使われる方法にはいろいろな欠点がある。導体又は配
線の中に銅を使用するような将来のアプリケーションに
ついては、適当なエッチング薬剤及び方法が未だ確認さ
れていないので、銅金属のエッチングは非常に困難であ
る。従って、化学的エッチングプロセスで金属層をパタ
ーン化する方法に依存しないような配線形成方法を利用
することが望ましい。装置の寸法が小さいことも、上記
の配線形成方法に困難を生じさせる。誘電体層中の開口
部に金属を装入したり誘電体材料を金属線間の割合に狭
い開口部に装入することは、空隙が生じたり不純物を捕
獲してしまうことのある困難なプロセスである。連結部
及び配線が小さくされ、配線間の間隔が狭くされるに連
れて、特にこのことが言える。この様な事情があるの
で、図１４の構造を形成するプロセスはかなり高率の欠
陥の発生を示し、それは設計尺度が小さくなるに従って
大きくなると予想される。図８〜図１４のプロセスは、
配線間のスペースを蒸着プロセスで充填することを必要
とするので、図８〜図１４のプロセスは、装置の製造に
用いられる設計尺度を更に小さくするのには向いていな
い。また、２レベル連結構造の完成後に金属間誘電体層
に所要の平坦面を設けるために付加的な処理工程が必要
である。処理工程の数を減らせば、装置を製造するのに
必要な時間が短くなり、また処理工程を無くせば歩留ま
りが向上してコストが低下するのであるから、できれ
ば、装置を形成するために必要な処理工程の数を減らす
のが望ましい。これらの事情から、多レベル連結構造を
作る他の方法が開発されている。
【０００７】従来の連結構造形成プロセスに代わる１つ
のプロセスは、いわゆる二重ダマスカス(Dual Damascen
e)プロセスである。二重ダマスカスプロセスは小さな設
計尺度に容易にスケーリングすることが可能であり、殆
どの二重ダマスカスプロセスは当然に連結構造上に平ら
な最終面を作る。従って、二重ダマスカスプロセスを使
用する場合には、図８〜図１４に示されている方法より
も少数のプロセス工程で、更なる処理工程を行うのに適
した面を得ることができる。二重ダマスカスプロセスの
いろいろな局面が図１５〜図２１に示されている。図８
〜図１４に示されている普通の連結プロセスの場合と同
じく、二重ダマスカスプロセスも、図１５に示されてい
るように、始めに酸化物層１２を基板１０の上に設け
る。後のエッチング工程に用いられる割合に薄い窒化珪
素エッチ・ストップ層３０が酸化物層１２の上に設けら
れる(図１６)。図１７に示されているように、金属間誘
電体(intermetal dielectric)層３２がエッチ・ストッ
プ層３０の上に設けられる。通常、この金属間誘電体材
料として酸化珪素が選択されるので、第２レベルの連結
部のための開口部が酸化物金属間酸化物層３２に設けら
れるときに下側の窒化珪素層３０は効果的なエッチ・ス
トップとなる。金属間酸化物層３２の厚みとしては、第
２レベルの金属配線に適する厚みが選択され、それは通
常は４，０００〜６，０００Å以上である。
【０００８】一連の写真製版工程が実行され、始めに第
２レベルの配線のパターンが画定され、次に連結構造の
第１レベル内の連結部のパターンが画定される。金属間
酸化物層３２上にマスクが形成され、そのマスクは第２
レベルの配線のための配線パターンに対応する開口部の
パターンを含んでいる。次にそのフォトレジスト・マス
クの開口部を通してエッチングを行うことにより金属間
酸化物層３２に開口部３４が形成される。エッチング工
程は始めに金属間酸化物層３２を通して進行して、開口
部３４同士の間に金属間酸化物層の残存部分３６を残
す。この始めのエッチング工程は窒化珪素層３０上で停
止し、次にエッチングは開口部３４と整列して行われて
窒化珪素層３０を貫通し、開口部３４の両側に窒化珪素
層の残存部分３８を残す。次に灰化によりフォトレジス
ト・マスクが除去されて、図１８に示されている構造が
作られる。一般に、後の写真製版工程で第１レベルの連
結部を画定する必要があるので、一般に、パターン化さ
れた金属間酸化物層３６における開口部３４の幅は写真
製版分解能限界より大きくなければならない。開口部３
４を分解能限界より大きく形成しておけば、第１レベル
の連結部を形成するために使用される工程についてのプ
ロセス自由度が大きくなる。
【０００９】次に図１９を参照すると、従来の写真製版
法により図１８の装置の上にフォトレジスト・マスク４
０が形成される。開口部３４内にある第１酸化物層１２
の選択された部分を露出させる開口部４２がマスク４０
に設けられる。フォトレジスト・マスク４０の開口部４
２内で露出している第１酸化物層１２に対してエッチン
グが実行されて、連結構造の第１レベルを形成する連結
部のパターンが画定される。次にフォトレジスト・マス
ク４０は灰化により除去される。次に、金属の層４４が
装置上に設けられて、金属間酸化物層３６の開口部を満
たすとともに第１酸化物層１２の開口部を満たす。図２
０に示されているように金属間酸化物３６及び第１酸化
物層１２の両方の開口部が完全に満たされることを保証
するために、普通は金属間酸化物層３６の開口部３４を
過充填する。その後、通常はＣＭＰプロセスで余分の金
属が除去されて、図２１に示されている２レベル連結構
造の第２レベルの金属配線４６と第１レベル連結部４８
とが設けられる。図２１に示されているように、最後の
ＣＭＰ工程の結果として、その後の処理工程に良く適す
る平らな表面が設けられる。
【００１０】
【発明が解決しようとする課題】図１５〜図２１に示さ
れている二重ダマスカスプロセスは、図８〜図１４に示
されている従来のプロセスに比べると幾つかの利点を与
える。しかし、図１５〜図２１に示されているプロセス
は、プロセス技術の観点からは非常に負担が大きい。従
って、より広いプロセス自由度を持っていて、大量生産
プロセスに容易に適合させることのできる二重ダマスカ
スプロセスを開発するのが望ましい。
【００１１】
【課題を解決するための手段】この発明の１つの方針に
よると、第１レベル及び第２レベルの導体構造を含む集
積回路が、１つ以上の集積回路装置を包含する基板上に
形成される。始めに層間誘電体層が、次にエッチ・スト
ップ層が該基板上に設けられる。第１レベルの導体構造
が形成されるべき位置に対応する開口部を該エッチ・ス
トップ層に画定するために該エッチ・ストップ層がパタ
ーン化される。次にこのパターン化されたエッチ・スト
ップ層の上に金属間誘電体層が設けられる。第２レベル
の導体構造が形成されるべき位置に対応する開口部を有
する第２レベルのマスクが該金属間誘電体層の上に形成
される。この方法では、次にこの第２レベルのマスクの
開口部を通してエッチングを行って該金属間誘電体層に
第２レベル導体開口部を形成するとともに、パターン化
されたエッチ・ストップ層の開口部を通してエッチング
を行って該層間誘電体層に第１レベル導体構造を形成す
る。金属が該第２レベル導体開口部と該第１レベル導体
構造との中に設けられる。
【００１２】図１５〜図２１に示されている従来の二重
ダマスカスプロセスは、図１８の構造の不均一な形状の
上に厚いフォトレジスト層４０を形成することを必要と
する。従って、フォトレジスト・マスク４０に明瞭に画
定された開口部４２を設けるためにフォトレジスト・マ
スク４０の厚み全体を露光させるには、長い焦点深度を
持っていなければならない。現代の製造プロセスに好都
合な種類の高分解能パルスモーター（steppers）では、
図１９に示されているフォトレジスト・マスクの形成に
必要な焦点深度を提供するのは非常に困難である。この
プロセス工程は、集積回路装置の上に通常存在する不均
一な表面形状の上で実行されるときには、なおさら困難
である。この発明の好ましい実施の形態では、金属間酸
化物層を付ける前に従来の二重ダマスカスプロセスのエ
ッチ・ストップ層をパターン化することによって、その
様な厚いフォトレジスト・マスクの必要を無くするとと
もに、それに伴う長焦点深度写真製版プロセスを行う必
要を無くする。この様に、この発明の好ましい実施の形
態では、従来の二重ダマスカスプロセスの図１９に示さ
れている構造より遥かに平らな構造の上にフォトレジス
ト・マスクを形成する。すると、より均一な厚みを持っ
たフォトレジスト・マスクを設けることができるととも
に、最高の分解能のパルスモーターを用いるのに好都合
であるように、より小さな焦点深度でマスク露光工程を
実行することができる。
【００１３】
【発明の実施の形態】この発明の特に好ましい実施の形
態では、第１酸化物層を基板の上に設け、該第１酸化物
層をエッチ・ストップ層で覆うことにより２レベル連結
構造が形成される。このエッチ・ストップ層は、２レベ
ル連結構造の第１レベルに後に形成されるべき連結部の
パターンに対応する開口部を形成するためにパターン化
される。エッチ・ストップ層がパターンされた後、金属
間酸化物層がエッチ・ストップ層の上に設けられ、その
中に第２レベルの配線が形成されることになる。エッチ
・ストップ層は比較的に薄いので、エッチ・ストップ層
内の連結部パターン化により金属間酸化物層の表面に形
成される形状は比較的に小さい。次に金属間酸化物層の
上にマスクが形成され、そのマスクの開口部は、連結構
造の第２レベルに設けられるべき配線のパターンで該金
属間酸化物層のいろいろな部分を露出させる。金属間酸
化物層はエッチングされ、このエッチングのプロセスは
第１酸化物層の、エッチ・ストップ層の開口部に対応し
て該第１酸化物層に開口部を形成するためにエッチ・ス
トップ層の開口部を通して露出される部位の中まで継続
する。要するに、エッチ・ストップ層は第１酸化物層に
連結部パターンをエッチングするプロセスのために硬質
マスクとして作用する。この様に、単一のエッチング工
程で第２レベルの配線と第１レベルの連結部との両方の
ための開口部が画定される。次に金属が該構造の上に堆
積され、最終２レベル連結構造を画定するために余分の
金属は例えば研磨により除去される。
【００１４】次に、特に図１〜図７を参照してこの発明
の好ましい実施の形態について説明をする。以下の記述
は第１レベルの連結部と第２レベルの配線とに関してな
されているけれども、２層の配線間の接点及び隣り合っ
ていない導体層同士の間の接点の形成にこの発明の特徴
を適用することができることが理解されるべきである。
従って、配線構造の第１レベルと第３レベル又はその他
のレベルとの間の連結部を形成するのにこの発明の特徴
を用いることが可能である。この発明の連結部形成方法
は、基板５０の中に集積回路装置が形成された後に開始
されるのが好ましい。この連結部形成方法は、最初に基
板５０の表面上に層間誘電体層(interlayer dielectric
layer)５２を付ける(図１)。層間誘電体層５２は、Ｐ
ＥＣＶＤプロセス、低圧化学蒸着(a low pressure chem
ical vapor deposition (ＬＰＣＶＤ))プロセス、又は
その他の誘電体蒸着プロセスによって数千オングストロ
ーム以上の厚みに蒸着された酸化物層であってよい。こ
れらのプロセスのいずれも、例えばＴＥＯＳソースガス
を使用することができる。しばしば、基板５０の表面
は、集積回路装置内の装置構造に対応する不均一な形状
となっている。従って、２レベル連結構造を形成する前
に層間誘電体層５２の表面を平らにするのが好ましい。
平坦化をエッチバック・プロセスにより行うことができ
るけれども、ＣＭＰを使用して行うのがもっと好都合で
ある。層間誘電体層５２の最終の厚みは、下側の集積回
路装置の形状によって決まるので、デザインによりまち
まちである。層５２を通して形成される連結部の高さ
は、層間誘電体層５２の厚みにより決まる。
【００１５】層間誘電体層５２の平らにされた表面の上
にエッチ・ストップ層５４が付けられる(図２)。エッチ
・ストップ層５４の材料としては、該エッチ・ストップ
層の下の層間誘電体層５２及び該エッチ・ストップ層の
上に形成される後述の金属間誘電体層５８のいずれとも
異なる材料を選ぶのが好ましい。通常、層間誘電体層５
２と金属間誘電体層５８とはともに酸化物であるのが好
都合であるので、エッチ・ストップ層５４として適当な
のは窒化珪素である。エッチ・ストップ層として役立つ
ために酸化珪素とは十分に異なっている上に、窒化珪素
には絶縁体であるという別の利点もあって、このこと
は、エッチ・ストップ層が一般に完成した連結構造中に
残されていて異なる配線間に広がるものであるので、望
ましいことである。エッチ・ストップ層５４は、後の処
理工程で装置の表面形状に対するエッチ・ストップ層の
影響をなるべく小さくするために、薄くされるのが好ま
しい。一方、エッチ・ストップ層５４は、金属間誘電体
層及び層間誘電体層の両方のエッチングの工程全体を通
じてエッチ・ストップ層として機能するために充分に厚
くなければならない。また、エッチ・ストップ層は、層
間誘電体層５２中の連結開口部をエッチングするときに
硬質マスクとして作用するために充分な厚みを持ってい
なければならない。窒化珪素エッチ・ストップ層５４の
適当な厚みは約２００〜１，５００Åであろう。
【００１６】次に、層間誘電体層５２内の第１レベルの
連結部が形成されるべき位置に対応してエッチ・ストッ
プ層５４に開口部を設けるためにエッチ・ストップ層５
４がパターン化される。従って、窒化珪素層５４の連結
部が形成されるべき部位を露出させる適当な開口部を提
供するマスクが窒化珪素層５４の上に形成され、次に層
間誘電体層５２のいろいろな部位を露出させる開口部５
６を設けるために窒化珪素エッチ・ストップ層５４がエ
ッチングされる。まだ形成されていない金属間誘電体層
の表面形状に対するエッチ・ストップ層５４を通しての
開口部５６の影響をなるべく少なくするために、窒化珪
素エッチ・ストップ層５４を通して開口部５６を形成す
るエッチングのプロセスは層間酸化物層５２の、下にあ
る面上で停止するのが好ましい。開口部５６を形成する
プロセスにおいて層間酸化物層５２の表面に凹部が形成
されないのが好ましい。この発明の誘電体層及びエッチ
・ストップ層に対して実行されるこのエッチング工程及
びその他のエッチング工程は、ラムリサーチ・レインボ
ーシステム(the Lam Research Rainbow system)等のエ
ッチング・システムで有利に実行することのできる工程
である。このラムリサーチ・レインボーシステムは、エ
ッチング・プロセスの選択度を調節するためにいろいろ
な量のＨＢｒ及びＨｅ等の他のガスと混合されたＳＦ６
又はＣ２Ｆ６等の１種類以上のソースガスから得られる
エッチング液を使用する。この様なシステムでは、酸化
珪素と窒化珪素との間のエッチ・プロセスの選択度を広
範囲にわたって自動的に調節することができる。従っ
て、窒化珪素エッチ・ストップ層５４をエッチングする
ために使用されるエッチング・プロセスでは、窒化珪素
をエッチングするけれども酸化珪素はなるべくエッチン
グしないように選択度が調節される。このときの層間酸
化珪素層５２のエッチングは後の写真製版プロセスでよ
り大きな焦点深度を必要とするので、今のところは望ま
れてはいないけれどもいろいろなバリエーションが可能
である。次に、窒化珪素エッチ・ストップ層５４をパタ
ーン化するために使われたマスクが除去されて、図３に
示されている構造が形成される。
【００１７】次に金属間誘電体層(intermetal dielectr
ic layer)５８が、パターン化されたエッチ・ストップ
層５４の上に付けられる(図４)。既に説明したように、
金属間誘電体層５８は、層間誘電体層５２と同じ材料と
エッチ・ストップ層５４とは異なる材料とから形成され
るのが好ましい。この様なものであるので、金属間誘電
体層５８は酸化珪素の層であるのが好ましい。第２レベ
ルの配線の厚みは金属間酸化物層の厚みにより決定され
ることになるので、金属間酸化物層５８は、ＣＶＤプロ
セスによりＴＥＯＳ前駆物質又はＳｉＨ４ソースガスか
ら第２レベルの配線に適当な厚みに蒸着されてもよい。
この装置構造では、第２レベルの配線の厚みは４，００
０〜８，０００Å程度であろうから、金属間酸化物層５
８は４，０００〜８，０００Å程度の厚みに蒸着され
る。エッチ・ストップ層５４の開口部５６の存在に対応
して金属間酸化物層５８の表面に割合に小さな凹部６０
が形成される。凹部６０の深さは、例えば図１８に示さ
れているような、従来の二重ダマスカスプロセスに存在
する形状より遥かに小さいので、凹部６０は、第２レベ
ルの配線のためのパターンを画定するのに使用される写
真製版工程において金属間誘電体層５８の上に設けられ
るフォトレジスト層を通して焦点を維持する上で割合に
小さな問題となるに過ぎない。
【００１８】ここで図５を参照すると、フォトレジスト
・マスク６２が金属間酸化物層５８の上に形成される。
マスク６２は、金属間酸化物層５８に形成されるべき第
２レベルの配線のパターンに対応する開口部のパターン
を有する。フォトレジスト・マスク６２の開口部６４の
幾つかは、エッチ・ストップ層５４の、第１レベルの連
結部が第２レベルの配線の部分の下に形成されるべき開
口部５６の上に配置されている。フォトレジスト・マス
ク６２の他の開口部６６は、第２レベルの配線が形成さ
れるけれども第１レベルの連結部は形成されない位置の
上に形成される。エッチ・ストップ層５４の開口部５６
の上のフォトレジスト・マスク６２の開口部６４を僅か
に広く形成するのが好ましいかも知れない。この様にフ
ォトレジスト・マスク６２の開口部６４がより広ければ
金属間酸化物層５８により広い開口部が形成されること
になるので、製造プロセスにおいて幾つかの利点を得る
ことができる。第１に、エッチ・ストップ層の開口部５
６に関して、従って第１レベルの連結部に関して、第２
レベルの配線のアライメントをとるのが容易になる。ま
た、金属間酸化物層５８に生じる開口部がより広けれ
ば、金属蒸着プロセスで充填されるべき穴の縦横比が小
さくなり、従って第１レベルの連結部を形成するプロセ
スにおいて穴を満たすのが容易となる。
【００１９】次に、酸化物に対して非常に選択度の高い
プロセスにより、即ち、酸化物を容易にエッチングする
けれどもエッチ・ストップ層５４の材料(窒化珪素)をな
るべくエッチングしないエッチング・プロセスにより、
フォトレジスト・マスク６２の開口部６４、６６を通し
て金属間酸化物層５８がエッチングされる。適当な選択
度を有するエッチング・プロセスを、例えば、ＣＨＦ
３、Ａｒ又はＮ２と混合されたＣ４Ｆ８／ＣＯ又はＣＦ
４を含むソースガスの混合物から得られるエッチング液
を用いて達成することができる。この様にして、第２レ
ベルの配線が形成されるべき開口部を金属間誘電体層５
８内に画定するために、エッチング・プロセスにより金
属間酸化物層５８のフォトレジスト・マスクにより露出
されている部分が全て除去される。このエッチング・プ
ロセスは、フォトレジスト・マスク開口部６６の、頑丈
なエッチ・ストップ層５４の上に位置する部分の中の窒
化珪素エッチ・ストップ層５４上で停止する。窒化珪素
エッチ・ストップ層５４の開口部５６の上に位置するフ
ォトレジスト・マスク開口部６４の中では、エッチング
・プロセスは層間誘電体酸化物層５２の中まで進行して
エッチ・ストップ・マスク開口部５６と整列した開口部
６８が形成され、エッチ・ストップ層５４は部分的にこ
のプロセスのための硬質マスクとして作用する。層間誘
電体酸化物層５２は後に装置の第１レベル連結部を設け
るために金属で満たされる。
【００２０】第２レベルの配線と第１レベルの連結部と
を形成するのに使用されるエッチング・プロセスは、酸
化物に対して高い選択度を持っているけれども窒化珪素
エッチ・ストップ層５４を実質的にはエッチングしな
い。高い選択度を持ってはいるけれども、金属間酸化物
層５８に開口部を形成するのに使用されるエッチング・
プロセスは、窒化珪素エッチ・ストップ層５４の露出し
ている表面をなお少しエッチングする。従って、露出し
ているエッチ・ストップ層５４の表面がエッチングされ
て、エッチ・ストップ層の開口部の上に位置しないフォ
トレジスト・マスクの開口部６６の中に僅かな窪み７０
が生じる。エッチ・ストップ層５４の開口部５６の縁も
このプロセスで僅かにエッチングされて、エッチ・スト
ップ層の開口部にテーパ付きの縁７２が生じる。エッチ
・ストップ層５４の開口部にこの様なテーパ付きの縁７
２が生じると、金属間誘電体層５２の中の開口部６８を
満たす能力が向上するので、この様なテーパ付きの縁の
形成は好都合である。テーパ付きの縁７２が存在するた
めに金属間誘電体層５２の開口部６８の上にオーバーハ
ングを形成する傾向が減退する。この様な事情があるの
で、金属間酸化物層５８と層間酸化物層５２とをエッチ
ングするのに使用されるプロセスがエッチ・ストップ層
５４の開口部５６の縁に沿ってテーパ７２を生じさせな
いのであれば、金属間誘電体層５８をエッチングした後
にエッチ・ストップ層５４の開口部の縁に対して等方性
エッチング・プロセスを行ってエッチ・ストップ層の開
口部にテーパ付き側壁を形成するのが望ましいであろ
う。
【００２１】図５の構造が完成した後、フォトレジスト
・マスク６２が灰化により除去されて、図６に示されて
いるように、金属間誘電体層５８と層間誘電体層５２と
の開口部を満たすためにこの構造に対して金属層７４を
設けることのできる状態となる。金属層７４は、スパッ
タリングにより付けられたアルミニウム等の単一の金属
でもよく、また他の低コストの金属でもよい。しかし、
高密度集積回路装置が配線構造に課す要求は複雑であ
り、図５の構造の開口部を満たすのに多層配線構造を使
用するのが一般的である。例えば、開口部６４、６６の
中に露出している開口部の内面に薄い”にかわ”又は接
着剤の層を設けるのが望ましいであろう。このにかわ層
は、後の一定の種類のプラグ金属の付着を強化すること
ができる。また、このにかわ層は、主として連結構造の
金属と基板との間の相互拡散を防ぐ障壁として作用する
こともできる。適当なにかわ層は、チタン、タングステ
ン、チタン及びタングステンの固溶体、又は代わりの化
合物を含み、その多くは窒化チタン等の超硬合金も含
む。これらのにかわ層金属は、にかわ層として用いられ
る金属の性質に応じて、ＣＶＤ又は物理的蒸着(a physi
cal vapor deposition)プロセスにより蒸着され得るも
のである。この薄いにかわ又は接着剤の層が誘電体層の
開口部の内面に形成された後、開口部の残りの部分は、
通常はにかわ層として使用される金属とは異なるプラグ
金属で満たされる。プラグ金属は、形成される装置及び
その装置を形成するために使用されるプロセスの制約条
件に応じて、例えば、タングステン、アルミニウム、ア
ルミニウムを含む合金、銅、銅を含む合金、及び他のい
ろいろな金属である。この技術分野で知られているよう
に、一般にスパッタリング等の物理的蒸着プロセスによ
ってこれらの金属を蒸着することができるけれども、或
る種の金属はＣＶＤによって蒸着するのがもっと好まし
い。構造上に設けられる金属層７４は、図６に示されて
いるように過充填されるのが好ましい。
【００２２】好ましくは金属ＣＭＰプロセスで金属層７
４の余分の部分を除去することにより、２レベル連結構
造の画定が完了する。この研磨プロセスの最終結果は、
第２レベル配線７６と金属間誘電体層５８とを横断して
広がる平らな面を設けることである。この様にして、第
１レベルの連結構造７８と第２レベルの配線７６との両
方が、金属線間に誘電体材料を付けることを要すること
なく、単一の酸化物エッチング工程により、設けられ
る。また、２レベル連結構造を形成するための図１〜図
７のプロセスでフォトレジスト・マスクが形成される表
面がより平らであれば、写真製版工程をより高い精度で
行うことができる。最後に、この発明のプロセスは、当
然ながら図７に示されているように後の処理工程を容易
にする平らな面を設ける。後の処理は、普通は、図７に
示されている構造の表面上に更なるレベルの配線を付け
る処理を含んでいる。通常、にかわ金属の層が装置の表
面に蒸着され、追加の金属がブランケット蒸着され、次
に該金属層が第３レベルの配線を画定するためにパター
ン化される。
【００２３】好ましい実施の形態を特別に参照してこの
発明を説明したけれども、これらの実施の形態は例とし
て取り上げられているに過ぎないことが理解されなけれ
ばならない。この発明の基本的教示内容から逸脱せず
に、これらの実施の形態から変形や修正を行えることを
当業者は容易に理解するであろう。従って、この発明の
範囲は、説明を行った好ましい実施の形態に限定される
べきではなくて、この発明の範囲は特許請求の範囲の欄
の請求項により決定されなければならない。
【図面の簡単な説明】
【図１】 この発明の好ましい実施の形態である二重ダ
マスカスプロセスによる集積回路の製造方法を示す図で
ある。
【図２】 図１に続く製造方法を示す図である。
【図３】 図２に続く製造方法を示す図である。
【図４】 図３に続く製造方法を示す図である。
【図５】 図４に続く製造方法を示す図である。
【図６】 図５に続く製造方法を示す図である。
【図７】 図６に続く製造方法を示す図である。
【図８】 ２レベル連結構造を形成するための従来の集
積回路の製造方法を示す図である。
【図９】 図８に続く製造方法を示す図である。
【図１０】 図９に続く製造方法を示す図である。
【図１１】 図１０に続く製造方法を示す図である。
【図１２】 図１１に続く製造方法を示す図である。
【図１３】 図１２に続く製造方法を示す図である。
【図１４】 図１３に続く製造方法を示す図である。
【図１５】 ２レベル連結構造を形成するための二重ダ
マスカスプロセスによる従来の集積回路の製造方法を示
す図である。
【図１６】 図１５に続く製造方法を示す図である。
【図１７】 図１６に続く製造方法を示す図である。
【図１８】 図１７に続く製造方法を示す図である。
【図１９】 図１８に続く製造方法を示す図である。
【図２０】 図１９に続く製造方法を示す図である。
【図２１】 図２０に続く製造方法を示す図である。
【符号の説明】
５０ 基板、５２ 層間誘電体層、５４ エッチ・スト
ップ層、５６，６４，６６，６８ 開口部、５８ 金属
間誘電体層、６２ フォトレジスト・マスク、７２テー
パ付きの縁、７４ 金属層、７６ 第２レベル配線、７
８ 第１レベル連結構造。

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 第１レベルの導体構造と第２レベルの導
    体構造とを有する集積回路を製造する集積回路の製造方
    法において、 １つ以上の集積回路装置を包含する基板を設けるステッ
    プと、 上記基板上に層間誘電体層を設けるステップと、 上記層間誘電体層上にエッチ・ストップ層を設けるステ
    ップと、 上記エッチ・ストップ層をパターン化して、第１レベル
    の導体構造が形成されるべき位置に対応する開口部をパ
    ターン化されたエッチ・ストップ層に画定するステップ
    と、 このパターン化されたエッチ・ストップ層上に金属間誘
    電体層を設けるステップと、 第２レベルの導体構造が形成されるべき位置に対応する
    開口部を有する第２レベルのマスクを上記金属間誘電体
    層上に形成するステップと、 上記第２レベルのマスクの開口部を通してエッチングを
    行って上記金属間誘電体層に第２レベルの導体開口部を
    形成するとともに、上記パターン化されたエッチ・スト
    ップ層の開口部を通してエッチングを行って上記層間誘
    電体層に第１レベルの導体開口部を形成するステップ
    と、 上記第２レベル導体開口部及び第１レベル導体開口部の
    中に金属を設けるステップと、 を備えたことを特徴とする集積回路の製造方法。
  2. 【請求項２】 上記金属間誘電体層の上から金属を除去
    し、上記第２レベル導体開口部と第１レベル導体開口部
    との中に金属を残すステップをさらに備えたことを特徴
    とする請求項１に記載の集積回路の製造方法。
  3. 【請求項３】 上記金属を除去するステップは、上記金
    属間誘電体層の周囲部分と同一の平面内に存在する上面
    を有する金属プラグを上記第２レベル導体開口部中に残
    すことを特徴とする請求項２に記載の集積回路の製造方
    法。
  4. 【請求項４】 上記金属を除去するステップは、上記金
    属プラグおよび上記金属間誘電体層の上に平らにされた
    表面を残すことを特徴とする請求項３に記載の集積回路
    の製造方法。
  5. 【請求項５】 上記金属を除去するステップは、化学機
    械研磨又はエッチングを含むことを特徴とする請求項４
    に記載の集積回路の製造方法。
  6. 【請求項６】 上記金属を除去するステップは、化学機
    械研磨により達成されることを特徴とする請求項４に記
    載の集積回路の製造方法。
  7. 【請求項７】 上記層間誘電体および金属間誘電体は酸
    化珪素から成ることを特徴とする請求項１に記載の集積
    回路の製造方法。
  8. 【請求項８】 上記エッチ・ストップ層は窒化珪素から
    成ることを特徴とする請求項７に記載の集積回路の製造
    方法。
  9. 【請求項９】 上記第２レベルのマスクの開口部は、上
    記パターン化されたエッチ・ストップ層の開口部より直
    径が大きいことを特徴とする請求項１に記載の集積回路
    の製造方法。
  10. 【請求項１０】 上記パターン化されたエッチ・ストッ
    プ層は、上記層間誘電体をエッチングするための硬質マ
    スクとして作用することを特徴とする請求項１に記載の
    集積回路の製造方法。
  11. 【請求項１１】 上記パターン化されたエッチ・ストッ
    プ層の開口部には、このパターン化されたエッチ・スト
    ップ層の開口部の上側部分の直径が下側部分の直径より
    大きくなるようにテーパが付いていることを特徴とする
    請求項１に記載の集積回路の製造方法。
  12. 【請求項１２】 上記層間誘電体と金属間誘電体とは酸
    化珪素から成り、上記エッチ・ストップ層は窒化珪素か
    ら成り、上記エッチ・ストップ層は上記層間誘電体層と
    金属間誘電体層との両方に接していることを特徴とする
    請求項１に記載の集積回路の製造方法。
JP9140353A 1997-02-28 1997-05-29 集積回路の製造方法 Pending JPH10335456A (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
GB9709431A GB2325083B (en) 1997-05-09 1997-05-09 A dual damascene process
DE19719909A DE19719909A1 (de) 1997-05-09 1997-05-13 Zweifaches Damaszierverfahren
FR9705992A FR2763424B1 (fr) 1997-05-09 1997-05-15 Processus de damasquinage double
JP9140353A JPH10335456A (ja) 1997-05-09 1997-05-29 集積回路の製造方法
NL1006162A NL1006162C2 (nl) 1997-05-09 1997-05-29 Werkwijze voor het vervaardigen van een geïntegreerde keten met geleiderstructuren.
US08/873,500 US5801094A (en) 1997-02-28 1997-06-12 Dual damascene process

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
GB9709431A GB2325083B (en) 1997-05-09 1997-05-09 A dual damascene process
DE19719909A DE19719909A1 (de) 1997-05-09 1997-05-13 Zweifaches Damaszierverfahren
FR9705992A FR2763424B1 (fr) 1997-05-09 1997-05-15 Processus de damasquinage double
JP9140353A JPH10335456A (ja) 1997-05-09 1997-05-29 集積回路の製造方法
NL1006162A NL1006162C2 (nl) 1997-05-09 1997-05-29 Werkwijze voor het vervaardigen van een geïntegreerde keten met geleiderstructuren.
US08/873,500 US5801094A (en) 1997-02-28 1997-06-12 Dual damascene process

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2002358268A Division JP3778508B2 (ja) 2002-12-10 2002-12-10 集積回路の製造方法

Publications (1)

Publication Number Publication Date
JPH10335456A true JPH10335456A (ja) 1998-12-18

Family

ID=27545067

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9140353A Pending JPH10335456A (ja) 1997-02-28 1997-05-29 集積回路の製造方法

Country Status (5)

Country Link
JP (1) JPH10335456A (ja)
DE (1) DE19719909A1 (ja)
FR (1) FR2763424B1 (ja)
GB (1) GB2325083B (ja)
NL (1) NL1006162C2 (ja)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000208745A (ja) * 1999-01-12 2000-07-28 Lucent Technol Inc デュアル・ダマ―シン相互接続構造および金属電極コンデンサを有する集積回路デバイスとその製造方法
KR20000053560A (ko) * 1999-01-22 2000-08-25 가네꼬 히사시 듀얼다마신구조를 갖는 반도체장치 및 그 제조방법
JP2002043417A (ja) * 2000-07-21 2002-02-08 Fujitsu Ltd 半導体装置とその製造方法
KR100368320B1 (ko) * 2000-12-28 2003-01-24 주식회사 하이닉스반도체 반도체 소자의 금속 배선 형성 방법
US6949775B1 (en) * 1999-03-19 2005-09-27 Fujitsu Limited Semiconductor device having a guard ring
JP2011009770A (ja) * 2010-08-23 2011-01-13 Fujitsu Semiconductor Ltd 半導体装置
WO2011039898A1 (ja) * 2009-10-02 2011-04-07 パナソニック株式会社 半導体装置の製造方法および半導体装置
JP2013175574A (ja) * 2012-02-24 2013-09-05 Fujitsu Semiconductor Ltd 半導体装置の製造方法
JP2022164751A (ja) * 2015-12-28 2022-10-27 株式会社半導体エネルギー研究所 半導体装置

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6313025B1 (en) * 1999-08-30 2001-11-06 Agere Systems Guardian Corp. Process for manufacturing an integrated circuit including a dual-damascene structure and an integrated circuit

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4789648A (en) * 1985-10-28 1988-12-06 International Business Machines Corporation Method for producing coplanar multi-level metal/insulator films on a substrate and for forming patterned conductive lines simultaneously with stud vias
JPH03198327A (ja) * 1989-12-26 1991-08-29 Fujitsu Ltd 半導体装置の製造方法
US5246883A (en) * 1992-02-06 1993-09-21 Sgs-Thomson Microelectronics, Inc. Semiconductor contact via structure and method
US5466639A (en) * 1994-10-06 1995-11-14 Micron Semiconductor, Inc. Double mask process for forming trenches and contacts during the formation of a semiconductor memory device
US5635423A (en) * 1994-10-11 1997-06-03 Advanced Micro Devices, Inc. Simplified dual damascene process for multi-level metallization and interconnection structure
US5801094A (en) * 1997-02-28 1998-09-01 United Microelectronics Corporation Dual damascene process

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000208745A (ja) * 1999-01-12 2000-07-28 Lucent Technol Inc デュアル・ダマ―シン相互接続構造および金属電極コンデンサを有する集積回路デバイスとその製造方法
JP2010226132A (ja) * 1999-01-12 2010-10-07 Alcatel-Lucent Usa Inc デュアル・ダマーシン相互接続構造および金属電極コンデンサを有する集積回路デバイスとその製造方法
KR20000053560A (ko) * 1999-01-22 2000-08-25 가네꼬 히사시 듀얼다마신구조를 갖는 반도체장치 및 그 제조방법
US6949775B1 (en) * 1999-03-19 2005-09-27 Fujitsu Limited Semiconductor device having a guard ring
US7169699B2 (en) 1999-03-19 2007-01-30 Fujitsu Limited Semiconductor device having a guard ring
JP2002043417A (ja) * 2000-07-21 2002-02-08 Fujitsu Ltd 半導体装置とその製造方法
KR100368320B1 (ko) * 2000-12-28 2003-01-24 주식회사 하이닉스반도체 반도체 소자의 금속 배선 형성 방법
WO2011039898A1 (ja) * 2009-10-02 2011-04-07 パナソニック株式会社 半導体装置の製造方法および半導体装置
JP2011009770A (ja) * 2010-08-23 2011-01-13 Fujitsu Semiconductor Ltd 半導体装置
JP2013175574A (ja) * 2012-02-24 2013-09-05 Fujitsu Semiconductor Ltd 半導体装置の製造方法
JP2022164751A (ja) * 2015-12-28 2022-10-27 株式会社半導体エネルギー研究所 半導体装置

Also Published As

Publication number Publication date
GB9709431D0 (en) 1997-07-02
NL1006162C2 (nl) 1998-12-01
GB2325083A (en) 1998-11-11
FR2763424A1 (fr) 1998-11-20
DE19719909A1 (de) 1998-11-19
GB2325083B (en) 1999-04-14
FR2763424B1 (fr) 2003-06-27

Similar Documents

Publication Publication Date Title
US5801094A (en) Dual damascene process
US6020255A (en) Dual damascene interconnect process with borderless contact
US6103629A (en) Self-aligned interconnect using high selectivity metal pillars and a via exclusion mask
US5985762A (en) Method of forming a self-aligned copper diffusion barrier in vias
US7166922B1 (en) Continuous metal interconnects
US5990015A (en) Dual damascence process
US6323118B1 (en) Borderless dual damascene contact
US5296092A (en) Planarization method for a semiconductor substrate
US6218283B1 (en) Method of fabricating a multi-layered wiring system of a semiconductor device
US6495448B1 (en) Dual damascene process
US5960316A (en) Method to fabricate unlanded vias with a low dielectric constant material as an intraline dielectric
US6350682B1 (en) Method of fabricating dual damascene structure using a hard mask
US6284642B1 (en) Integrated method of damascene and borderless via process
JPH10335456A (ja) 集積回路の製造方法
US5880030A (en) Unlanded via structure and method for making same
US6174813B1 (en) Dual damascene manufacturing process
US6277705B1 (en) Method for fabricating an air-gap with a hard mask
JPH11162982A (ja) 半導体装置の製造方法
US6261960B1 (en) High density contacts having rectangular cross-section for dual damascene applications
JP2023553604A (ja) セルフアラインされたトップ・ビア
JP3778508B2 (ja) 集積回路の製造方法
JPH08148556A (ja) 半導体装置およびその製造方法
JPH11186274A (ja) デュアル・ダマスク技術
US6709975B2 (en) Method of forming inter-metal dielectric
KR100866122B1 (ko) 듀얼 다마신 공정을 이용한 금속배선 형성방법