JPH10335347A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10335347A JPH10335347A JP14360997A JP14360997A JPH10335347A JP H10335347 A JPH10335347 A JP H10335347A JP 14360997 A JP14360997 A JP 14360997A JP 14360997 A JP14360997 A JP 14360997A JP H10335347 A JPH10335347 A JP H10335347A
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- mask
- region
- gate
- forming
- semiconductor device
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Abstract
(57)【要約】 （修正有）
【課題】 半導体基板に不純物導入によりゲート領域を
形成して半導体装置を得る際、ゲート領域の幅を短くし
て微細化・高性能化を実現でき、ゲート長を短くしたこ
とによる耐圧低下の問題の無い半導体装置の製造方法を
提供する。 【解決手段】 ゲート形成領域を含む該ゲート形成領域
よりも広い範囲にマスク２ａを形成し、不純物導入を行
うことにより該マスク直下の部分に低濃度領域４を形成
し該マスクを外れる部分に高濃度領域３ａ，３ｂを形成
する。該マスクを除去するとともに該マスクの位置を外
れた部分に絶縁膜５ａ，５ｂを形成し、該絶縁膜の側壁
にサイドウォール８ａ，８ｂを形成した後、不純物導入
を行うことにより該サイドウォール間の基板に不純物を
導入してゲート領域６を形成する。
形成して半導体装置を得る際、ゲート領域の幅を短くし
て微細化・高性能化を実現でき、ゲート長を短くしたこ
とによる耐圧低下の問題の無い半導体装置の製造方法を
提供する。 【解決手段】 ゲート形成領域を含む該ゲート形成領域
よりも広い範囲にマスク２ａを形成し、不純物導入を行
うことにより該マスク直下の部分に低濃度領域４を形成
し該マスクを外れる部分に高濃度領域３ａ，３ｂを形成
する。該マスクを除去するとともに該マスクの位置を外
れた部分に絶縁膜５ａ，５ｂを形成し、該絶縁膜の側壁
にサイドウォール８ａ，８ｂを形成した後、不純物導入
を行うことにより該サイドウォール間の基板に不純物を
導入してゲート領域６を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、半導体基板に不純物導入によりゲー
ト領域が形成された半導体装置の製造方法に関するもの
である。本発明は、たとえばＪＦＥＴの製造の場合に利
用することができ、特にＧａＡｓ−ＪＦＥＴの製造方法
として好適に具体化できるものである。
方法に関し、特に、半導体基板に不純物導入によりゲー
ト領域が形成された半導体装置の製造方法に関するもの
である。本発明は、たとえばＪＦＥＴの製造の場合に利
用することができ、特にＧａＡｓ−ＪＦＥＴの製造方法
として好適に具体化できるものである。
【０００２】
【従来の技術】半導体装置の製造技術、たとえばＪＦＥ
Ｔの製造においては、半導体基板に不純物導入によりゲ
ート領域を形成する際、ゲート領域に選択的に不純物の
拡散を行うため、ダミーゲートを形成し、これをマスク
として加工を行うことにより、セルフアラインでのゲー
ト領域形成を行う技術が、既に知られている。
Ｔの製造においては、半導体基板に不純物導入によりゲ
ート領域を形成する際、ゲート領域に選択的に不純物の
拡散を行うため、ダミーゲートを形成し、これをマスク
として加工を行うことにより、セルフアラインでのゲー
ト領域形成を行う技術が、既に知られている。
【０００３】しかし、さらに高性能な特性を得るために
は、ゲート長を短くして行く必要がある。ゲート長を短
くして行くと、ショートチャネル効果の問題により、耐
圧低下の問題点が生じる傾向がある。また、たとえばＧ
ａＡｓ−ＦＥＴは、表面準位のの問題により、ゲート−
ソース間、またゲート−ドレイン間の耐圧が低いという
問題点もある。
は、ゲート長を短くして行く必要がある。ゲート長を短
くして行くと、ショートチャネル効果の問題により、耐
圧低下の問題点が生じる傾向がある。また、たとえばＧ
ａＡｓ−ＦＥＴは、表面準位のの問題により、ゲート−
ソース間、またゲート−ドレイン間の耐圧が低いという
問題点もある。
【０００４】従来技術の工程及びその問題点を図面を参
照して説明すると、以下のとおりである。図２ないし図
７（後記詳述する本発明の実施の形態例を示す図であ
る）、及び図１１を参照する。
照して説明すると、以下のとおりである。図２ないし図
７（後記詳述する本発明の実施の形態例を示す図であ
る）、及び図１１を参照する。
【０００５】従来技術にあっては、まず、図２に示すよ
うに、半導体基板１たとえばＧａＡｓ半導体基板上に、
マスク２とするダミーゲートを所定の寸法で形成する。
通例、ＳｉＯ2 により、このマスク２（ダミーゲート）
を形成する。
うに、半導体基板１たとえばＧａＡｓ半導体基板上に、
マスク２とするダミーゲートを所定の寸法で形成する。
通例、ＳｉＯ2 により、このマスク２（ダミーゲート）
を形成する。
【０００６】次に上記形成したダミーゲートをマスク２
として、イオン注入たとえばＳｉイオンのイオン注入を
行い、さらに活性化アニールを行って、図３に示すよう
にＮ+ の不純物の高濃度領域３ａ，３ｂを形成し、これ
をソース、ドレイン領域とする。マスク２（ダミーゲー
ト）の直下は、不純物導入が妨げられるので、ここには
低濃度領域４（Ｎ- 領域）が形成される。矢印３で、イ
オン注入を模式的に示す。
として、イオン注入たとえばＳｉイオンのイオン注入を
行い、さらに活性化アニールを行って、図３に示すよう
にＮ+ の不純物の高濃度領域３ａ，３ｂを形成し、これ
をソース、ドレイン領域とする。マスク２（ダミーゲー
ト）の直下は、不純物導入が妨げられるので、ここには
低濃度領域４（Ｎ- 領域）が形成される。矢印３で、イ
オン注入を模式的に示す。
【０００７】次に図４に示すように、所定の膜厚を有す
る絶縁膜５、たとえばシリコンナイトライド（Ｓｉ3 Ｎ
4 ）膜を、基板１の表面に形成する。
る絶縁膜５、たとえばシリコンナイトライド（Ｓｉ3 Ｎ
4 ）膜を、基板１の表面に形成する。
【０００８】さらに、図５に示すように、所定の種類及
び膜厚のレジスト６を基板１の表面に塗布・形成し、基
板表面を平坦化する。
び膜厚のレジスト６を基板１の表面に塗布・形成し、基
板表面を平坦化する。
【０００９】上記レジスト６及び絶縁膜５（Ｓｉ3 Ｎ4
膜）を、マスク２を構成するＳｉＯ2 が露出するまで、
エッチング処理する。たとえば、ＣＦ4 とＯ2 との混合
ガスを使用したエッチングを行う。これにより、図６に
示すような、マスク２（ダミーゲート）の両側に絶縁膜
５ａ，５ｂが形成された構造を得る。
膜）を、マスク２を構成するＳｉＯ2 が露出するまで、
エッチング処理する。たとえば、ＣＦ4 とＯ2 との混合
ガスを使用したエッチングを行う。これにより、図６に
示すような、マスク２（ダミーゲート）の両側に絶縁膜
５ａ，５ｂが形成された構造を得る。
【００１０】次にマスク２（ダミーゲート）を構成する
ＳｉＯ2 を、エッチング除去する。通例、フッ酸（Ｈ
Ｆ）によりウェットエッチングして、除去する。これに
より図７に示すように、マスク２としたダミーゲートの
位置を外れた部分に絶縁膜５ａ，５ｂが形成され、マス
ク２のあった部分が開口２ａとなった構造を得る。
ＳｉＯ2 を、エッチング除去する。通例、フッ酸（Ｈ
Ｆ）によりウェットエッチングして、除去する。これに
より図７に示すように、マスク２としたダミーゲートの
位置を外れた部分に絶縁膜５ａ，５ｂが形成され、マス
ク２のあった部分が開口２ａとなった構造を得る。
【００１１】次に図１１に示すように、Ｐ+ の不純物導
入を行い、上記開口２ａとなった部分における基板１の
上表層に、ゲート領域６を形成する。不純物導入は、た
とえばアルシン（ＡｓＨ3 ）等の砒素系ガスを用い、拡
散炉において熱処理して絶縁膜５ａ，５ｂをマスクと
し、開口２ａ部分に砒素を拡散させることにより、これ
を行うことができる。
入を行い、上記開口２ａとなった部分における基板１の
上表層に、ゲート領域６を形成する。不純物導入は、た
とえばアルシン（ＡｓＨ3 ）等の砒素系ガスを用い、拡
散炉において熱処理して絶縁膜５ａ，５ｂをマスクと
し、開口２ａ部分に砒素を拡散させることにより、これ
を行うことができる。
【００１２】上記従来技術では、ゲート領域６の幅が絶
縁膜５ａ，５ｂ間の開口２ａで規定され、微細化に限界
がある。かつ、さらに高性能な特性を得るために、ゲー
ト領域６の幅を短くして行くためには、上記従来技術で
はマスク２（ダミーゲート）の幅を短くする必要があ
り、このため高濃度領域３ａ，３ｂ間の距離が短くなっ
て、ショートチャネル効果の問題が生じ、耐圧低下の問
題点が生じる傾向となる。特に、ＧａＡｓ半導体基板を
基板とするたとえばＧａＡｓ−ＦＥＴは、表面準位の問
題により、ゲート−ソース間、またゲート−ドレイン間
の耐圧が低いという問題点があるので、上記耐圧低下の
問題は一層顕著となる。
縁膜５ａ，５ｂ間の開口２ａで規定され、微細化に限界
がある。かつ、さらに高性能な特性を得るために、ゲー
ト領域６の幅を短くして行くためには、上記従来技術で
はマスク２（ダミーゲート）の幅を短くする必要があ
り、このため高濃度領域３ａ，３ｂ間の距離が短くなっ
て、ショートチャネル効果の問題が生じ、耐圧低下の問
題点が生じる傾向となる。特に、ＧａＡｓ半導体基板を
基板とするたとえばＧａＡｓ−ＦＥＴは、表面準位の問
題により、ゲート−ソース間、またゲート−ドレイン間
の耐圧が低いという問題点があるので、上記耐圧低下の
問題は一層顕著となる。
【００１３】
【発明が解決しようとする課題】本発明は、上記従来技
術の問題点を解決して、半導体基板に不純物導入により
ゲート領域が形成された半導体装置を得るに際し、ゲー
ト領域の幅を短くして微細化及び特性の高性能化を実現
でき、しかもゲート長を短くしたことによる耐圧低下の
問題を生じさせない、有利な半導体装置の製造方法を提
供することを目的とする。
術の問題点を解決して、半導体基板に不純物導入により
ゲート領域が形成された半導体装置を得るに際し、ゲー
ト領域の幅を短くして微細化及び特性の高性能化を実現
でき、しかもゲート長を短くしたことによる耐圧低下の
問題を生じさせない、有利な半導体装置の製造方法を提
供することを目的とする。
【００１４】
【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、半導体基板に不純物導入によりゲート領
域が形成された半導体装置の製造方法において、ゲート
形成領域を含む該ゲート形成領域よりも広い範囲にマス
クを形成する工程と、不純物導入を行うことにより該マ
スク直下の半導体基板に低濃度不純物領域を形成し、該
低濃度不純物領域に接する領域に高濃度不純物領域を形
成する工程と、その後該マスクを除去するとともに高濃
度不純物領域に絶縁膜を形成する工程と、該絶縁膜の側
壁にサイドウォールを形成する工程と、不純物導入を行
うことにより該サイドウォール間の基板に不純物を導入
してゲート領域を形成する工程とを備えることを特徴と
するものである。
の製造方法は、半導体基板に不純物導入によりゲート領
域が形成された半導体装置の製造方法において、ゲート
形成領域を含む該ゲート形成領域よりも広い範囲にマス
クを形成する工程と、不純物導入を行うことにより該マ
スク直下の半導体基板に低濃度不純物領域を形成し、該
低濃度不純物領域に接する領域に高濃度不純物領域を形
成する工程と、その後該マスクを除去するとともに高濃
度不純物領域に絶縁膜を形成する工程と、該絶縁膜の側
壁にサイドウォールを形成する工程と、不純物導入を行
うことにより該サイドウォール間の基板に不純物を導入
してゲート領域を形成する工程とを備えることを特徴と
するものである。
【００１５】本発明によれば、高濃度不純物領域形成用
のマスクがあった部分（たとえばダミーゲートとして形
成したマスクがあった部分）が開口となった絶縁膜につ
いて、その側壁にサイドウォールを形成するので、開口
はサイドウォールにより狭められることになる。ゲート
領域は、この開口に規定されて形成されるので、ゲート
長の小さいゲート領域の形成が可能となる。かつ、高濃
度不純物領域形成用のマスクは所定の幅をもって形成で
きるので、耐圧低下の問題は生じない。これにより、ゲ
ート領域の幅を短くでき、微細化が可能であり、また特
性の高性能化を実現できる。
のマスクがあった部分（たとえばダミーゲートとして形
成したマスクがあった部分）が開口となった絶縁膜につ
いて、その側壁にサイドウォールを形成するので、開口
はサイドウォールにより狭められることになる。ゲート
領域は、この開口に規定されて形成されるので、ゲート
長の小さいゲート領域の形成が可能となる。かつ、高濃
度不純物領域形成用のマスクは所定の幅をもって形成で
きるので、耐圧低下の問題は生じない。これにより、ゲ
ート領域の幅を短くでき、微細化が可能であり、また特
性の高性能化を実現できる。
【００１６】本発明は、半導体基板が、ＧａＡｓ半導体
基板である場合に、有利に適用できる。上記耐圧低下の
問題が、この種の基板を用いる場合に大きな問題点とな
っていたからである。たとえばＧａＡｓ−ＦＥＴの製造
について、本発明を有効に適用することができる。
基板である場合に、有利に適用できる。上記耐圧低下の
問題が、この種の基板を用いる場合に大きな問題点とな
っていたからである。たとえばＧａＡｓ−ＦＥＴの製造
について、本発明を有効に適用することができる。
【００１７】
【発明の実施の形態】以下本発明の好ましい実施の形態
の具体例について図面を参照して説明する。但し当然の
ことではあるが、本発明は図示実施の形態例に限定され
るものではない。
の具体例について図面を参照して説明する。但し当然の
ことではあるが、本発明は図示実施の形態例に限定され
るものではない。
【００１８】実施の形態例１ この実施の形態例は、ＧａＡｓ−ＦＥＴ、特にＧａＡｓ
−ＪＦＥＴの製造について、本発明を具体化したもので
ある。図１に本例の工程をフロー図で示し、図２ないし
図１０に、本例に係る半導体装置の製造における製造工
程を、形成される半導体装置の各工程の断面図を図示す
ることによって示す。
−ＪＦＥＴの製造について、本発明を具体化したもので
ある。図１に本例の工程をフロー図で示し、図２ないし
図１０に、本例に係る半導体装置の製造における製造工
程を、形成される半導体装置の各工程の断面図を図示す
ることによって示す。
【００１９】この実施の形態例においては、図１に示す
ように、ゲート形成領域を含む該ゲート形成領域よりも
広い範囲にマスク２を形成する工程Ｉ（図２参照）と、
不純物導入を行うことにより該マスク直下の部分に低濃
度領域を形成し該マスクを外れる部分に高濃度領域を形
成する工程（不純物導入を行うことにより該マスク直下
の半導体基板に低濃度不純物領域を形成し、該低濃度不
純物領域に接する領域に高濃度不純物領域を形成する工
程）ＩＩ（図３参照）と、その後該マスクを除去すると
ともに該マスクの位置を外れた部分に絶縁膜を形成する
工程（マスクを除去するとともに高濃度不純物領域に絶
縁膜を形成する工程）ＩＩＩ（図４ないし図７参照）
と、該絶縁膜の側壁にサイドウォールを形成する工程Ｉ
Ｖ（図８及び図９参照）と、不純物導入を行うことによ
り該サイドウォール間の基板に不純物を導入してゲート
領域を形成する工程Ｖ（図１０参照）とを備える。工程
ＩＩＩは、絶縁膜形成工程ＩＩＩａと、レジスト塗布工
程ＩＩＩｂと、エッチング工程ＩＩＩｃと、マスク除去
工程ＩＩＩｄとからなる。工程ＩＶは、絶縁膜形成工程
ＩＶａと、エッチング工程ＩＶｂとからなる。詳細は、
後述する。
ように、ゲート形成領域を含む該ゲート形成領域よりも
広い範囲にマスク２を形成する工程Ｉ（図２参照）と、
不純物導入を行うことにより該マスク直下の部分に低濃
度領域を形成し該マスクを外れる部分に高濃度領域を形
成する工程（不純物導入を行うことにより該マスク直下
の半導体基板に低濃度不純物領域を形成し、該低濃度不
純物領域に接する領域に高濃度不純物領域を形成する工
程）ＩＩ（図３参照）と、その後該マスクを除去すると
ともに該マスクの位置を外れた部分に絶縁膜を形成する
工程（マスクを除去するとともに高濃度不純物領域に絶
縁膜を形成する工程）ＩＩＩ（図４ないし図７参照）
と、該絶縁膜の側壁にサイドウォールを形成する工程Ｉ
Ｖ（図８及び図９参照）と、不純物導入を行うことによ
り該サイドウォール間の基板に不純物を導入してゲート
領域を形成する工程Ｖ（図１０参照）とを備える。工程
ＩＩＩは、絶縁膜形成工程ＩＩＩａと、レジスト塗布工
程ＩＩＩｂと、エッチング工程ＩＩＩｃと、マスク除去
工程ＩＩＩｄとからなる。工程ＩＶは、絶縁膜形成工程
ＩＶａと、エッチング工程ＩＶｂとからなる。詳細は、
後述する。
【００２０】図２ないし図１０を参照して、以下説明す
る。本例ではまず、図２に示すように、半導体基板１こ
こではＧａＡｓ半導体基板上に、マスク２とするダミー
ゲートを所定の寸法で形成する。本例ではＳｉＯ2 によ
り、このマスク２（ダミーゲート）を形成する。本例で
は、下記条件のＣＶＤにより、上記マスク２とするダミ
ーゲートを形成した。 原料ガス： Ｎ2 ／（５％−ＳｉＨ4 ／Ａｒ）＝１００
／６３〔ｓｃｃｍ〕 ＲＦパワー： １００〔Ｗ〕 基体（ウェハ）温度： ３００〔℃〕 幅： １μｍ 膜厚： １００ｎｍ
る。本例ではまず、図２に示すように、半導体基板１こ
こではＧａＡｓ半導体基板上に、マスク２とするダミー
ゲートを所定の寸法で形成する。本例ではＳｉＯ2 によ
り、このマスク２（ダミーゲート）を形成する。本例で
は、下記条件のＣＶＤにより、上記マスク２とするダミ
ーゲートを形成した。 原料ガス： Ｎ2 ／（５％−ＳｉＨ4 ／Ａｒ）＝１００
／６３〔ｓｃｃｍ〕 ＲＦパワー： １００〔Ｗ〕 基体（ウェハ）温度： ３００〔℃〕 幅： １μｍ 膜厚： １００ｎｍ
【００２１】次に上記形成したダミーゲートをマスク２
として、イオン注入を行い、さらに活性化アニールを行
って、図３に示すようにＮ+ の不純物の高濃度領域３
ａ，３ｂを形成し、これをソース、ドレイン領域とす
る。マスク２（ダミーゲート）の直下は、不純物導入が
妨げられるので、ここには低濃度領域４（Ｎ- 領域）が
形成される。矢印３で、イオン注入を模式的に示す。本
例ではＳｉイオンのイオン注入を行った。本例における
イオン注入条件、及び活性化アニール条件は、次のとお
りである。 イオン注入 イオン源： Ｓｉ+ ドーズ量： １．２Ｅ１３ エネルギー： ８０ｋｅＶ アニール 温度： ８４０℃ 時間： ３０分
として、イオン注入を行い、さらに活性化アニールを行
って、図３に示すようにＮ+ の不純物の高濃度領域３
ａ，３ｂを形成し、これをソース、ドレイン領域とす
る。マスク２（ダミーゲート）の直下は、不純物導入が
妨げられるので、ここには低濃度領域４（Ｎ- 領域）が
形成される。矢印３で、イオン注入を模式的に示す。本
例ではＳｉイオンのイオン注入を行った。本例における
イオン注入条件、及び活性化アニール条件は、次のとお
りである。 イオン注入 イオン源： Ｓｉ+ ドーズ量： １．２Ｅ１３ エネルギー： ８０ｋｅＶ アニール 温度： ８４０℃ 時間： ３０分
【００２２】次に図４に示すように、所定の膜厚を有す
る絶縁膜５を基板１の表面に形成する。本例ではシリコ
ンナイトライド（Ｓｉ3 Ｎ4 ）膜を、下記条件のＣＶＤ
で形成した。 原料ガス： （５％−ＳｉＨ4 ／Ａｒ）／Ｎ2 ＝５４／
１００〔ｓｃｃｍ〕 ＲＦパワー： １００〔Ｗ〕 温度： ３００〔℃〕 膜厚： ２００ｎｍ Ｖａｃ： ０．６Ｔｏｒｒ
る絶縁膜５を基板１の表面に形成する。本例ではシリコ
ンナイトライド（Ｓｉ3 Ｎ4 ）膜を、下記条件のＣＶＤ
で形成した。 原料ガス： （５％−ＳｉＨ4 ／Ａｒ）／Ｎ2 ＝５４／
１００〔ｓｃｃｍ〕 ＲＦパワー： １００〔Ｗ〕 温度： ３００〔℃〕 膜厚： ２００ｎｍ Ｖａｃ： ０．６Ｔｏｒｒ
【００２３】さらに、図５に示すように、レジスト６
を、基板１の表面に塗布・形成し、基板表面を平坦化す
る。ここでは、フェノール系レジストを、スピンコート
して平坦化を行った。
を、基板１の表面に塗布・形成し、基板表面を平坦化す
る。ここでは、フェノール系レジストを、スピンコート
して平坦化を行った。
【００２４】上記レジスト６及び絶縁膜５（Ｓｉ3 Ｎ4
膜）を、マスク２を構成するＳｉＯ2 が露出するまで、
エッチング処理する。ここでは、下記ＣＦ4 とＯ2 との
混合ガスを使用したエッチングを、下記条件で行う。こ
れにより、図６に示すような、マスク２（ダミーゲー
ト）の両側に絶縁膜５ａ，５ｂが形成された構造を得
る。 エッチング条件 使用ガス：ＣＦ4 ／Ｏ2 ＝１／２ 真空度： ２．５Ｐ 出力パワー： １００Ｗ 温度： １５℃
膜）を、マスク２を構成するＳｉＯ2 が露出するまで、
エッチング処理する。ここでは、下記ＣＦ4 とＯ2 との
混合ガスを使用したエッチングを、下記条件で行う。こ
れにより、図６に示すような、マスク２（ダミーゲー
ト）の両側に絶縁膜５ａ，５ｂが形成された構造を得
る。 エッチング条件 使用ガス：ＣＦ4 ／Ｏ2 ＝１／２ 真空度： ２．５Ｐ 出力パワー： １００Ｗ 温度： １５℃
【００２５】次にマスク２（ダミーゲート）を構成する
ＳｉＯ2 を、エッチング除去する。ここではウェットエ
ッチングし、特にフッ酸（ＨＦ）によるウェットエッチ
ングによって、除去する。これにより図７に示すよう
に、マスク２としたダミーゲートの位置を外れた部分に
絶縁膜５ａ，５ｂが形成され、マスク２のあった部分が
開口２ａとなった構造を得る。
ＳｉＯ2 を、エッチング除去する。ここではウェットエ
ッチングし、特にフッ酸（ＨＦ）によるウェットエッチ
ングによって、除去する。これにより図７に示すよう
に、マスク２としたダミーゲートの位置を外れた部分に
絶縁膜５ａ，５ｂが形成され、マスク２のあった部分が
開口２ａとなった構造を得る。
【００２６】次に本例では、サイドウォール形成用材料
７を成膜する。ここでは、サイドウォール形成用材料７
としてＳｉ3 Ｎ4 膜を、下記条件のＣＶＤで形成し、図
８の構造を得た。 原料ガス： （５％−ＳｉＨ4 ／Ａｒ）／Ｎ2 ＝５４／
１００〔ｓｃｃｍ〕 ＲＦパワー： １００〔Ｗ〕 温度： ３００〔℃〕 膜厚： ２００ｎｍ Ｖａｃ： ０．６Ｔｏｒｒ
７を成膜する。ここでは、サイドウォール形成用材料７
としてＳｉ3 Ｎ4 膜を、下記条件のＣＶＤで形成し、図
８の構造を得た。 原料ガス： （５％−ＳｉＨ4 ／Ａｒ）／Ｎ2 ＝５４／
１００〔ｓｃｃｍ〕 ＲＦパワー： １００〔Ｗ〕 温度： ３００〔℃〕 膜厚： ２００ｎｍ Ｖａｃ： ０．６Ｔｏｒｒ
【００２７】次に、下記条件のエッチング（ここではＲ
ＩＥ）を行って、図９に示すようにサイドウォール８
ａ，８ｂを、絶縁膜５ａ，５ｂの側壁に形成する。これ
により、開口２ａにサイドウォール８ａ，８ｂが形成さ
れて、開口２ａが狭まった形になる。狭まった開口を、
符号２ｂで示す。 サイドウォール形成用のエッチング条件 使用ガス：ＣＦ4 ／Ｈ2 ＝１２／３〔ｓｃｃｍ〕 真空度： ２．５Ｐ 出力パワー： １００Ｗ
ＩＥ）を行って、図９に示すようにサイドウォール８
ａ，８ｂを、絶縁膜５ａ，５ｂの側壁に形成する。これ
により、開口２ａにサイドウォール８ａ，８ｂが形成さ
れて、開口２ａが狭まった形になる。狭まった開口を、
符号２ｂで示す。 サイドウォール形成用のエッチング条件 使用ガス：ＣＦ4 ／Ｈ2 ＝１２／３〔ｓｃｃｍ〕 真空度： ２．５Ｐ 出力パワー： １００Ｗ
【００２８】次に図１０に示すように、ＡｓＨ3 等の砒
素系ガスを用い拡散炉において熱処理すること（詳細は
下記条件参照）によりＰ+ の不純物導入を行い、上記狭
まった開口２ｂの部分における基板１の上表層に、ゲー
ト領域６を形成する。サイドウォール８ａ，８ｂがマス
クとなることにより、図１０に示すようにゲート長の小
さいゲート領域６が形成される。よって、ソース、ドレ
イン領域とする高濃度領域３ａ，３ｂ、及び低濃度領域
４の構成は従来と同様で、ゲート長を短くしたゲート領
域６が形成できるのであり、したがって、耐圧低下など
の問題を起こすこと無く、ゲート長を小さくした、高性
能かつ微細な構造を得ることができる。本例でのゲート
領域６形成用のＰ+ の不純物導入は、下記条件で行うこ
とができる。 不純物導入条件 真空度： ８０Ｔｏｒｒ 温度： ６００℃ ＤＥＺ： １６０〔ｓｃｃｍ〕 ＡｓＨ3 ： ５０〔ｓｃｃｍ〕 Ｈ2 ： ４４５０〔ｓｃｃｍ〕
素系ガスを用い拡散炉において熱処理すること（詳細は
下記条件参照）によりＰ+ の不純物導入を行い、上記狭
まった開口２ｂの部分における基板１の上表層に、ゲー
ト領域６を形成する。サイドウォール８ａ，８ｂがマス
クとなることにより、図１０に示すようにゲート長の小
さいゲート領域６が形成される。よって、ソース、ドレ
イン領域とする高濃度領域３ａ，３ｂ、及び低濃度領域
４の構成は従来と同様で、ゲート長を短くしたゲート領
域６が形成できるのであり、したがって、耐圧低下など
の問題を起こすこと無く、ゲート長を小さくした、高性
能かつ微細な構造を得ることができる。本例でのゲート
領域６形成用のＰ+ の不純物導入は、下記条件で行うこ
とができる。 不純物導入条件 真空度： ８０Ｔｏｒｒ 温度： ６００℃ ＤＥＺ： １６０〔ｓｃｃｍ〕 ＡｓＨ3 ： ５０〔ｓｃｃｍ〕 Ｈ2 ： ４４５０〔ｓｃｃｍ〕
【００２９】本実施の形態例によれば、マスク２（ダミ
ーゲート）自体は必ずしも極微細にしなくてもよく、よ
ってマスク２の寸法制御等は比較的容易であり、したが
って、マスク２の幅で規定されるソース、ドレイン領域
（高濃度領域３ａ，３ｂ）間の低濃度領域４（Ｎ- 間
隔）を高精度に制御することができて、ショートチャネ
ル効果を改善できる。
ーゲート）自体は必ずしも極微細にしなくてもよく、よ
ってマスク２の寸法制御等は比較的容易であり、したが
って、マスク２の幅で規定されるソース、ドレイン領域
（高濃度領域３ａ，３ｂ）間の低濃度領域４（Ｎ- 間
隔）を高精度に制御することができて、ショートチャネ
ル効果を改善できる。
【００３０】また本実施の形態例によれば、ゲート領域
６を構成するＰ+ 領域を、低濃度領域４（Ｎ- 領域）で
接合させることにより、耐圧低下を防止できる。
６を構成するＰ+ 領域を、低濃度領域４（Ｎ- 領域）で
接合させることにより、耐圧低下を防止できる。
【００３１】上記のように、本実施の形態例によれば、
微細で高性能なＧａＡｓ−ＪＦＥＴを、寸法制御等が容
易な工程により、製造することができる。
微細で高性能なＧａＡｓ−ＪＦＥＴを、寸法制御等が容
易な工程により、製造することができる。
【００３２】
【発明の効果】本発明に係る半導体装置の製造方法によ
れば、半導体基板に不純物導入によりゲート領域が形成
された半導体装置を得るに際し、ゲート領域の幅を短く
して微細化及び特性の高性能化を実現でき、しかもゲー
ト長を短くしたことによる耐圧低下の問題を生じさせな
いで、所期の半導体装置を得ることができる。
れば、半導体基板に不純物導入によりゲート領域が形成
された半導体装置を得るに際し、ゲート領域の幅を短く
して微細化及び特性の高性能化を実現でき、しかもゲー
ト長を短くしたことによる耐圧低下の問題を生じさせな
いで、所期の半導体装置を得ることができる。
【図１】 本発明の実施の形態例１の工程を示すフロー
図である。
図である。
【図２】 本発明の実施の形態例１の工程を、順に断面
図で示すものである（１）。
図で示すものである（１）。
【図３】 本発明の実施の形態例１の工程を、順に断面
図で示すものである（２）。
図で示すものである（２）。
【図４】 本発明の実施の形態例１の工程を、順に断面
図で示すものである（３）。
図で示すものである（３）。
【図５】 本発明の実施の形態例１の工程を、順に断面
図で示すものである（４）。
図で示すものである（４）。
【図６】 本発明の実施の形態例１の工程を、順に断面
図で示すものである（５）。
図で示すものである（５）。
【図７】 本発明の実施の形態例１の工程を、順に断面
図で示すものである（６）。
図で示すものである（６）。
【図８】 本発明の実施の形態例１の工程を、順に断面
図で示すものである（７）。
図で示すものである（７）。
【図９】 本発明の実施の形態例１の工程を、順に断面
図で示すものである（８）。
図で示すものである（８）。
【図１０】 本発明の実施の形態例１の工程を、順に断
面図で示すものである（９）。
面図で示すものである（９）。
【図１１】 従来技術の工程を示す断面図である。
１・・・半導体基板（ＧａＡｓ半導体基板）、２・・・
マスク（ダミーゲート）、３・・・イオン注入、３ａ，
３ｂ・・・高濃度領域（ソース、ドレイン領域）、４・
・・低濃度領域、５・・・絶縁膜（Ｓｉ3 Ｎ4 膜）、６
・・・ゲート領域、７・・・サイドウォール形成用材料
（Ｓｉ3 Ｎ4 膜）、８ａ，８ｂ・・・サイドウォール。
マスク（ダミーゲート）、３・・・イオン注入、３ａ，
３ｂ・・・高濃度領域（ソース、ドレイン領域）、４・
・・低濃度領域、５・・・絶縁膜（Ｓｉ3 Ｎ4 膜）、６
・・・ゲート領域、７・・・サイドウォール形成用材料
（Ｓｉ3 Ｎ4 膜）、８ａ，８ｂ・・・サイドウォール。
Claims (2)
- 【請求項１】 半導体基板に不純物導入によりゲート領
域が形成された半導体装置の製造方法において、 ゲート形成領域を含む該ゲート形成領域よりも広い範囲
にマスクを形成する工程と、 不純物導入を行うことにより該マスク直下の半導体基板
に低濃度不純物領域を形成し、該低濃度不純物領域に接
する領域に高濃度不純物領域を形成する工程と、 その後該マスクを除去するとともに高濃度不純物領域に
絶縁膜を形成する工程と、 該絶縁膜の側壁にサイドウォールを形成する工程と、 不純物導入を行うことにより該サイドウォール間の基板
に不純物を導入してゲート領域を形成する工程とを備え
ることを特徴とする半導体装置の製造方法。 - 【請求項２】 上記半導体基板が、ＧａＡｓ半導体基板
であることを特徴とする請求項１に記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14360997A JPH10335347A (ja) | 1997-06-02 | 1997-06-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14360997A JPH10335347A (ja) | 1997-06-02 | 1997-06-02 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10335347A true JPH10335347A (ja) | 1998-12-18 |
Family
ID=15342720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14360997A Pending JPH10335347A (ja) | 1997-06-02 | 1997-06-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10335347A (ja) |
-
1997
- 1997-06-02 JP JP14360997A patent/JPH10335347A/ja active Pending
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