JPH10334836A - 電界放出型ディスプレイ装置 - Google Patents

Abstract

(57)【要約】 【課題】 駆動線の本数削減を図り、特にエミッタ線の
削減によって消費電力低減と駆動回路の簡略化を可能と
したフルカラー画像表示用のＦＥＤを提供する。 【解決手段】 電界放出型エミッタ１２をもつ複数の画
素Ｐijが行列配置された表示基板１０と、これに対向配
置されてアノード電極と蛍光体膜が形成された対向基板
とを有し、１画素がＲ，Ｇ及びＢの三原色ドットにより
構成されてフルカラー画像表示を行うＦＥＤにおいて、
エミッタ線１３は、行方向に隣接する２画素のＲ，Ｇ，
Ｂドットを隣接する２ドットずつ共通駆動するように、
行方向に隣接する２画素につき３本ずつ配設し、ゲート
線１４は、１本のエミッタ線１３で共通駆動される行方
向に隣接する２ドットを異なるタイミングで駆動するよ
うに２本ずつ対をなすように配設する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、微小な電界放出
型エミッタを配列形成してなる表示基板を用いて構成さ
れるフルカラー画像表示用の電界放出型ディスプレイ装
置に関する。

【０００２】

【従来の技術】近年、フラットパネルディスプレイとし
て、微小エミッタを電子源として用いたＦＥＤ（Field
Emission Display）が注目されている。ＦＥＤは、ゲー
ト電極により駆動される電界放出型エミッタをもつ複数
の画素が行列配置された表示基板と、この表示基板に対
向配置されたアノード電極と蛍光体膜とが形成された対
向基板とから構成される。表示基板と対向基板の間は真
空封止される。表示基板上の行方向の画素のゲート電極
を共通駆動する複数本のゲート線と、列方向の画素の電
界放出型エミッタを共通駆動する複数本のエミッタ線と
は外部に取り出される。そして例えば、ゲート線を順次
駆動しながら、これに同期してエミッタ線に１ラインず
つの画像データを与えることにより、いわゆる線順次駆
動の画像表示が行われる。

【０００３】この種のＦＥＤにおいて、フルカラー画像
表示を行う場合には、赤（Ｒ），緑（Ｇ）及び青（Ｂ）
の三原色ドット３つ分を１画素として、Ｒ，ＧおよびＢ
の各ドットの電界放出型エミッタに対向するアノード電
極上にそれぞれＲ，Ｇ及びＢ用の蛍光体膜を形成して構
成される。その場合の表示基板のレイアウトを４画素分
について概略的に示すと、図６のようになる。図の一点
鎖線で示す領域６０がＲ，Ｇ，Ｂドットにより構成され
る１画素領域であり、行方向の画素を共通駆動するゲー
ト線（Ｇ１，Ｇ２，…）６１と、列方向の各Ｒ，Ｇ，Ｂ
ドットを共通駆動するエミッタ線（Ｅ１，Ｅ２，…）６
２が直交して配設される。１本のゲート線６１とエミッ
タ線６２により駆動される１ドット領域に電界放出型エ
ミッタ６３（図の場合は４個ずつ）が配置される。

【０００４】ゲート線６１とエミッタ線６２の駆動は例
えば、図７のように行われる。ゲート線Ｇ１，Ｇ２，…
に順次正電圧（例えば、２５Ｖ）を印加して１ラインず
つの選択がなされ、これに同期してエミッタ線Ｅ１，Ｅ
２，…には１ライン分のＲ，Ｇ，Ｂ用の負の画像データ
電圧（例えば、−２５Ｖ）が印加される。ゲート線６１
に＋２５Ｖ、エミッタ線６２に−２５Ｖが印加されて選
択されたドットの電界放出エミッタでは、ゲート・エミ
ッタ間電圧Ｖge＝５０Ｖとなって電子放出が生じ、この
電子がアノード電極側に加速されて蛍光体膜を叩くこと
により発光する。エミッタ線６２に与えられる電圧は、
階調表示のためにパルス幅が設定されたＰＷＭパルスで
あって、例えば１６階調の表示ができるようになる。

【０００５】

【発明が解決しようとする課題】上述したフルカラー表
示のＦＥＤでは、画素数に応じてゲート線及びエミッタ
線の本数が多くなる。図６に示すように、１画素当たり
ゲート線が１本、エミッタ線が３本であるから、例え
ば、６４０×４８０画素のＦＥＤの場合、ゲート線が４
８０本、エミッタ線が６４０×３＝１９２０本となり、
合計２４００本の駆動線が必要になる。６４０本をゲー
ト線、４８０×３＝１４４０本をエミッタ線としても、
合計２０８０本となる。そして駆動線の本数がこれだけ
多くなると、特にエミッタ線は電流が流れるために消費
電力が増大する。また、特にエミッタ線側に階調表示の
ための複雑な回路要素が必要であるため、エミッタ線本
数の増大は駆動回路の構成を困難にする。

【０００６】この発明は、上記事情を考慮してなされた
もので、駆動線の本数の削除を図り、特にエミッタ線の
削減によって消費電力低減と駆動回路の簡略化を可能と
したフルカラー画像表示用の電界放出型ディスプレイ装
置を提供することを目的としている。

【０００７】

【課題を解決するための手段】この発明は、ゲート電極
により駆動される電界放出型エミッタをもつ複数の画素
が行列配置され、行方向の画素のゲート電極を共通駆動
する複数本のゲート線と列方向の電界放出型エミッタを
共通駆動する複数本のエミッタ線とが形成された表示基
板と、この表示基板に対向配置されてアノード電極と蛍
光体膜が形成された対向基板とを有し、１画素がＲ，Ｇ
及びＢの三原色ドットにより構成されてフルカラー画像
表示を行うＦＥＤにおいて、前記エミッタ線は、行方向
に隣接する２画素の三原色ドットを隣接する２ドットず
つ共通駆動するように、行方向に隣接する２画素につき
３本ずつ配設され、前記ゲート線は、１本のエミッタ線
で共通駆動される行方向に隣接する２ドットを異なるタ
イミングで駆動するように２本ずつ対をなして配設され
ていることを特徴とする。この発明において好ましく
は、行方向に隣接する２ドット分の電界放出型エミッタ
を駆動するゲート電極は互いに噛み合うように櫛歯状を
なして対をなすゲート線に接続されるものとする。また
この発明において好ましくは、対をなす２本のゲート線
に順次ゲート電圧が与えられ、且つ各ゲート線駆動に同
期して各エミッタ線に三原色ドットのうち２ドット分ず
つのエミッタ電圧が順次与えられて、１ライン走査が行
われるようにする。

【０００８】この発明によるＦＥＤでは、行方向に繰り
返し配置されるＲ，Ｇ，Ｂドットの隣接する２ドット分
を１本のエミッタ線と、対をなす２本のゲート線とで駆
動するようにしている。言い換えれば、２色分の蛍光体
膜を１本のエミッタ線で駆動するように、行方向に隣接
する２画素について、３本のエミッタ線と２本のゲート
線が配設される。具体的に例えば、行方向に隣接する２
ドット分の電界放出型エミッタを駆動するゲート電極は
互いに噛み合うように櫛歯状をなして対をなすゲート線
に接続されるようにする。そして、対をなす２本のゲー
ト線に順次ゲート電圧を与え、各ゲート線駆動に同期し
て各エミッタ線にＲ，Ｇ，Ｂドットのうち２ドット分ず
つのエミッタ電圧を順次与えるように走査駆動すれば、
２本のゲート線駆動で１ライン走査となる線順次の走査
駆動が可能となる。

【０００９】この発明において、例えば、６４０×４８
０画素のフルカラー表示ＦＥＤを構成しようとすると、
ゲート線が４８０×２＝９６０本、エミッタ線が６４０
×１．５＝９６０本、したがって合計１９２０本とな
り、従来の方式に比べて駆動線の本数が効果的に低減さ
れる。特にエミッタ線の本数削減により消費電力の低減
が図られ、また階調表示を行う場合に複雑となるエミッ
タ側駆動回路の数を少なくすることができる。

【００１０】

【発明の実施の形態】以下、図面を参照して、この発明
の実施例を説明する。図１は、この発明の一実施例に係
るＦＥＤ本体の表示基板側レイアウトを４画素分につい
て示し、図２は同ＦＥＤ本体の図１のＡ−Ａ′位置での
断面構造を示し、図３は表示基板側の全体的レイアウト
を示している。

【００１１】ＦＥＤ本体１は、図２に示すように、表示
基板１０とこれに対向して配置された対向基板２０とか
ら構成される。表示基板１０は例えばシリコン基板１１
を用いて構成されて、図３に示すように複数の画素Ｐij
（ｉ＝１〜ｍ，ｊ＝１〜ｎ）が行列配置される。各画素
Ｐijは、図１に示すように、Ｒ，Ｇ，Ｂドットにより構
成され、各ドット領域に先鋭な先端を持つ電界放出型エ
ミッタ（以下、単にエミッタと称する）１２が、例えば
４個ずつ形成される。図２では、便宜上各ドットに一つ
のエミッタ１２しか示していない。列方向に並ぶエミッ
タ１２を共通駆動するエミッタ線１３（１３1 ，１３2
，…）は、それぞれ行方向に隣接する２ドット分をカ
バーするように、行方向に隣接する２画素につき３本ず
つ配設されている。即ち、画素Ｐ11，Ｐ12,…が配列さ
れた一つの行に着目すれば、エミッタ線１３1は、画素
Ｐ11のＲ，Ｇドットのエミッタ１２を共通駆動し、エミ
ッタ線１３2は、画素Ｐ11の残りのＢドットとこれに行
方向に隣接する画素Ｐ12のＲドットのエミッタを共通駆
動し、エミッタ線１３3は、画素Ｐ12のＧ，Ｂドットの
エミッタ１２を共通駆動するように、配設される。各エ
ミッタ線１３は、絶縁層１６により互いに分離されてお
り、それぞれ外部エミッタ端子Ｅ（Ｅ1 ，Ｅ2，…）と
して取り出される。

【００１２】各エミッタ１２を駆動するゲート電極１５
（１５11，１５12，…）は、基板１１上に絶縁層１７を
介して形成されて各エミッタ１２が露出する孔が加工さ
れている。各ゲート電極１５はそれぞれ各画素のＲ，
Ｇ，Ｂドット内のエミッタ１２を駆動するもので、各行
につき２本ずつ対をなして配設されるゲート線１４（１
４11，１４12，１４21，１４22，…）に接続される。即
ち、画素Ｐ11の隣接するＲ，Ｇドット用のゲート電極１
５11，１５12はそれぞれ対をなすゲート線１４11，１４
12に接続され、同じ画素Ｐ11のＢドット用のゲート電極
１５13と行方向の次の画素Ｐ12のＲドット用ゲート電極
１５14はそれぞれ対をなすゲート線１４11，１４12に接
続され、以下同様の接続によって互いに噛み合う櫛歯状
パターン（インターディジタル電極パターン）が構成さ
れる。他の行も同様である。各ゲート線１４は外部ゲー
ト端子Ｇ（Ｇ11，Ｇ12，…）として取り出される。

【００１３】この実施例の場合、図３に示すように、表
示基板１０の画素Ｐijが配列された表示領域の周囲の絶
縁層１７上には、表示領域を取り囲むように帯電電荷を
除去するための除電電極１８が形成されている。この除
電電極１８は例えば動作中常時０Ｖに設定し、或いは必
要に応じて間欠的に負電圧を与えることによって、表示
動作により絶縁層１７の帯電電荷を除去して、放電によ
るエミッタ破壊を防止するために利用される。

【００１４】対向基板２０は、ガラス等の透明基板２１
を用いて作られ、その表面にはＩＴＯ等の透明導電膜に
よるアノード電極２２が表示基板１０の表示領域に対向
する範囲全面に形成されている。アノード電極２２上
は、各画素のＰijのＲ，Ｇ，Ｂドットに対応してそれぞ
れＲ，Ｇ，Ｂ用の蛍光体膜２３（２３R ，２３G ，２３
B ）が形成されている。表示基板１０と対向基板２０の
間は、図示しないが、低融点ガラス等の封止材により真
空封止される。好ましくはＦＥＤ本体内部に、バリウム
合金或いはジルコニウム合金等のゲッター材が封入され
る。

【００１５】この様に構成されたＦＥＤ本体１の駆動回
路として、図４に示すように、ゲート端子Ｇを順次駆動
するゲート駆動回路２、及びこのゲート駆動回路２と同
期してエミッタ端子Ｅを駆動するエミッタ駆動回路３が
設けられる。これらのゲート駆動回路２及びエミッタ駆
動回路３の同期制御を行うのがコントローラ４である。
通常、線順次による画像表示を行う場合、エミッタ駆動
回路３には１ラインずつの画像データが順次送り込ま
れ、ｎ本のエミッタ端子Ｅには１ラインを構成する画像
データが同時に与えられ、ゲート駆動回路２によって一
つのゲート端子Ｇが選択駆動されて１ラインの画像表示
がなされ、以下順次ゲート端子Ｇが選択駆動される。但
しこの実施例の場合、上述のように１画素当たり２本ず
つのゲート線が設けられ、行方向に隣接する２画素につ
き３本のエミッタ線が設けられるから、１ラインの表示
動作に対をなす２本のゲート線の順次駆動を行うことに
なる。

【００１６】図５は、その表示動作を示すタイミング図
である。図示のように、対をなすゲート端子Ｇ11，Ｇ12
に対して、順次正電圧（例えば、２５Ｖ）を与える。こ
れらの対をなすゲート端子Ｇ11,Ｇ12の駆動期間Ｔ１＋
Ｔ２が１ライン表示期間となる。ゲート端子Ｇ11，Ｇ12
の一方の端子Ｇ11の駆動期間Ｔ１には、エミッタ端子Ｅ
1 ，Ｅ2 ，Ｅ3 …に対して、画素Ｐ11のＲドット，同じ
画素Ｐ11のＢドット，次の画素Ｐ12のＧドットというよ
うに、１ライン内の飛び飛びのドットデータが、ＰＷＭ
変調された負電圧パルス（例えば、−２５Ｖ）として与
えられる。次のゲート端子Ｇ12の駆動期間Ｔ２には、エ
ミッタ端子Ｅ1 ，Ｅ2 ，Ｅ3 …に、画素Ｐ11のＧドッ
ト，画素Ｐ12のＲドット，画素Ｐ12のＢドットというよ
うに、１ライン分の残りのドットを補間するドットデー
タが与えられる。即ち、対をなす２本のゲート端子の順
次駆動と、これに同期した各エミッタ端子に対する２回
のドットデータの供給によって、１ラインの表示が行わ
れる。

【００１７】以上のようにこの実施例においては、行方
向に隣接する２画素につき３本のエミッタ線を配設し、
各画素に２本で対をなすゲート線を配設することによ
り、例えば画素数が、ｍ＝４８０，ｎ＝６４０の場合、
ゲート線は４８０×２＝９６０本、エミッタ線は６４０
×１．５＝９６０本となり、従来のようにＲ，Ｇ，Ｂド
ット毎にエミッタ線を配設する場合に比べて駆動線の本
数を大きく削減することができる。特に、電流が流れる
エミッタ線の削減により、効果的に消費電力低減が図ら
れる。また階調表示を行うための複雑なエミッタ駆動回
路の数が少なくなり、フルカラー表示ＦＥＤの製造が容
易になるだけでなく、製造歩留まりも向上する。

【００１８】

【発明の効果】以上述べたようにこの発明によるフルカ
ラー表示用のＦＥＤでは、繰り返し連続するＲ，Ｇ，Ｂ
ドットの隣接する２ドット分を１本のエミッタ線と対を
なす２本のゲート線とで駆動するように構成することに
より、駆動線の本数を低減し、特にエミッタ線の低減に
より低消費電力化と駆動回路の簡略化を図ることができ
る。

【図面の簡単な説明】

【図１】 この発明の一実施例によるＦＥＤ本体の表示
基板の要部レイアウトを示す図である。

【図２】 同実施例のＦＥＤ本体の要部断面構造を示す
図である。

【図３】 同実施例のＦＥＤ本体の表示基板の全体レイ
アウトを示す図である。

【図４】 同実施例のＦＥＤの駆動回路構成を示す図で
ある。

【図５】 同実施例のＦＥＤの動作を説明するためのタ
イミング図である。

【図６】 従来のＦＥＤの表示基板の要部レイアウトを
示す図である。

【図７】 同ＦＥＤの動作を説明するためのタイミング
図である。

【符号の説明】

１…ＦＥＤ本体、２…ゲート駆動回路、３…エミッタ駆
動回路、４…コントローラ、１０…表示基板、１１…シ
リコン基板、１２…電界放出エミッタ、１３…エミッタ
線、１４…ゲート線、１５…ゲート電極、１６，１７…
絶縁層、１８…除電電極、２０…対向基板、２１…透明
基板、２２…アノード電極、２３…蛍光体膜。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ゲート電極により駆動される電界放出型
   エミッタをもつ複数の画素が行列配置され、行方向の画
   素のゲート電極を共通駆動する複数本のゲート線と列方
   向の電界放出型エミッタを共通駆動する複数本のエミッ
   タ線とが形成された表示基板と、この表示基板に対向配
   置されてアノード電極と蛍光体膜が形成された対向基板
   とを有し、１画素が赤，緑及び青の三原色ドットにより
   構成されてフルカラー画像表示を行う電界放出型ディス
   プレイ装置において、 前記エミッタ線は、行方向に隣接する２画素の三原色ド
   ットを隣接する２ドットずつ共通駆動するように、行方
   向に隣接する２画素につき３本ずつ配設され、 前記ゲート線は、１本のエミッタ線で共通駆動される行
   方向に隣接する２ドットを異なるタイミングで駆動する
   ように２本ずつ対をなして配設されていることを特徴と
   する電界放出型ディスプレイ装置。
2. 【請求項２】 行方向に隣接する２ドット分の電界放出
   型エミッタを駆動するゲート電極は互いに噛み合うよう
   に櫛歯状をなして対をなすゲート線に接続されているこ
   とを特徴とする請求項１記載の電界放出型ディスプレイ
   装置。
3. 【請求項３】 対をなす２本のゲート線に順次ゲート電
   圧が与えられ、且つ各ゲート線駆動に同期して各エミッ
   タ線に三原色ドットのうち２ドット分ずつのエミッタ電
   圧が順次与えられて、１ライン走査が行われるようにし
   たことを特徴とする請求項１記載の電界放出型ディスプ
   レイ装置。