JPH10334196A - Ｐｃカード - Google Patents

Abstract

(57)【要約】 【課題】 メモリに格納されたデータの機密性を高める
ことができるＰＣカードを得る。 【解決手段】 データ書き込み時には、バッファ回路部
５を使用してホストシステム装置２からのデータをメモ
リ部７に書き込み、データ読み出し時には、メモリ部７
から読み出されたデータをレジスタ６に格納し、該レジ
スタ６に割り当てられたアドレスがホストシステム装置
２から指定されない限り、レジスタ６に格納されたデー
タをホストシステム装置２に出力しないようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＰＣカードに関
し、特にメモリを備えたＰＣカードのセキュリティに関
するものである。

【０００２】

【従来の技術】図１１は、ＰＣカードの従来例を示した
概略のブロック図である。図１１において、ＰＣカード
１００は、情報処理機器等からなるホストシステム装置
１０１に接続するためのコネクタ１０２と、アドレスデ
コーダ１０３と、ＳＲＡＭ又はフラッシュメモリ等から
なる少なくとも１つのＩＣメモリで形成されたメモリ部
１０４と、ホストシステム装置１０１から供給される電
源とバッテリ１０５との切り換えを行ってメモリ部１０
４に対して電源の供給を行う電源切換部１０６とで形成
されている。

【０００３】アドレスデコーダ１０３は、コネクタ１０
２及びアドレスバス１０７を介してホストシステム装置
１０１から入力されたアドレスデータから、該アドレス
データが示すメモリ部１０４のＩＣメモリをイネーブル
にするチップイネーブル信号／ＣＥを生成して内部制御
信号線１０８を介してメモリ部１０４に出力すると共
に、ホストシステム装置１０１からのアドレスデータか
ら内部アドレスデータを生成し、該生成した内部アドレ
スデータを内部アドレスバス１０９を介してメモリ部１
０４に出力する。

【０００４】また、メモリ部１０４は、コネクタ１０２
及び制御信号線１１０を介してライトイネーブル信号／
ＷＥ及びアウトプットイネーブル信号／ＯＥが入力さ
れ、コネクタ１０２及びデータバス１１１を介してホス
トシステム装置１０１とのデータの入出力を行う。な
お、チップイネーブル信号／ＣＥ、ライトイネーブル信
号／ＷＥ及びアウトプットイネーブル信号／ＯＥにおけ
る／は、信号レベルの反転を示している。

【０００５】図１２は、ＰＣカード１００にデータを書
き込む場合の各信号のタイミングを示したタイミングチ
ャートであり、図１３は、ＰＣカード１００からデータ
を読み出す場合の各信号のタイミングを示したタイミン
グチャートである。なお、図１２における「入力デー
タ」は、ホストシステム装置１０１からＰＣカード１０
０に入力されたデータを示しており、図１３における
「出力データ」は、ＰＣカード１００からホストシステ
ム装置１０１に出力されたデータを示している。

【０００６】図１２及び図１３において、Ｌｏｗレベル
のチップイネーブル信号／ＣＥが入力されたメモリ部１
０４におけるＩＣメモリはイネーブルとなり、Ｌｏｗレ
ベルのアウトプットイネーブル／ＯＥが入力されたメモ
リ部１０４におけるＩＣメモリは、アドレスデータで指
定されたデータをデータバス１１１に出力する。また、
メモリ部１０４は、ライトイネーブル信号／ＷＥがＬｏ
ｗレベルのときデータの書き込み動作を行い、Ｈｉｇｈ
レベルのときデータの読み出し動作を行う。

【０００７】

【発明が解決しようとする課題】しかし、上記のような
ＰＣカード１００では、メモリ部１０４に書き込まれた
データを読み出す場合、該データが書き込まれたときと
同じアドレスから読み出しを行うことから、ホストシス
テム装置及びオペレータを限定せずに利用することがで
き、ＰＣカード１００内に格納されたデータを容易に読
み出すことができるため、データの機密性を保つことが
できなかった。

【０００８】本発明は、上記のような問題を解決するた
めになされたものであり、メモリに格納されたデータの
機密性を高めることができるＰＣカードを得ることを目
的とする。

【０００９】

【課題を解決するための手段】この発明に係るＰＣカー
ドは、情報処理機器等からなるホストシステム装置に接
続して使用され、データの格納を行うメモリを備えたＰ
Ｃカードにおいて、ホストシステム装置とのインタフェ
ースを行うインタフェース部と、該インタフェース部を
介して入力されたアドレスデータをデコードするアドレ
スデコーダ部と、データの格納を行う主メモリ部と、デ
ータ書き込み時にインタフェース部を介して入力された
データを該主メモリ部に出力するバッファ回路部と、主
メモリ部と異なるアドレスを有し、データ読み出し時に
上記主メモリ部から読み出されたデータを格納するサブ
メモリ部とを備え、アドレスデコーダ部は、データ読み
出し時にインタフェース部を介してサブメモリ部を示す
アドレスデータが入力されると、上記サブメモリ部に対
して、格納しているデータをインタフェース部を介して
ホストシステム装置に出力させるものである。

【００１０】また、この発明に係るＰＣカードは、請求
項１において、上記サブメモリ部は、主メモリ部から読
み出されたデータをラッチするラッチ回路部と、アドレ
スデコーダ部からの制御信号に応じて、ラッチ回路部に
ラッチされたデータの出力を制御する出力制御部とで形
成され、アドレスデコーダ部は、データ読み出し時にイ
ンタフェース部を介してサブメモリ部を示すアドレスデ
ータが入力されると、上記出力制御部に対して、ラッチ
回路部に格納されているデータをインタフェース部を介
してホストシステム装置に出力させるものである。

【００１１】また、この発明に係るＰＣカードは、請求
項１において、データ読み出し時に、主メモリ部から読
み出されたデータがサブメモリ部に格納されてからの経
過時間を計測するタイマを更に備え、該タイマによる計
測時間が所定値を超えてもインタフェース部を介してサ
ブメモリ部を示すアドレスデータが入力されない場合、
サブメモリ部は、格納しているデータを消去するもので
ある。

【００１２】また、この発明に係るＰＣカードは、請求
項２において、データ読み出し時に、主メモリ部から読
み出されたデータがラッチ回路部にラッチされてからの
経過時間を計測するタイマを更に備え、該タイマは、計
測時間が所定値を超えるとラッチ回路部にリセット信号
を出力して、ラッチ回路部に対してラッチしているデー
タの消去を行わせるものである。

【００１３】また、この発明に係るＰＣカードは、請求
項１から請求項４において、上記バッファ回路部は、イ
ンタフェース部を介してホストシステム装置から、主メ
モリ部に対してデータの書き込み動作を行わせる信号が
入力されるとイネーブル状態となり、主メモリ部に対し
てデータの読み出し動作を行わせる信号が入力されると
高インピーダンス状態となるスリーステートバッファで
形成されるものである。

【００１４】

【発明の実施の形態】次に、図面に示す実施の形態に基
づいて、本発明を詳細に説明する。 実施の形態１．図１は、本発明の実施の形態１における
ＰＣカードの例を示した概略のブロック図である。図１
において、ＰＣカード１は、情報処理機器等からなるホ
ストシステム装置２に接続するためのコネクタ３と、ア
ドレスデコーダ４と、スリーステートバッファで形成さ
れたバッファ回路部５と、レジスタ６と、ＳＲＡＭ又は
フラッシュメモリ等からなる少なくとも１つのＩＣメモ
リで形成されたメモリ部７と、ホストシステム装置２か
ら供給される電源とバッテリ８との切り換えを行ってメ
モリ部７に対して電源の供給を行う電源切換部９とで形
成されている。

【００１５】アドレスデコーダ４は、コネクタ３を介し
てアドレスバス１１でホストシステム装置２と接続され
ており、更に内部アドレスバス１２と内部信号線１３で
メモリ部７に接続されている。バッファ回路部５及びレ
ジスタ６は、コネクタ３を介してデータバス１４でホス
トシステム装置２とそれぞれ接続され、更に内部データ
バス１５でメモリ部７とそれぞれ接続されている。ま
た、メモリ部７は、コネクタ３を介して複数の信号線で
形成された制御信号線１６でホストシステム装置２と接
続されており、該制御信号線１６は、更にアドレスデコ
ーダ４、バッファ回路部５及びレジスタ６に接続されて
いる。なお、コネクタ３はインタフェース部を、アドレ
スデコーダ４はアドレスデコーダ部をなし、レジスタ６
はサブメモリ部を、メモリ部７は主メモリ部をなす。

【００１６】電源切換部９は、コネクタ３を介してホス
トシステム装置２の電源に接続されると共にバッテリ８
に接続され、更にメモリ部７に接続されている。電源切
換部９は、ホストシステム装置２から供給される電源で
動作し、ホストシステム装置２からの電源をメモリ部７
に供給すると共に、ホストシステム装置２から供給され
る電源の電圧を監視する。

【００１７】ホストシステム装置２からの電源電圧があ
らかじめ設定された所定値よりも低下すると、電源切換
部９は、バッテリ８で動作すると共に、メモリ部７に対
して、格納されているデータを保持するだけの省電力モ
ードであるパワーダウンモードに移行させるための信号
を出力し、メモリ部７への電源供給をバッテリ８を用い
て行う。なお、アドレスデコーダ４、バッファ回路部５
及びレジスタ６は、ホストシステム装置２からコネクタ
３を介して電源供給が行われているが、図１においては
これらの接続を省略している。

【００１８】アドレスデコーダ４は、ホストシステム装
置２から制御信号線１６を介してイネーブル信号／ＡＥ
が入力され、例えばＬｏｗレベルのイネーブル信号／Ａ
Ｅが入力されるとイネーブルになり、ホストシステム装
置２から入力されたアドレスデータから内部アドレスデ
ータを生成し、該生成した内部アドレスデータを内部ア
ドレスバス１２を介してメモリ部７に出力する。更にア
ドレスデコーダ４は、ホストシステム装置２から入力さ
れたアドレスデータから、メモリ部７のＩＣメモリに対
するチップイネーブル信号／ＣＥを、レジスタ６に対す
るイネーブル信号／ＲＥをそれぞれ生成し、内部信号線
１３を介して、生成したチップイネーブル信号／ＣＥを
メモリ部７の各ＩＣメモリに、生成したイネーブル信号
／ＲＥをレジスタ６にそれぞれ出力する。

【００１９】メモリ部７の各ＩＣメモリは、制御信号線
１６を介してホストシステム装置２からライトイネーブ
ル信号／ＷＥ及びアウトプットイネーブル／ＯＥがそれ
ぞれ入力され、更に該ライトイネーブル信号／ＷＥはバ
ッファ回路部５に、ライトイネーブル信号／ＷＥ及びア
ウトプットイネーブル信号／ＯＥはレジスタ６に入力さ
れている。バッファ回路部５は、スリーステートバッフ
ァで形成されている。なお、符号に記された／は、信号
レベルの反転を示している。

【００２０】図２は、バッファ回路部５の例を示した回
路図である。図２において、例えばデータバス１４が８
本のデータ線Ｄ０〜Ｄ７で形成されている場合、バッフ
ァ回路部５は、該各データ線Ｄ０〜Ｄ７に対応した８個
のスリーステートバッファ２１〜２８で形成されてお
り、データバス１４の各データ線Ｄ０〜Ｄ７は対応する
スリーステートバッファ２１〜２８の入力にそれぞれ接
続され、各スリーステートバッファ２１〜２８の出力
は、データバス１４の各データ線Ｄ０〜Ｄ７に対応する
内部データバス１５の各データ線Ｄａ０〜Ｄａ７に接続
されている。各スリーステートバッファ２１〜２８にお
ける動作を制御する各制御入力は、反転入力をなしライ
トイネーブル信号／ＷＥがそれぞれ入力される。

【００２１】ここで、データ書き込み時、すなわち、ラ
イトイネーブル信号／ＷＥがＬｏｗレベルになると、各
スリーステートバッファ２１〜２８は、データバス１４
を介してホストシステム装置２から入力されたデータを
内部データバス１５を介してメモリ部７の各ＩＣメモリ
に出力する。また、スリーステートバッファ２１〜２８
は、データ読み出し時、すなわち、ライトイネーブル信
号／ＷＥがＨｉｇｈレベルになると、高インピーダンス
状態となりデータバス１４から入力されたデータを内部
データバス１５に出力せずに遮断する。

【００２２】次に図１に戻り、レジスタ６は、データ読
み出し時に動作し、メモリ部７から読み出されたデータ
が格納される。レジスタ６にはメモリ部７のアドレスと
は異なる所定のアドレスが割り当てられており、アドレ
スデコーダ４にレジスタ６を示すアドレスデータが入力
されると、アドレスデコーダ４は、レジスタ６に対して
格納しているデータを出力させる信号を出力する。該信
号が入力されたレジスタ６は、格納しているデータをデ
ータバス１４及びコネクタ３を介してホストシステム装
置２に出力する。

【００２３】次に図３は、図１で示したＰＣカード１に
おけるデータ読み出し時の動作例を示すフローチャート
であり、図３を用いて、データ読み出し時におけるＰＣ
カード１の動作の概略を説明する。図３において、ステ
ップＳ１で、アドレスデコーダ４は、ホストシステム装
置２からアドレスデータが入力され、該アドレスデータ
がレジスタ６を示しているか否かを調べ、メモリ部７の
アドレスを示している場合（ＮＯ）、ステップＳ２に進
み、ステップＳ２で、アドレスデコーダ４は、ホストシ
ステム装置２から入力されたアドレスデータから、メモ
リ部７のＩＣメモリを選択するためのチップイネーブル
信号／ＣＥを生成すると共に内部アドレスデータを生成
して、メモリ部７に出力する。

【００２４】次にステップＳ３で、メモリ部７は、ホス
トシステム装置２からＬｏｗレベルのアウトプットイネ
ーブル信号／ＯＥが入力され、ステップＳ４で、メモリ
部７は、指定されたデータを内部データバス１５を介し
てレジスタ６に出力する。その後、ステップＳ５で、メ
モリ部７はホストシステム装置２からＨｉｇｈレベルの
アウトプットイネーブル信号／ＯＥが入力され、メモリ
部７から内部データバス１５へのデータ出力が終了し、
ステップＳ６でメモリ部７から出力されたデータはレジ
スタ６に格納され、ステップＳ１に戻る。また、ステッ
プＳ１で、レジスタ６のアドレスを示している場合（Ｙ
ＥＳ）、ステップＳ７に進み、ステップＳ７で、アドレ
スデコーダ４は、レジスタ６に対して格納しているデー
タをデータバス１４及びコネクタ３を介してホストシス
テム装置２に出力させた後、ステップＳ１に戻る。

【００２５】次に、レジスタ６の具体的な回路例を示し
て、データ読み出し時におけるＰＣカード１の動作をも
う少し詳細に説明する。図４は、レジスタ６の例を示し
た回路図である。なお、図４においては、メモリ部７の
各ＩＣメモリが８ビット構成であり、データバス１４及
び内部データバス１５がそれぞれ８本のデータ線で形成
されている場合を例にして示している。

【００２６】図４において、レジスタ６は、８個のＤフ
リップフロップ３１〜３８、８個のスリーステートバッ
ファ３９〜４６、ＯＲ回路４７，４８及びインバータ回
路４９で形成されている。なお、Ｄフリップフロップ３
１〜３８、ＯＲ回路４７及びインバータ回路４９はラッ
チ回路部をなし、スリーステートバッファ３９〜４６及
びＯＲ回路４８は出力制御部をなす。Ｄフリップフロッ
プ３１〜３８の各入力Ｄは内部データバス１５の対応す
るデータ線Ｄａ０〜Ｄａ７を介してメモリ部７に接続さ
れている。Ｄフリップフロップ３１〜３８の各非反転出
力Ｑは、対応するスリーステートバッファ３９〜４６の
入力に接続されており、スリーステートバッファ３９〜
４６の各出力は、レジスタ６の出力をなしデータバス１
４のデータ線Ｄ０〜Ｄ７にそれぞれ対応して接続されて
いる。

【００２７】また、Ｄフリップフロップ３１〜３８の各
クロック信号入力ＴはＯＲ回路４７の出力に接続される
と共に、ＯＲ回路４８の一方の入力に接続されている。
ＯＲ回路４７の一方の入力は、制御信号線１６に接続さ
れてアウトプットイネーブル信号／ＯＥが入力される。
また、ＯＲ回路４７の他方の入力は、インバータ回路４
９の出力に接続され、該インバータ回路４９の入力は、
制御信号線１６に接続されてライトイネーブル信号／Ｗ
Ｅが入力される。ＯＲ回路４８の他方の入力は、アドレ
スデコーダ４に接続され、ホストシステム装置２からレ
ジスタ６を示すアドレスデータがアドレスデコーダ４に
入力された際、アドレスデコーダ４が該アドレスデータ
をデコードして生成した信号／ＲＥが入力される。更
に、ＯＲ回路４８の出力は、スリーステートバッファ３
９〜４６の各制御信号入力にそれぞれ接続されている。

【００２８】ここで、メモリ部７から読み出された８ビ
ットデータをｄ０〜ｄ７とすると、Ｄフリップフロップ
３１〜３８の各入力Ｄには、８ビットデータｄ０〜ｄ７
の対応する１ビットデータが入力される。すなわち、Ｄ
フリップフロップ３１の入力Ｄにデータｄ０が、Ｄフリ
ップフロップ３２の入力Ｄにデータｄ１が、Ｄフリップ
フロップ３３の入力Ｄにデータｄ２が、Ｄフリップフロ
ップ３４の入力Ｄにデータｄ３が入力され、同様に、Ｄ
フリップフロップ３５の入力Ｄにデータｄ４が、Ｄフリ
ップフロップ３６の入力Ｄにデータｄ５が、Ｄフリップ
フロップ３７の入力Ｄにデータｄ６が、Ｄフリップフロ
ップ３８の入力Ｄにデータｄ７が入力される。

【００２９】図５は、図４で示したレジスタ６の動作例
を示すタイミングチャートであり、図５を用いてデータ
読み出し時におけるレジスタ６の動作を説明する。な
お、図５において、ＡＤはアドレスバス１１を介して入
力されたアドレスデータを示しており、／ＥはＯＲ回路
４８から出力されスリーステートバッファ３９〜４６の
各制御信号入力にそれぞれ入力される信号を示してい
る。

【００３０】ホストシステム装置２は、メモリ部７に格
納されたデータを読み出す場合、Ｈｉｇｈレベルのライ
トイネーブル信号／ＷＥを出力すると共に、読み出した
いデータが格納されているメモリ部７のアドレスデータ
をアドレスデコーダ４に出力する。更に、ホストシステ
ム装置２は、Ｌｏｗレベルのアウトプットイネーブル信
号／ＯＥを出力し、これに伴って、メモリ部７から内部
データバス１５に出力されたデータｄ０〜ｄ７が対応す
るＤフリップフロップ３１〜３８の入力Ｄにそれぞれ入
力される。

【００３１】これと同時に、ＯＲ回路４７の出力はＨｉ
ｇｈレベルからＬｏｗレベルになり、Ｄフリップフロッ
プ３１〜３８の各クロック信号入力ＴはＬｏｗレベルと
なり、ホストシステム装置２から出力されるアウトプッ
トイネーブル信号／ＯＥがＬｏｗレベルからＨｉｇｈレ
ベルになったとき、Ｄフリップフロップ３１〜３８は、
各入力Ｄに入力されていたデータのラッチを行う。この
ようにして、メモリ部７から出力されたデータｄ０〜ｄ
７はレジスタ６の各Ｄフリップフロップ３１〜３８にラ
ッチされるが、各スリーステートバッファ３９〜４６は
オフして高インピーダンス状態であることから、Ｄフリ
ップフロップ３１〜３８にラッチされた各データはデー
タバス１４に出力されることはない。

【００３２】次に、ホストシステム装置２は、レジスタ
６を示すアドレスデータをアドレスデコーダ４に出力
し、アドレスデコーダ４は、該アドレスデータをデコー
ドしてＬｏｗレベルのイネーブル信号／ＲＥを生成する
と共に、該Ｌｏｗレベルのイネーブル信号／ＲＥをレジ
スタ６のＯＲ回路４８の一方の入力に出力する。更に、
ホストシステム装置２は、Ｌｏｗレベルのアウトプット
イネーブル信号／ＯＥを出力し、アウトプットイネーブ
ル信号／ＯＥがＨｉｇｈレベルからＬｏｗレベルになる
と、ＯＲ回路４８の出力はＬｏｗレベルとなり、各スリ
ーステートバッファ３９〜４６がオンして、Ｄフリップ
フロップ３１〜３８にラッチされた各データがデータバ
ス１４に出力され、コネクタ３を介してホストシステム
装置２に出力される。すなわち、レジスタ６に割り当て
られたアドレスが分からない限り、メモリ部７からデー
タを読み出すことができない。

【００３３】このように、本発明の実施の形態１におけ
るＰＣカードは、データ書き込み時には、バッファ回路
部５を使用してホストシステム装置２からのデータをメ
モリ部７に書き込み、データ読み出し時には、メモリ部
７から読み出されたデータをレジスタ６に格納し、該レ
ジスタ６に割り当てられたアドレスがホストシステム装
置２から指定されない限り、レジスタ６に格納されたデ
ータをホストシステム装置２に出力しないようにした。
このことから、レジスタ６に割り当てられたアドレスが
パスワードのような働きをし、該アドレスが分からない
とメモリ部７に格納されたデータを読み出すことができ
ないため、ＰＣカードにセキュリティ機能を持たせるこ
とができ、ＰＣカードに格納されたデータの機密性を高
めることができる。

【００３４】実施の形態２．上記実施の形態１において
は、レジスタ６に格納されたデータは、ホストシステム
装置２からレジスタ６を示すアドレスデータが入力され
ない場合、メモリ部７から新たにデータが読み出されて
レジスタ６に入力されない限り保持されていたが、レジ
スタ６にデータが格納されてから所定の時間が経過して
もホストシステム装置２からレジスタ６を示すアドレス
データが入力されない場合、レジスタ６に格納されたデ
ータの消去を行うようにしてもよく、このようにしたも
のを本発明の実施の形態２とする。

【００３５】図６は、本発明の実施の形態２におけるＰ
Ｃカードの例を示した概略のブロック図である。なお、
図６では、図１で示したものと同じものは同じ符号で示
しており、ここではその説明を省略すると共に、図１と
の相違点のみ説明する。図６における図１との相違点
は、レジスタ６にタイマ５１を設けたことから、図１の
レジスタ６をレジスタ５２とし、これに伴って図１のＰ
Ｃカード１をＰＣカード５５としたことにある。

【００３６】図６において、ＰＣカード５５は、コネク
タ３、アドレスデコーダ４、バッファ回路部５、タイマ
５１、レジスタ５２、メモリ部７、バッテリ８及び電源
切換部９とで形成されている。バッファ回路部５及びレ
ジスタ５２は、コネクタ３を介してデータバス１４でホ
ストシステム装置２とそれぞれ接続され、更に内部デー
タバス１５でメモリ部７とそれぞれ接続されている。タ
イマ５１は、レジスタ５２に接続されている。

【００３７】また、メモリ部７は、コネクタ３を介して
複数の信号線で形成された制御信号線１６でホストシス
テム装置２と接続されており、該制御信号線１６は、更
にアドレスデコーダ４、バッファ回路部５及びレジスタ
５２にそれぞれ接続されている。なお、アドレスデコー
ダ４、バッファ回路部５及びレジスタ５２は、ホストシ
ステム装置２からコネクタ３を介して電源供給が行われ
ているが、図６においてはこれらの接続を省略してい
る。

【００３８】アドレスデコーダ４は、ホストシステム装
置２から入力されたアドレスデータから、メモリ部７の
ＩＣメモリに対するチップイネーブル信号／ＣＥ及びレ
ジスタ５２に対するイネーブル信号／ＲＥをそれぞれ生
成し、内部信号線１３を介して、該生成したチップイネ
ーブル信号／ＣＥをメモリ部７の各ＩＣメモリに、生成
したイネーブル信号／ＲＥをレジスタ６にそれぞれ出力
する。

【００３９】レジスタ５２は、データ読み出し時に動作
し、メモリ部７から読み出されたデータが格納される。
レジスタ５２にはメモリ部７のアドレスとは異なる所定
のアドレスが割り当てられており、アドレスデコーダ４
にレジスタ５２を示すアドレスデータが入力されると、
アドレスデコーダ４は、レジスタ５２に対して格納され
たデータを出力させる信号を出力する。該信号が入力さ
れたレジスタ５２は、格納しているデータをデータバス
１４及びコネクタ３を介してホストシステム装置２に出
力する。

【００４０】また、メモリ部７からデータが入力されて
からの経過時間が、タイマ５１によって測定され、あら
かじめ設定された所定の時間が経過しても、ホストシス
テム装置２からレジスタ５２を示すアドレスデータが入
力されず、メモリ部７から新たなデータが入力されない
場合、レジスタ５２は格納しているデータの消去を行
う。上記所定の時間が経過するまでに、メモリ部７から
新たなデータが入力された場合、すでに格納されている
データの上書きが行われる。

【００４１】次に図７は、図６で示したＰＣカード５５
におけるデータ読み出し時の動作例を示すフローチャー
トであり、図７を用いて、データ読み出し時におけるＰ
Ｃカード５５の動作の概略を説明する。なお、図７で
は、レジスタ６をレジスタ５２とする以外は図３と同じ
処理を行うフローを、図３と同じ符号で示しており、こ
こではその説明を省略すると共に、図３との相違点のみ
説明する。図７における図３との相違点は、ステップＳ
３とステップＳ４との間にステップＳ１１の処理を、ス
テップＳ５とステップＳ６との間にステップＳ１２の処
理を、ステップＳ１とステップＳ７との間にステップＳ
１３の処理をそれぞれ追加し、更にステップＳ１４の処
理を追加したことにある。

【００４２】図７において、ステップＳ１で、メモリ部
７のアドレスを示している場合（ＮＯ）、ステップＳ２
及びステップＳ３の処理を行った後、ステップＳ１１
で、レジスタ５２はタイマ５１をリセットし、ステップ
Ｓ４に進む。ステップＳ４及びステップＳ５の処理を行
った後、ステップＳ１２で、レジスタ５２は、タイマ５
１に対して時間計測を開始させて、ステップＳ６に進
む。

【００４３】一方、ステップＳ１で、レジスタ５２のア
ドレスを示している場合（ＹＥＳ）、ステップＳ１３に
進み、ステップＳ１３で、タイマ５１は、計測した時間
が所定値以上になったか否かを調べ、所定値未満であっ
た場合（ＹＥＳ）、ステップＳ７の処理を行う。また、
ステップＳ１３で、所定値以上であった場合（ＮＯ）、
ステップＳ１４に進み、ステップＳ１４で、タイマ５１
は、レジスタ５２に対して所定の時間が経過したことを
示す信号を出力し、レジスタ５２は、該信号を受けて格
納しているデータを消去した後、ステップＳ１に戻る。

【００４４】次に、レジスタ５２の具体的な回路例を示
して、データ読み出し時におけるＰＣカード５５の動作
をもう少し詳細に説明する。図８は、レジスタ５２の例
を示した回路図である。なお、図８では、図４と同じも
のは同じ符号で示しており、ここではその説明を省略す
ると共に、図４との相違点のみ説明する。また、図８に
おいては、メモリ部７の各ＩＣメモリが８ビット構成で
あり、データバス１４及び内部データバス１５がそれぞ
れ８本のデータ線で形成されている場合を例にして示し
ている。

【００４５】図８における図４との相違点は、Ｄフリッ
プフロップ３１〜３８にそれぞれリセット端子／Ｒを設
け、該各リセット端子／Ｒは、タイマ５１の出力Ｑに接
続され、ＯＲ回路４７の出力は、更にタイマ５１のリセ
ット端子／Ｒ、及びタイマ５１による時間計測の動作を
制御する制御信号が入力される入力端子Ｔにそれぞれ接
続されていることにある。このことから、図８において
は、図４のＤフリップフロップ３１〜３８をＤフリップ
フロップ６１〜６８とした。

【００４６】図９及び図１０は、図８で示したレジスタ
５２の動作例を示すタイミングチャートであり、図９
は、タイマ５１による計測時間が所定値未満である状態
を示し、図１０は、タイマ５１による計測時間が所定値
以上である状態を示している。図９及び図１０を用いて
データ読み出し時におけるタイマ５１及びレジスタ５２
の動作を説明する。また、図９及び図１０においても、
ＡＤはアドレスバス１１を介して入力されたアドレスデ
ータを示しており、／ＥはＯＲ回路４８から出力されス
リーステートバッファ３９〜４６の各制御信号入力にそ
れぞれ入力される信号を示している。

【００４７】ホストシステム装置２は、メモリ部７に格
納されたデータを読み出す場合、Ｈｉｇｈレベルのライ
トイネーブル信号／ＷＥを出力すると共に、読み出した
いデータが格納されているメモリ部７のアドレスデータ
をアドレスデコーダ４に出力する。更に、ホストシステ
ム装置２は、Ｌｏｗレベルのアウトプットイネーブル信
号／ＯＥを出力し、これに伴って、メモリ部７から内部
データバス１５に出力されたデータｄ０〜ｄ７が対応す
るＤフリップフロップ６１〜６８の入力Ｄにそれぞれ入
力される。

【００４８】これと同時に、ＯＲ回路４７の出力はＨｉ
ｇｈレベルからＬｏｗレベルになり、Ｄフリップフロッ
プ６１〜６８の各クロック信号入力ＴはＬｏｗレベルと
なって、タイマ５１はリセットされタイマ５１の出力Ｑ
はＬｏｗレベルからＨｉｇｈレベルになる。更に、ホス
トシステム装置２から出力されるアウトプットイネーブ
ル信号／ＯＥがＬｏｗレベルからＨｉｇｈレベルになっ
たとき、Ｄフリップフロップ６１〜６８は、各入力Ｄに
入力されていたデータのラッチを行うと共に、タイマ５
１は、時間の計測を開始する。

【００４９】このようにして、メモリ部７から出力され
たデータｄ０〜ｄ７はレジスタ５２の各Ｄフリップフロ
ップ６１〜６８にラッチされるが、各スリーステートバ
ッファ３９〜４６はオフして高インピーダンス状態であ
ることから、Ｄフリップフロップ６１〜６８にラッチさ
れた各データはデータバス１４に出力されることはな
い。

【００５０】次に、所定の時間が経過するまで、すなわ
ち、タイマ５１の計測時間が所定の時間になるまでに、
ホストシステム装置２が、レジスタ５２を示すアドレス
データをアドレスデコーダ４に出力した場合、アドレス
デコーダ４は、該アドレスデータをデコードしてＬｏｗ
レベルのイネーブル信号／ＲＥを生成すると共に、該Ｌ
ｏｗレベルのイネーブル信号／ＲＥをレジスタ５２のＯ
Ｒ回路４８の入力に出力する。

【００５１】更に、ホストシステム装置２は、Ｌｏｗレ
ベルのアウトプットイネーブル信号／ＯＥを出力し、ア
ウトプットイネーブル信号／ＯＥがＨｉｇｈレベルから
Ｌｏｗレベルになると、ＯＲ回路４８の出力はＬｏｗレ
ベルとなり、各スリーステートバッファ３９〜４６がオ
ンして、Ｄフリップフロップ６１〜６８にラッチされた
各データｄ０〜ｄ７がデータバス１４に出力され、コネ
クタ３を介してホストシステム装置２に出力される。

【００５２】一方、所定の時間が経過しても、すなわ
ち、タイマ５１の計測時間が所定の時間になっても、ホ
ストシステム装置２が、レジスタ５２を示すアドレスデ
ータをアドレスデコーダ４に出力しなかった場合、アド
レスデコーダ４から出力されるイネーブル信号／ＲＥ
は、Ｈｉｇｈレベルから変化せず、ＯＲ回路４８の出力
はＨｉｇｈレベルであり、各スリーステートバッファ３
９〜４６は、オフ状態である高インピーダンス状態であ
る。

【００５３】このため、各Ｄフリップフロップ６１〜６
８に格納されたデータｄ０〜ｄ７はデータバス１４に出
力されることなく、タイマ５１の出力ＱがＨｉｇｈレベ
ルからＬｏｗレベルに変化する。このことから、各Ｄフ
リップフロップ６１〜６８は、リセットがかかって格納
していたデータｄ０〜ｄ７がすべて消去され、出力Ｄは
それぞれＬｏｗレベルとなる。この後、ホストシステム
装置２から、レジスタ５２を示すアドレスデータが入力
された場合、レジスタ５２からデータバス１４及びコネ
クタ３を介して「００ｈ」の８ビットデータが出力され
る。すなわち、メモリ部７から読み出したデータをレジ
スタ５２に格納してから所定の時間内に、ホストシステ
ム装置２からレジスタ５２を示すアドレスデータが出力
されない限り、メモリ部７からデータを読み出すことが
できない。

【００５４】このように、本発明の実施の形態２におけ
るＰＣカードは、データ書き込み時には、バッファ回路
部５を使用してホストシステム装置２からのデータをメ
モリ部７に書き込み、データ読み出し時には、メモリ部
７から読み出されたデータをレジスタ５２に格納し、レ
ジスタ５２にデータが格納されてから所定の時間内にレ
ジスタ５２に割り当てられたアドレスがホストシステム
装置２から指定されない場合、レジスタ５２に格納され
たデータの消去を行うようにした。このことから、レジ
スタ５２に割り当てられたアドレスがパスワードのよう
な働きをし、所定時間内にレジスタ５２を示すアドレス
がホストシステム装置２から指定されないとメモリ部７
に格納されたデータを読み出すことができず、レジスタ
５２に格納されたデータも消去されるため、ＰＣカード
に格納されたデータの機密性を更に高めることができ
る。

【００５５】

【発明の効果】請求項１に係るＰＣカードは、データ書
き込み時には、バッファ回路部を使用してホストシステ
ム装置からのデータを主メモリ部に書き込み、データ読
み出し時には、主メモリ部から読み出されたデータをサ
ブメモリ部に格納し、該サブメモリ部に割り当てられた
アドレスがホストシステム装置から指定されない限り、
サブメモリ部に格納されたデータをホストシステム装置
に出力しないようにした。このことから、サブメモリ部
に割り当てられたアドレスがパスワードのような働きを
し、該アドレスが分からないと主メモリ部に格納された
データを読み出すことができないため、ＰＣカードにセ
キュリティ機能を持たせることができ、ＰＣカードに格
納されたデータの機密性を高めることができる。

【００５６】請求項２に係るＰＣカードは、請求項１に
おいて、具体的には、上記サブメモリ部は、ラッチ回路
部と出力制御部とで形成され、アドレスデコーダ部は、
データ読み出し時にインタフェース部を介してサブメモ
リ部を示すアドレスデータが入力されると、出力制御部
に対して、ラッチ回路部に格納されているデータをイン
タフェース部を介してホストシステム装置に出力させ
る。このことから、サブメモリ部に割り当てられたアド
レスがパスワードのような働きをし、該アドレスが分か
らないと主メモリ部に格納されたデータを読み出すこと
ができないため、ＰＣカードにセキュリティ機能を持た
せることができ、ＰＣカードに格納されたデータの機密
性を高めることができる。

【００５７】請求項３に係るＰＣカードは、請求項１に
おいて、主メモリ部から読み出されたデータがサブメモ
リ部に格納されてからの経過時間を計測するタイマを更
に備え、該タイマによる計測時間が所定値を超えてもサ
ブメモリ部を示すアドレスがホストシステム装置から入
力されない場合、サブメモリ部に格納しているデータの
消去を行うようにした。このことから、サブメモリ部に
割り当てられたアドレスがパスワードのような働きを
し、所定時間内にサブメモリ部を示すアドレスがホスト
システム装置から指定されないと主メモリ部に格納され
たデータを読み出すことができず、サブメモリ部に格納
されたデータも消去されるため、ＰＣカードに格納され
たデータの機密性を更に高めることができる。

【００５８】請求項４に係るＰＣカードは、請求項２に
おいて、主メモリ部から読み出されたデータがラッチ回
路部にラッチされてからの経過時間を計測するタイマを
更に備え、該タイマによる計測時間が所定値を超えても
サブメモリ部を示すアドレスがホストシステム装置から
入力されない場合、ラッチ回路部にラッチしているデー
タの消去を行うようにした。このことから、サブメモリ
部に割り当てられたアドレスがパスワードのような働き
をし、所定時間内にサブメモリ部を示すアドレスがホス
トシステム装置から指定されないと主メモリ部に格納さ
れたデータを読み出すことができず、ラッチ回路部にラ
ッチされたデータも消去されるため、ＰＣカードに格納
されたデータの機密性を更に高めることができる。

【００５９】請求項５に係るＰＣカードは、請求項１か
ら請求項４において、具体的には、上記バッファ回路部
は、スリーステートバッファで形成されており、ホスト
システム装置から主メモリ部に対してデータの書き込み
動作を行わせる信号が入力されたときのみ、ホストシス
テム装置から入力されたデータを主メモリ部に出力す
る。このことから、データ読み出し時においては、主メ
モリ部から読み出されたデータは、必ずサブメモリ部に
格納されるようにすることができる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１におけるＰＣカードの
例を示した概略のブロック図である。

【図２】 図１で示したバッファ回路部５の例を示す回
路図である。

【図３】 図１で示したＰＣカード１におけるデータ読
み出し時の動作例を示すフローチャートである。

【図４】 図１で示したレジスタ６の例を示す回路図で
ある。

【図５】 図４で示したレジスタ６の動作例を示すタイ
ミングチャートである。

【図６】 本発明の実施の形態２におけるＰＣカードの
例を示した概略のブロック図である。

【図７】 図６で示したＰＣカード５５におけるデータ
読み出し時の動作例を示すフローチャートである。

【図８】 図６で示したレジスタ５２の例を示す回路図
である。

【図９】 図８で示したレジスタ５２の動作例を示すタ
イミングチャートである。

【図１０】 図８で示したレジスタ５２の動作例を示す
タイミングチャートである。

【図１１】 ＰＣカードの従来例を示した概略のブロッ
ク図である。

【図１２】 図１１で示したＰＣカード１００のデータ
書き込み時における動作例を示すタイミングチャートで
ある。

【図１３】 図１１で示したＰＣカード１００のデータ
読み出し時における動作例を示すタイミングチャートで
ある。

【符号の説明】

１，５５ ＰＣカード、 ２ ホストシステム装置、
３ コネクタ、 ４アドレスデコーダ、 ５ バッファ
回路部、 ６，５２ レジスタ、 ７ メモリ部、 ２
１〜２８，３９〜４６ スリーステートバッファ、 ３
１〜３８，６１〜６８ Ｄフリップフロップ、 ４７，
４８ ＯＲ回路、 ４９ インバータ回路、 ５１ タ
イマ

Claims (5)

【特許請求の範囲】
1. 【請求項１】 情報処理機器等からなるホストシステム
   装置に接続して使用され、データの格納を行うメモリを
   備えたＰＣカードにおいて、 上記ホストシステム装置とのインタフェースを行うイン
   タフェース部と、 該インタフェース部を介して入力されたアドレスデータ
   をデコードするアドレスデコーダ部と、 データの格納を行う主メモリ部と、 データ書き込み時にインタフェース部を介して入力され
   たデータを該主メモリ部に出力するバッファ回路部と、 上記主メモリ部と異なるアドレスを有し、データ読み出
   し時に上記主メモリ部から読み出されたデータを格納す
   るサブメモリ部とを備え、 上記アドレズデコーダ部は、データ読み出し時にインタ
   フェース部を介してサブメモリ部を示すアドレスデータ
   が入力されると、上記サブメモリ部に対して、格納して
   いるデータをインタフェース部を介してホストシステム
   装置に出力させることを特徴とするＰＣカード。
2. 【請求項２】 上記サブメモリ部は、 上記主メモリ部から読み出されたデータをラッチするラ
   ッチ回路部と、 上記アドレスデコーダ部からの制御信号に応じて、該ラ
   ッチ回路部にラッチされたデータの出力を制御する出力
   制御部とで形成され、 上記アドレスデコーダ部は、データ読み出し時にインタ
   フェース部を介してサブメモリ部を示すアドレスデータ
   が入力されると、上記出力制御部に対して、ラッチ回路
   部に格納されているデータをインタフェース部を介して
   ホストシステム装置に出力させることを特徴とする請求
   項１に記載のＰＣカード。
3. 【請求項３】 データ読み出し時に、主メモリ部から読
   み出されたデータがサブメモリ部に格納されてからの経
   過時間を計測するタイマを更に備え、該タイマによる計
   測時間が所定値を超えてもインタフェース部を介してサ
   ブメモリ部を示すアドレスデータが入力されない場合、
   上記サブメモリ部は、格納しているデータを消去するこ
   とを特徴とする請求項１に記載のＰＣカード。
4. 【請求項４】 データ読み出し時に、主メモリ部から読
   み出されたデータがラッチ回路部にラッチされてからの
   経過時間を計測するタイマを更に備え、該タイマは、計
   測時間が所定値を超えると上記ラッチ回路部にリセット
   信号を出力して、ラッチ回路部に対してラッチしている
   データの消去を行わせることを特徴とする請求項２に記
   載のＰＣカード。
5. 【請求項５】 上記バッファ回路部は、インタフェース
   部を介してホストシステム装置から、主メモリ部に対し
   てデータの書き込み動作を行わせる信号が入力されると
   イネーブル状態となり、主メモリ部に対してデータの読
   み出し動作を行わせる信号が入力されると高インピーダ
   ンス状態となるスリーステートバッファで形成されるこ
   とを特徴とする請求項１から請求項４のいずれかに記載
   のＰＣカード。