JPH10327394A - データ放送受信装置およびデータ放送受信装置を用いた映像表示装置 - Google Patents

Abstract

(57)【要約】 【課題】 データ放送デコーダにおける、メモリとロジ
ック間のデータバスに生じる消費電力の増大を招くこと
なく、データ転送速度の高速化を図るデータ放送受信装
置を実現する。 【解決手段】 独立して動作可能な複数のメモリバンク
で構成するメモリ１０と、システムに要する各信号処理
部２，３，４，５，６，８，１４とメモリバンクとの接
続を行う信号分配手段９と、該信号分配手段９とメモリ
１０の制御を行う制御信号生成手段１３とを同一チップ
内に備え、複数のメモリバンクと信号処理部との接続・
メモリ動作を周期的に制御し、システムが要求する信号
処理を実現したデータ放送受信装置。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば、文字多重
放送受信デコーダのようなデータ放送受信装置に関す
る。

【０００２】

【従来の技術】昨今、マルチメディアと騒がれつつメデ
ィアの多様化が進んでおり、ＤＶＤなどのパッケージメ
ディアや、ＣＳデジタル放送などが実用化されている。
放送関係に着目すれば、現行地上波放送、ＢＳ放送、１
９９６年より開始されたＣＳデジタル放送など、伝送系
の多様化が大きく進んでいる。また、インターネットア
クセスの急速な普及に伴い、映像・音楽だけでなくデー
タを取り扱うサービス・メディアも増加する傾向にあ
る。このような流れの中で、現行ＮＴＳＣ方式の垂直帰
線期間を利用してデータを送信する「ＶＢＩデータ放
送」が実用化され、例えば文字多重放送がこれに当た
り、ニュースや天気予報などリアルタイムなサービスが
大きく普及しつつある。この文字多重放送をはじめとし
たＶＢＩデータ放送を受信するデコーダシステムの従来
例の簡単な構成を図１６に示し、信号処理の概略を説明
する。

【０００３】図１６において、ＶＢＩデータを受信する
放送受信装置のデコーダは、ＮＴＳＣ信号の入力端子１
と、ＡＤコンバータ２と、トランスバーサルフィルタ３
と、タップ係数演算手段４と、誤り訂正手段５と、デー
タ処理手段６と、ＲＯＭ(Read-Only-Memory)７と、出力
インタフェース処理手段８と、ＤＡコンバータ１２と、
データ再生手段１４と、映像信号出力端子１１と、メモ
リ２０１，２０２，２０３，２０４とを有している。

【０００４】このデコーダの動作を説明する。入力端子
１から入力されるＮＴＳＣ信号は、ＡＤコンバータ２で
デジタル信号に変換される。ＡＤコンバータ２からのデ
ジタル信号は、トランスバーサルフィルタ３とメモリＡ
２０１に入力され、トランスバーサルフィルタでは波形
等価処理を行い、メモリＡ２０１にはＡＤコンバータ２
からのデータを貯め込む。タップ係数演算手段４では、
メモリＡ２０１から送られるトランスバーサルフィルタ
３の前段データと、メモリＢ２０２から送られるトラン
スバーサルフィルタ３の後段データとからトランスバー
サルフィルタ３のタップ係数を演算し、トランスバーサ
ルフィルタのタップ係数を制御する。データ再生手段１
４ではトランスバーサルフィルタ３からのデータから、
データのスライスレベル等を考慮し本来送られてきてい
る”０”、”１”のデジタルデータにデータを再生し、
メモリＣ２０３へデータを伝送する。

【０００５】誤り訂正手段５ではメモリＣ２０３に書き
込まれたデータを予め決められているデータｂｉｔ数単
位で読み出し、誤り訂正処理を行う。具体的には、メモ
リＣ２０３からのデータを規定されている生成多項式で
演算し、誤っているｂｉｔデータを確定させ、その誤っ
ているデータをメモリＣから読み出し、”１”、”０”
を反転させメモリＣ２０３に書き込む。データ処理手段
６では、メモリＣ２０３に書き込まれている訂正済デー
タを取り込み、ＲＯＭ７からの例えばフォントなどを示
すテーブルと照合させ、符号化されているデータから文
字データを合成させ、合成後の文字データをメモリＤ２
０４に書き込む。

【０００６】出力ＩＦ処理手段８では、合成された文字
データを画面上のどこに表示するかを考慮しながら、メ
モリＤ２０４に貯えられている文字データをデータ処理
手段６を介して読み出し、ＤＡコンバータ１２へ導く。
出力端子１１からはＤＡコンバータ１２からのアナログ
映像データを出力する。

【０００７】ここで、８タップで構成されるトランスバ
ーサルフィルタ３の例を図１７に示し、概説する。トラ
ンスバーサルフィルタ３は、フィルタ入力端子３０１
と、フィルタ出力端子３０２と、タップ係数を乗算する
乗算手段３１１〜３１８と、加算器３２１〜３２８と、
ラッチ手段３３１〜３３７とを有し、図１７に示すよう
に接続して構成される。

【０００８】入力端子３０１は図１６におけるＡＤコン
バータ２とトランスバーサルフィルタ３の間、出力端子
３０２はトランスバーサルフィルタ３とメモリＢ２０２
の間に相当する。このようなトランスバーサルフィルタ
において、例えば、入力端子３０１から、データレート
ｔでデータＸが入力され、ラッチ手段３３１〜３３７が
データレートｔと同じ遅延時間をもたらせるとする。こ
の時、出力端子３０２からのデータＹは、 Ｙ＝Ｘ(T)×Ａ(３１８)＋Ｘ(T−ｔ)×Ａ(３１７)＋Ｘ(T
−２ｔ)×Ａ(３１６)＋Ｘ(T−３ｔ)×Ａ(３１５)＋Ｘ(T
−４ｔ)×Ａ(３１４)＋Ｘ(T−５ｔ)×Ａ(３１３)＋Ｘ(T
−６ｔ)×Ａ(３１２)＋Ｘ(T−７ｔ)×Ａ(３１１) Ａ(ｎ）：符号ｎ番のタップ係数 で表される。

【０００９】タップ係数演算手段４は、例えば上記式の
Ａ（３１１）〜Ａ（３１２）の値を制御する。

【００１０】次に、誤り訂正手段５における誤り訂正の
概念について図１８を用いて説明する。「ＶＢＩデータ
放送」では、垂直帰線期間の一つのラインに、２９６ｂ
ｉｔのデータが送られることになっている。図１８は、
この一つのラインに送られる２９６ｂｉｔのデータ４０
１のデータ構成を示している。データ４０１の、ｂ１〜
ｂ１６がビット同期信号、ｂ１７〜ｂ２４がバイト同期
信号であり、２９６ｂｉｔの内、ビット同期信号とバイ
ト同期信号の計２４ｂｉｔを除く残りの部分をデータパ
ケットと呼んでいる。このデータパケットの内、ｂ２１
５〜２９６が誤り訂正用のチェック符号、残りの部分を
パケットデータと呼んでいる。

【００１１】パケットデータの内、ｂ３９〜ｂ２１４の
１７６ｂｉｔがデータブロックであり、残りの１４ｂｉ
ｔをパケットプリフィックスと呼んでいる。パケットプ
リフィックスの内、ｂ２５〜ｂ３０の６ｂｉｔを論値チ
ャネル識別、ｂ３１，３２の２ｂｉｔをスクランブル制
御、ｂ３３〜ｂ３６の４ｂｉｔを連続性指標、ｂ３７，
３８の２ｂｉｔをデータグループ制御として用いてい
る。

【００１２】ＶＢＩデータ放送に用いられている誤り訂
正は、（２７２，１９０）短縮化差信号巡回符号を用い
ているが、この括弧内の数字は、データ全体が２７２ｂ
ｉｔ、誤り訂正用チェック符号を除いた部分が１９０ｂ
ｉｔであることを示しており、データ全体が図１８に示
したデータパケット２７２ｂｉｔ、誤り訂正のチェック
符号を除いた部分がパケットデータ１９０ｂｉｔに対応
する。この２７２ｂｉｔのデータパケットに対して、予
め規定されている生成多項式との演算を行なうことによ
って、誤りｂｉｔを確定させている。

【００１３】

【発明が解決しようとする課題】上記従来例では、メモ
リ２０１，２０２，２０３，２０４がそれぞれ容量、動
作ともに独立した構成となっており、メモリとロジック
を別チップで構成し、メモリ−ロジック間のバスインタ
フェースを介して接続されている。このような構成で
は、 ・消費電力が大きい。 ・システム上で配線面積を要する。 ・消費電力削減の為、ピン数に限定が有り、高速動作が
できない。 等の問題が生じる。

【００１４】また、このままの形態でメモリとロジック
の１チップ化を図ろうとした場合、メモリサイズがそれ
ぞれ異なる為、同一チップ上に容量の異なる複数種のメ
モリが存在することから、レイアウトの容易さを損な
い、チップ面積の有効利用にとって障害となるという問
題が生じる。

【００１５】本発明は、例えば、ＶＢＩデータ放送デコ
ーダなどのデータ放送信号処理において、メモリの均一
化を考慮したメモリ制御を実現することで、信号処理部
とメモリブロックを１チップ化し、その構成に融通性を
持たせ、かつ、メモリとロジック間のＩＦをチップ内で
行なうことによって、消費電力を押さえたデータ放送信
号処理システムを提供することを目的とする。

【００１６】

【課題を解決するための手段】上記目的を達成するため
に、独立して動作可能な複数のメモリバンクと、トラン
スバーサルフィルタ、タップ係数演算手段、誤り訂正手
段、データ処理手段、出力インタフェース処理手段など
のいくつかの信号処理手段を設け、各信号処理手段と、
複数のメモリバンクの間に、データデコード信号処理に
応じて、各信号処理手段とメモリバンクの結線を制御す
る信号分配手段を設け、メモリ制御、信号分配制御を行
なう構成とする。

【００１７】

【発明の実施の形態】本発明にかかるデータ放送受信装
置におけるデータ放送デコーダの第１の実施の形態の構
成を示す図１を用いて、「ＶＢＩデータ放送」等のデー
タ放送信号処理について概説する。本発明にかかるデー
タ放送受信装置のデータ放送デコーダは、ＮＴＳＣ信号
の入力端子１と、ＡＤコンバータ２と、トランスバーサ
ルフィルタ３と、トランスバーサルフィルタ３のタップ
係数を演算するタップ係数演算手段４と、誤り訂正手段
５と、符号化されたデータを文字データに変換するデー
タ処理手段６と、文字データに複合化する際のフォント
テーブルなどを貯えておくＲＯＭ７と、出力インタフェ
ース処理手段８と、各信号処理手段とメモリとの接続を
制御する信号分配手段９と、複数の独立したメモリバン
クからなるメモリ１０と、ＤＡコンバータ１２と、前記
信号分配手段９と前記メモリ１０を制御する制御信号生
成手段１３と、データ再生手段１４と、画像表示部への
データ出力端子１１とを有して構成される。本発明は、
少なくとも信号分配手段９とメモリ１０と制御信号生成
手段１３を破線で示した同一チップ上に配置したことを
特徴としている。

【００１８】まず、図１の実施の形態にあるメモリ１０
の一構成例を図２を用いて説明する。メモリ１０は、メ
モリバンク１００１〜１００８を有して構成される。各
メモリバンクは、それぞれアドレス、読出し／書込み
（Ｒ／Ｗ）制御、データバス等のＩＦを備え、独立して
動作可能な構成とされている。例えば、メモリバンクＡ
１００１において、アドレスおよびＲ／Ｗ制御は、制御
信号生成手段１３と接続され、データバスは、信号分配
手段９と接続される。メモリバンクＢ１００２など他の
メモリバンクも同様に、アドレスおよびＲ／Ｗ制御が制
御信号生成手段１３と、データバスが信号分配手段９に
接続される。

【００１９】図２に示したメモリ構成例とは異なるメモ
リ構成例を図３を用いて説明する。このメモリ１０は、
メモリバンク１０１１〜１０１８を有して構成される。
図２のメモリ一構成例と比較して、アドレス、Ｒ／Ｗ制
御が各メモリバンクに設けられ、制御信号生成手段１３
と接続されている点は同じであり、図２の構成例と異な
る点は、共通のデータバスによってメモリバンクが信号
分配手段９に接続されていることである。

【００２０】次に、信号分配手段９の動作について図４
を用いて説明する。信号分配手段９は、トランスバーサ
ルフィルタ３やＡＤコンバータ２、タップ係数演算手段
４などの各信号処理手段とメモリ１０内の各メモリバン
クとの接続を制御する手段である。図４に示す信号分配
の例では、信号分配手段９は、ＡＤコンバータ２のデー
タをメモリバンクＡ１００１へ、トランスバーサルフィ
ルタ３のデータをメモリバンクＢ１００２へ導き、メモ
リバンクＣ１００３とメモリバンクＤ１００４のデータ
をタップ係数演算手段４へ導き、データ再生手段１４の
データをメモリバンクＥ１００５へ導き、誤り訂正手段
５とメモリバンクＦ１００５とを接続しデータの読出し
／書込みを行い、データ処理手段６とメモリバンクＧ１
００７とを接続しデータの読出し／書込みを行い、メモ
リバンクＨ１００８のデータを出力ＩＦ処理手段８へ導
くことを示している。

【００２１】これらの接続は、制御信号生成手段１３に
より制御される。この信号分配手段９は、各手段と各メ
モリバンクとをスロット毎に周期的に切り換えて接続す
る。

【００２２】以上を基に、図１に示した本発明にかかる
データ放送受信装置のデコーダの信号処理について、Ｖ
ＢＩデータ放送の一つである文字多重放送を受信した場
合を例として説明する。入力端子１に入力されるＮＴＳ
Ｃ信号は、ＡＤコンバータ２でデジタル信号化され、信
号分配手段９とトランスバーサルフィルタ３へ導かれ
る。信号分配手段９へ導かれたＡＤコンバータ２の出力
は、メモリ１０へ書き込まれる。トランスバーサルフィ
ルタ３は、タップ係数演算手段４からの制御に応じてタ
ップ係数を設定し、ＡＤコンバータ２の出力に波形等化
を行なう。トランスバーサルフィルタ３の出力は、信号
分配手段９を介してメモリ１０へ導かれる。タップ係数
生成手段４は、メモリ１０に貯えられているＡＤコンバ
ータ２の出力とトランスバーサルフィルタ３の出力を信
号分配手段９を介して読み込み、本来あるべきデータ値
と比較・演算し、トランスバーサルフィルタ３の係数を
算出する。データ再生手段１４は、トランスバーサルフ
ィルタ３からのデータに対して、スライスレベルを設定
し、本来の”１”，”０”のｂｉｔデータを再生する。

【００２３】ここで、データ再生手段１４の動作を、６
ｂｉｔ入力の場合を例として図５を用いて説明する。図
５は、６ｂｉｔの入力データ１４１をどのレベルでスラ
イスして”１”または”０”の出力データを得るかを示
している。（Ａ）は、６ｂｉｔ表示の入力データと１ｂ
ｉｔの出力データの関係を示しており、スライスレベル
は可変とされる。（Ｂ），（Ｃ）では具体的にスライス
レベルを”３２”と設定した場合を示しており、（Ｂ）
は、入力データが”４５”であるときの出力データを、
（Ｃ）は入力データが”２０”であるときの出力データ
を示している。図５から明らかなように、データ再生手
段１４は、スライスレベルと入力データの関係から、ス
ライスレベルより入力データが大きいか、小さいかによ
り１ｂｉｔの出力データを再生する。このように順次再
生された出力データは、図１８に示すパケット形式のデ
ータであり、このデータを信号分配手段９を介してメモ
リ１０へ書き込む。

【００２４】誤り訂正手段５では、メモリ１０に貯えら
れている図１８で説明した形式のパケットデータを信号
分配手段９を介して取り込み、チェック符号を用いて生
成多項式を演算することにより、誤りｂｉｔを確定させ
る。この確定した誤りｂｉｔデータをメモリ１０から読
み出し、”１”，”０”を反転させて信号分配手段９を
介してメモリに書き戻す。

【００２５】データ処理手段６は、メモリ１０に書込ま
れている訂正済みデータを取り込み、ＲＯＭ７にある例
えばフォントなどを表す変換テーブルを基に表示用デー
タ（文字データ）に変換する。データ処理手段６は、変
換後の表示用データを信号分配手段９を介してメモリ１
０に書き込む。

【００２６】出力ＩＦ処理手段８は、後段に位置する映
像表示部の要求に応じて、信号分配手段９を介してメモ
リ１０に貯えられている表示用データを読み出し、ＤＡ
コンバータ１２へ導き、ＤＡコンバータ１２でアナログ
信号とされたデータを出力端子１１を介して映像表示部
へ導く。

【００２７】図１に示した一実施例の各信号処理の概説
は以上であるが、以下、図２に示した８つの独立して動
作可能なメモリバンク１００１〜１００８でメモリ１０
を構成した場合を例として、メモリバンクと各信号処理
部との接続とその働きを各タイミング毎に図６および図
７を用いて説明する。

【００２８】メモリ１０を構成する８つのメモリバンク
を説明上、Ａ〜Ｈと符号をつけて説明する。図６は、メ
モリバンクＡ〜Ｈと各信号処理部のタイムスロット毎の
接続関係を表したものである。図７は、メモリバンクＡ
〜Ｈのタイムスロット毎の動作を示したものである。図
６において、横軸は時間をタイムスロット単位で表し、
縦軸はメモリバンクＡ１００１〜メモリバンクＨ〜１０
０８ごとの接続先である信号処理部の名称を表してい
る。図７において、横軸は時間をタイムスロット単位で
表し、縦軸はメモリバンクＡ１００１〜メモリバンクＨ
〜１００８ごとの動作を示している。

【００２９】先ず、最初のタイムスロット（ｔｓ１）で
は、信号分配手段９が各信号処理部とメモリバンクを図
６に示したように接続する。すなわち、 ・メモリバンクＡ１００１はＡＤコンバータ２に、 ・メモリバンクＢ１００２はトランスバーサルフィルタ
３に、 ・メモリバンクＣ１００３およびメモリバンクＤ１００
４はタップ係数演算手段４に、 ・メモリバンクＥ１００５は再生データ手段１４に、 ・メモリバンクＦ１００６は誤り訂正手段５に、 ・メモリバンクＧ１００７はデータ処理手段６に、 ・メモリバンクＨ１００８は出力ＩＦ処理手段８にそれ
ぞれ接続される。

【００３０】このタイムスロット（ｔｓ１）では、信号
分配手段９が各信号処理部とメモリバンクを図４に示し
たすなわち上記のように接続し、 ・メモリバンクＡ１００１はＡＤコンバータ２の出力の
書込み動作を、 ・メモリバンクＢ１００２はトランスバーサルフィルタ
３の出力の書込み動作を、 ・メモリバンクＣ１００３は貯えているＡＤコンバータ
２の出力の読出し動作を、 ・メモリバンクＤ１００４は貯えているトランスバーサ
ルフィルタ３の出力の読出し動作を、 ・メモリバンクＥ１００５は再生データ手段１４の出力
の書込み動作を、 ・メモリバンクＦ１００６は再生手段出力１４の読出し
動作と誤りｂｉｔデータの読出し／書込み動作を、 ・メモリバンクＧ１００７は訂正済みデータの読出し動
作とデータ処理手段６で変換された映像用データの書込
み動作を、 ・メモリバンクＨ１００８は映像表示用データの読出し
動作を行なう。

【００３１】次ぎのタイムスロット（ｔｓ２）では、 ・メモリバンクＡ１００１はトランスバーサルフィルタ
３に、 ・メモリバンクＢ１００２およびメモリバンクＣ１００
３はタップ係数演算手段４に、 ・メモリバンクＤ１００４は再生データ手段１４に、 ・メモリバンクＥ１００５は誤り訂正手段５に、 ・メモリバンクＦ１００６はデータ処理手段６に、 ・メモリバンクＧ１００７は出力ＩＦ処理手段８に、 ・メモリバンクＨ１００８ＡＤコンバータ２にそれぞれ
接続される。

【００３２】このタイムスロット（ｔｓ２）では、最初
のスロット（ｔｓ１）で、ＡＤコンバータ２の出力を書
き込んでいたメモリバンクＡ１００１の動作をメモリバ
ンクＨ１００８が行ない、メモリバンクＢ１００２が行
なっていたトランスバーサルフィルタ３の出力の書込み
動作をメモリバンクＡ１００１が行ない、メモリバンク
Ｃ１００３が行なっていた貯えているＡＤコンバータ２
の出力の読出し動作をメモリバンクＢ１００４が行なう
というように、順次動作が移動する。

【００３３】その次のスロット（ｔｓ３）でも同様に、
メモリバンクと各信号処理部との接続を切り換え、順々
に各メモリバンクの接続先と動作を周期的に切り換えて
ゆき、８スロットで１サイクルとなるように切り換えて
ゆく。ここで１サイクルのスロット数は、メモリバンク
の数と一致している。以上のメモリ１０のＲ／Ｗやアド
レス制御及び信号分配手段９の制御を制御信号生成手段
１３によって行ない、データ放送デコーダに課せられた
信号処理を順次行なってゆく。

【００３４】次に、信号処理の一つである誤り訂正処理
について説明する。本システムに採用されている誤り訂
正の一つであるチェック符号による誤り訂正について
は、従来例説明中に図１８を用いて説明した。誤り訂正
手段５では、これ以外に冗長ビットを用いた誤り訂正も
行なっている。

【００３５】これについて図８を用いて説明する。図８
において、データライン４０１は図１８に示したデータ
ラインと同様のデータラインである。ｂ３９〜ｂ２１４
のデータブロック４０２は、８ｂｉｔ毎にデータバイト
（ＤＢ）として細分化し、ＤＢ１〜ＤＢ２２までの２２
個のデータバイトに分かれていることを示している。こ
のデータバイトを論理チャネル識別２に応じて複数個集
めて１７６ｂｉｔのデータグループ４０３を構成してい
る。

【００３６】データグループ４０３は、データグループ
データのバイト数などを示す２４ｂｉｔのデータグルー
プヘッダ（ＤＧＨ）４０３１と、符号化されたデータで
ある１３６ｂｉｔのデータグループデータ（ＤＧＤ）４
０３２と、データグループの誤り訂正を行なう為のｂｉ
ｔデータである１６ｂｉｔの冗長ビット（ＣＲＣ）４０
３３から構成される。ここで説明する上長ビット（ＣＲ
Ｃ）４０３３による誤り訂正は、データグループデータ
（ＤＧＤ）４０３２に対して、冗長ビットを用いて生成
多項式を演算し、誤りビットを確定させるものである。

【００３７】以上、２種類の誤り訂正処理を実行する場
合、従来のメモリと演算部が分離した形式で実現すれ
ば、メモリとロジック間のピンインタフェースから ・ピンに接続されているバッファアンプによる消費電力
が問題となり、ピン数に制限がある。 ・ピン数制限の為、データ転送速度を上げることができ
ない。 などの問題が生じ、誤り訂正の動作速度を上げることが
できないという問題が生じる。これに対して、本実施の
形態にかかる構成を採用し、メモリとロジックを１チッ
プ化することによって、上記問題点を回避しながらメモ
リと誤り訂正手段の間のデータバス幅を広げることがで
き、結果として２種類の誤り訂正演算を同時実行するこ
とが可能となる。

【００３８】以上より、図１に示した本発明の実施の形
態にかかるデータ放送受信装置のデコーダの構成を採用
することにより、信号処理部とメモリ間において従来問
題となっていた消費電力・データ転送速度など問題点を
回避しながら、高速動作・低消費電力のデータ放送デコ
ーダを提供することができる。

【００３９】次ぎに、各信号処理部の信号処理に必要と
されるデータ容量の差や、独立して動作可能なメモリバ
ンクの個数に対応してメモリバンクの動作と接続するよ
うにした実施の形態を、図９および図１０を用いて説明
する。

【００４０】この実施の形態では、データ処理手段６の
データ量がメモリバンク３個を占める大きさであり、出
力ＩＦ処理手段８のデータ量がメモリバンク２個を占め
る大きさであり、タップ係数演算手段４およびデータ再
生手段１４ならびに誤り訂正手段５のデータ量がそれぞ
れメモリバンク１個を占める大きさであり、Ａ／Ｄコン
バータ２およびトランスバーサルフィルタ３からの出力
のデータ量が合わせて１個のメモリバンクを示す大きさ
である場合を想定している。

【００４１】メモリ１０は、９個のメモリバンクＡ１０
２１〜Ｉ１０２９から構成されている。図９は、メモリ
バンクＡ〜Ｉと各信号処理部のタイムスロット毎の接続
関係を表したものである。図１０は、メモリバンクＡ〜
Ｉのタイムスロット毎の動作を示したものである。

【００４２】まず、最初のタイムスロット（ｔｓ１）で
は、信号分配手段９が各信号処理部とメモリバンクを図
９に示すように接続し、図１０に示すように動作する。
すなわち、図９に示すように、 ・メモリバンクＡ１０２１はＡＤコンバータ２とトラン
スバーサルフィルタ３に、 ・メモリバンクＢ１０２２はタップ係数演算手段４に、 ・メモリバンクＣ１０２３は再生データ手段１４に、 ・メモリバンクＤ１０２４は誤り訂正手段５に、 ・メモリバンクＥ１０２５とメモリバンクＦ１０２６と
メモリバンクＧ１０２７はデータ処理手段６に、 ・メモリバンクＨ１０２８とメモリバンクＩ１０２９は
出力ＩＦ処理手段８にそれぞれ接続される。

【００４３】そして、このタイムスロット（ｔｓ１）で
は、図１０に示すように、 ・メモリバンクＡ１０２１はＡＤコンバータ２の出力の
書込み動作とトランスバーサルフィルタ３の出力の書込
み動作を同時に、 ・メモリバンクＢ１０２２は貯えているＡＤコンバータ
２の出力の読出し動作と既に貯えているトランスバーサ
ルフィルタ３の出力の読出し動作を同時に、 ・メモリバンクＣ１０２３はデータ再生手段１４の出力
の書込み動作を、 ・メモリバンクＤ１０２４は誤りｂｉｔデータの読出し
／書込み動作を、 ・メモリバンクＥ１０２５はデータ処理用データの読出
し動作を、 ・メモリバンクＦ１０２６とメモリバンクＧ１０２７は
訂正済みデータの読出し動作とデータ処理手段６で変換
された映像用データの書込み動作を、 ・メモリバンクＨ１０２８とメモリバンクＩ１０２９は
映像表示用データの読出し動作をそれぞれ行う。

【００４４】次ぎのタイムスロット（ｔｓ２）では、 ・メモリバンクＡ１０２１はタップ係数演算手段４に ・メモリバンクＢ１０２２はデータ再生手段１４に、 ・メモリバンクＣ１０２３は誤り訂正手段５に ・メモリバンクＤ１０２４とメモリバンクＥ１０２５と
メモリバンクＦ１０２６はデータ処理手段６に、 ・メモリバンクＧ１０２７とメモリバンクＨ１０２８は
出力ＩＦ処理手段８に、 ・メモリバンクＩ１０２９はＡＤコンバータ２とトラン
スバーサルフィルタ３にそれぞれ接続される。

【００４５】このタイムスロット（ｔｓ２）では、 ・メモリバンクＡ１０２１は貯えているＡＤコンバータ
２の出力の読出し動作と既に貯えているトランスバーサ
ルフィルタ３の出力の読出し動作を同時に、 ・メモリバンクＢ１０２２はデータ再生手段１４の出力
の書込み動作を、 ・メモリバンクＣ１０２３は誤りｂｉｔデータの読出し
／書込み動作を、 ・メモリバンクＤ１０２４はデータ処理用データの読出
し動作を、 ・メモリバンクＥ１０２５とメモリバンクＦ１０２６は
訂正済みデータの読出し動作とデータ処理手段６で変換
された映像用データの書込み動作を、 ・メモリバンクＧ１０２７とメモリバンクＨ１０２８は
映像表示用データの読出し動作に ・メモリバンクＩ１０２９はＡＤコンバータ２の出力の
書込み動作とトランスバーサルフィルタ３の出力の書込
み動作を同時に、それぞれ行う。

【００４６】その次のスロット（ｔｓ３）でも同様に、
メモリバンクと各信号処理部との接続を切り換え、順々
に各メモリバンクの接続先と動作を周期的に切り換えて
ゆき、９スロットで１サイクルとなるように切り換えて
ゆく。ここで１サイクルのスロット数は、メモリバンク
の数と一致している。以上のメモリ１０のＲ／Ｗやアド
レス制御及び信号分配手段９の制御を制御信号生成手段
１３によって行ない、データ放送デコーダに課せられた
信号処理を順次行なってゆく。

【００４７】この実施の形態では、比較的小さい容量の
ＡＤコンバータ２の出力とトランスバーサルフィルタ３
の出力を同時に同一のメモリバンクに書込み／読出し処
理を行い、比較的大容量であるデータ処理手段６からの
作成データの書込みには２タイムスロットを当ててい
る。このようにメモリバンクの動作スロットやそれに応
じたメモリバンクと信号処理部の接続を制御することに
よって、上述した実施の形態と同様に所望のシステム動
作が可能である。したがって、信号処理に必要とされる
データ容量や独立して動作可能なメモリバンク個数など
を考慮して、動作スロットの割当てやそれに応じた制御
を行うことで、データ放送の信号処理を行うことが可能
である。

【００４８】次に、本発明の他の実施の形態かかるデー
タ放送受信装置のデコーダの構成を図１１を用いて説明
する。この実施の形態にかかるデータ放送デコーダが、
図１に示した実施の形態のそれと異なる点は、図１の実
施の形態における信号分配手段９が、二つの信号分配手
段である信号分配手段Ａ９０１と信号分配手段Ｂ９０２
に分離されて構成されていること、メモリ１０がメモリ
Ａ１０１とメモリＢ１０２に分離されて構成されている
ことの２点である。この実施の形態は、複数の独立した
メモリバンクで構成されるメモリを、２つ備えたことに
特徴を有している。図１１中のＡＤコンバータ２やトラ
ンスバーサルフィルタ３などの各信号処理部は図１の実
施例での説明と同様である。

【００４９】図１２にメモリ１０１およびメモリ１０２
の構成例を示し、図１３に図１１の実施例における各メ
モリバンクの動作を示す。図１２において、１０３１〜
１０４２はそれぞれ独立して動作可能なメモリバンクで
あり、メモリバンクＡ１０３１〜Ｇ１０３７はメモリ１
０１を、メモリバンクＨ１０４１、Ｉ１０４２はメモリ
１０２を構成する場合を例として取り上げる。図１３に
は、メモリバンクＡ１０３１の動作、メモリバンクＢ１
０３２の動作、以下それぞれ図１２中のメモリバンクＣ
１０３３〜Ｉ１０４２の動作を示している。まず、最初
のスロット（ｔｓ１）では、メモリバンクＡ１０３１が
ＡＤコンバータ２の出力の書込みを、メモリバンクＢ１
０３２がトランスバーサルフィルタ３の出力の書込み
を、メモリバンクＣ１０３３が貯えられているＡＤコン
バータ２の出力の読出しを、メモリバンクＤ１０３４が
貯えられているトランスバーサルフィルタ３の出力の読
出しを、メモリバンクＥ１０３５がデータ再生手段１４
の出力の書込みを、メモリバンクＦ１０３６が誤り訂正
手段５へのデータ読出しと訂正データの書込みを、メモ
リバンクＧ１０３７がデータ処理手段６へのデータ読出
しを行なっている。

【００５０】本実施の形態では、メモリＡ１０１を７個
のメモリバンクから構成しているので、図１の実施の形
態の場合と同様に７スロットで１周期となるように、メ
モリ動作を行い、７個のメモリバンクＡ１０３１〜メモ
リバンクＧ１０３７を制御信号生成手段１３によって制
御する。メモリＢ１０２は、データ処理手段６からの出
力データの書込み動作と、出力ＩＦ処理手段８へのデー
タ読出し動作の２つの動作を行うので、メモリバンクＨ
１０４１およびメモリバンクＩ１０４２の２個のメモリ
バンクで構成し、２スロットで動作の１周期となるよう
にメモリバンクＨ１０４１およびメモリバンクＩ１０４
２を制御信号生成手段１３によって制御する。信号分配
手段Ａ９０１と、信号分配手段Ｂ９０２の２つの信号分
配手段は、図１３に示したメモリ動作に応じて各信号処
理部との接続を行い、各信号処理部へのデータ転送を行
なう。

【００５１】次に、図１１に示した実施の形態に用いた
図１２に示したメモリバンクの構成とは異なるメモリバ
ンクの構成例、および信号分配手段の構成例とした発明
の実施の形態を図１４を用いて説明する。図１４の実施
の形態では、図１１に示した実施の形態と同様に、メモ
リはメモリＡ１０１とメモリＢ１０２とに分離され、信
号分配手段は信号分配手段Ａ９１と信号分配手段Ｂ９２
とに分離されて設けらる。

【００５２】メモリＡ１０１はメモリバンクＡ１０５１
〜メモリバンクＧ１０５７の７個のメモリバンクを有し
ており、メモリＢ１０２はメモリバンクＨ１０６１とメ
モリバンクＩ１０６２の２個のメモリバンクを有してい
る。さらに、各メモリバンクはアドレスおよび読出し／
書込み制御が独立して制御信号生成手段１３によってな
されるが、データは、メモリバンクＡ１０５１〜メモリ
バンクＧ１０５７が共通のデータバスを介して信号分配
手段Ａ９１に接続され、メモリバンクＨ１０６１，メモ
リバンクＩ１０６２が共通のデータバスを介して信号分
配手段Ｂ９２に接続される。

【００５３】２つの信号分配手段である信号分配手段Ａ
９１と信号分配手段Ｂ９２は、夫々シリアル／パラレル
変換手段（Ｓ／Ｐ）９１１，９２１、パラレル／シリア
ル変換手段（Ｐ／Ｓ）９１２，９２２、マルチプレクサ
（ＭＰＸ）９１３，９２３を有している。ＭＰＸ９１
３、９２３は、トランスバーサルフィルタ３などの各信
号処理部との接続を行い、シリアル／パラレル変換手段
９１１、９２１は、入力されるデータをメモリバンクの
ｂｉｔ幅に合わせるようにデータを変換する。

【００５４】各メモリバンクに導かれたデータは、デー
タ放送受信装置のデコーダの動作に応じてＲ／Ｗ制御・
アドレス制御され、選択されたメモリバンクに書き込ま
れる。各メモリバンクからの読み出されるデータは、パ
ラレル／シリアル変換手段９１２，９２２に導かれ、各
信号処理部に応じたｂｉｔ幅に変換され、各信号処理部
へ導かれる。このようなメモリバンクの構成であって
も、メモリバンクのＲ／Ｗ制御・アドレス制御および信
号分配手段９０１，９０２の制御を行うことによって、
データ放送受信装置のデコーダの動作を実現することが
可能である。

【００５５】一般的に、メモリとロジックを分離してシ
ステムを構成するよりも、同一チップ内に構成すること
で、メモリとロジック間のピンインタフェースを回避す
ることができ、メモリとロジック間のデータ転送速度を
高速化することが可能となる。また、上記ピンインタフ
ェースでは、チップのピンをドライブするためのバッフ
ァアンプが必要となり、これに要する消費電力は、チッ
プ内のバッファと比較して大きいものとなる。したがっ
て、図１１に示したデータ放送受信装置のデコーダに本
実施の形態の構成を採用することによっても、信号処理
部とメモリ間において従来問題となっていた消費電力・
データ転送速度など問題点を回避しながら、高速動作・
低消費電力のデータ放送受信装置のデコーダを提供する
ことができ、高速動作を実現したい場合は、メモリとロ
ジック間のｂｉｔ幅を大きくすることによっても消費電
力の増大を招くことはない。

【００５６】以上、説明したように、メモリとロジック
間のｂｉｔ幅は消費電力について問題とならないことか
ら、図１、図１１に示した実施の形態を採用することに
よってｂｉｔ幅を自由に選択することができ、メモリの
構成も自由となり、システムに要求されるメモリとロジ
ック間の高速動作・低消費電力を実現することが可能と
なる。本発明の実施の形態では、取り上げたメモリバン
クの構成にとらわれることなく、メモリバンクで構成す
るメモリとロジックを同一チップ内に構成し、そのメモ
リ・ロジックを統括的に制御しシステムを実現できれ
ば、どのような構成であっても、低消費電力の効率的な
システムを実現することが可能である。

【００５７】ここで、本明細書で説明した本発明にかか
るデータ放送受信装置のデコーダを用いた映像表示装置
の構成例を図１５を用いて説明する。映像表示装置は、
テレビ電波を受信するアンテナ５１と、チューナ５２
と、ＮＴＳＣ信号をデコードするＮＴＳＣデコーダ５３
と、図１の実施の形態で説明したデータ放送受信装置の
デコーダ５４と、マルチプレクサ５５と、映像表示装置
５６を有して構成される。チューナ５１から出力される
信号から、ＮＴＳＣデコーダ５３で本来のテレビ映像を
信号として出力し、データ放送デコーダ５４はデータ放
送として送られてきているデータを取出しデコードし、
表示する信号として出力する。マルチプレクサ５５では
テレビ映像とデータ放送の映像とを、映像表示装置５６
上に分割して表示する為のマルチプレクスを行なう。図
１５に示した映像表示装置でも、本発明で説明したデー
タ放送受信装置を用いることにより、低消費電力なシス
テムを提供することが可能となる。

【００５８】

【発明の効果】上述したように、独立して動作可能な複
数のメモリバンクと、システムに必要な信号処理ブロッ
クを同一チップ内に備え、該メモリバンクの個数を複数
化し、ｂｉｔ幅をシステムに応じて構成することによ
り、低消費電力・高速動作のシステムを構成することが
できる。

【００５９】また、ｂｉｔ幅を大きくする、つまりメモ
リとロジック間のデータバス幅を広げても消費電力の増
大を招かないため、メモリとロジック間のデータバスの
幅を広げて、１個あたりのメモリの動作速度を低速化す
ることが可能となる。

【図面の簡単な説明】

【図１】本発明にかかるデータ放送受信装置の構成を示
す機能ブロック図。

【図２】本発明にかかるデータ放送受信装置に用いる複
数のメモリバンクからなるメモリの構成を示す概念図。

【図３】本発明にかかるデータ放送受信装置に用いる複
数のメモリバンクからなるメモリの他の構成を示す概念
図。

【図４】本発明にかかるデータ放送受信装置に用いる信
号分配手段の動作の形態を示す模式図。

【図５】本発明にかかるデータ放送受信装置に用いるデ
ータ再生手段の動作概念を示す動作説明図。

【図６】本発明にかかるデータ放送受信装置おけるメモ
リバンクと各信号処理部の接続の形態を示す接続形態
図。

【図７】本発明にかかるデータ放送受信装置おけるメモ
リバンクの動作の形態を示す動作形態図。

【図８】本発明にかかるデータ放送受信装置に用いられ
るデータブロックの構成を示す図。

【図９】本発明にかかるデータ放送受信装置おけるメモ
リバンクと各信号処理部の他の接続の形態を示す接続形
態図。

【図１０】本発明にかかるデータ放送受信装置おけるメ
モリバンクの他の動作の形態を示す動作形態図。

【図１１】本発明にかかるデータ放送受信装置の他の構
成を示す機能ブロック図。

【図１２】図１１に示した本発明にかかるデータ放送受
信装置に用いる複数のメモリバンクからなるメモリの構
成を示す概念図。

【図１３】図１１に示した本発明にかかるデータ放送受
信装置におけるメモリバンクの動作の形態を説明する動
作形態図。

【図１４】本発明にかかるデータ放送受信装置に用いる
複数のメモリバンクからなるメモリと信号分配手段の他
の構成を示す概念図。

【図１５】本発明のデータ放送受信装置を用いた映像表
示装置の構成を示す機能ブロック図。

【図１６】従来のデータ放送受信装置のデコーダの構成
を示す機能ブロック図。

【図１７】データ放送受信装置に用いるトランスバーサ
ルフィルタの構成を示す機能ブロック図。

【図１８】従来のデータ放送のデータラインの構成を示
す図。

【符号の説明】

１ データ入力端子 ２ ＡＤコンバータ ３ トランスバーサルフィルタ ４ タップ係数演算手段 ５ 誤り訂正手段 ６ データ処理手段 ７ ＲＯＭ ８ 出力ＩＦ処理手段 ９ 信号分配手段 １０ メモリ １１ データ出力端子 １２ ＤＡコンバータ １３ 制御信号生成手段 １４ データ再生手段 ５１ アンテナ ５２ チューナ ５３ ＮＴＳＣデコーダ ５４ データ放送受信装置のデコーダ ５５ マルチプレクサ ５６ 映像表示装置 ９１ 信号分配手段Ａ ９２ 信号分配手段Ｂ １０１ メモリＡ １０２ メモリＢ １４１ スライスレベル模式 ２０１ メモリＡ ２０２ メモリＢ ２０３ メモリＣ ２０４ メモリＤ ３０１ トランスバーサルフィルタデータ入力端子 ３０２ トランスバーサルフィルタデータ出力端子 ３１１〜３１８ 乗算手段 ３２１〜３２８ 加算器 ３３１〜３３７ ラッチ手段 ４０１ データ放送データライン構造 ４０２ 細分化されたデータブロック ４０３ データグループの構成 ９１１、９２１ シリアル／パラレル変換手段 ９１２、９２２ パラレル／シリアル変換手段 ９１３、９２３ マルチプレクサ １００１、１０１１、１０２１、１０３１、１０５１
メモリバンクＡ １００２、１０１２、１０２２、１０３２、１０５２
メモリバンクＢ １００３、１０１３、１０２３、１０３３、１０５３
メモリバンクＣ １００４、１０１４、１０２４、１０３４、１０５４
メモリバンクＤ １００５、１０１５、１０２５、１０３５、１０５５
メモリバンクＥ １００６、１０１６、１０２６、１０３６、１０５６
メモリバンクＦ １００７、１０１７、１０２７、１０３７、１０５７
メモリバンクＧ １００８、１０１８、１０２８、１０４１、１０６１
メモリバンクＨ １００９、１０２９、１０４２、１０６２ メモリバン
クＩ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 都留 康隆 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所マルチメディアシステム 開発本部内

Claims (7)

【特許請求の範囲】
1. 【請求項１】 テレビ信号を受信し、データ放送デコー
   ドを行うデータ放送受信装置において、独立して動作可
   能な複数のメモリバンクで構成するメモリと、該データ
   放送受信装置に必要とされる複数の信号処理部と、該信
   号処理部と上記メモリとの接続を行う信号分配手段と、
   前記メモリと前記信号分配手段の制御を行う制御信号生
   成手段とを設け、少なくとも前記メモリと前記信号分配
   手段と前記制御信号生成手段とを同一チップ内に具備し
   たことを特徴とする、低消費電力・高速アクセスを可能
   とするメモリとロジック間のインタフェースを実現する
   データ放送受信装置。
2. 【請求項２】 信号分配手段は、メモリと各信号処理部
   との接続を周期的に切り換えることを特徴とする請求項
   １記載のデータ放送受信装置。
3. 【請求項３】 制御信号生成手段は、メモリと各信号処
   理部との接続に応じて、周期的にメモリの動作を切り換
   えることを特徴とする請求項２記載のデータ放送受信装
   置。
4. 【請求項４】 信号分配手段は、メモリと各信号処理部
   との接続に応じて信号分配手段で行うデータバス幅の調
   整を行うシリアル／パラレル変換手段と、パラレル／シ
   リアル変換手段を具備し、周期的に該変換手段の入力ｂ
   ｉｔ幅と出力ｂｉｔ幅を切り換えることを特徴とする請
   求項１ないし請求項３のいずれか記載のデータ放送受信
   装置。
5. 【請求項５】 制御信号生成手段は、独立して動作可能
   なメモリバンクの個数に応じて接続される信号処理動作
   の種類が確定されており、信号処理動作の種類の数を１
   周期として、周期的にメモリの制御と信号処理部の接続
   制御を行うことを特徴とする請求項１ないし請求項４の
   いずれか記載のデータ放送受信装置。
6. 【請求項６】 独立して動作可能なメモリバンクの個数
   に応じて接続される信号処理動作の種類は、各信号処理
   の容量に応じて信号処理動作の種類がまとめられもしく
   は分割されることを特徴とする請求項５記載のデータ放
   送受信装置。
7. 【請求項７】 請求項１ないし請求項６のいずれか記載
   のデータ放送受信装置を搭載した半導体チップチップを
   具備したことを特徴とする、装置全体の消費電力を低下
   させるデータ放送受信装置を用いた映像表示装置。