JPH0627917A - ディスプレイシステム - Google Patents
ディスプレイシステムInfo
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- JPH0627917A JPH0627917A JP4150876A JP15087692A JPH0627917A JP H0627917 A JPH0627917 A JP H0627917A JP 4150876 A JP4150876 A JP 4150876A JP 15087692 A JP15087692 A JP 15087692A JP H0627917 A JPH0627917 A JP H0627917A
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- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/02—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the way in which colour is displayed
- G09G5/04—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the way in which colour is displayed using circuits for interfacing with colour displays
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/02—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the way in which colour is displayed
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T9/00—Image coding
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Multimedia (AREA)
- Controls And Circuits For Display Device (AREA)
- Image Input (AREA)
- Compression Of Band Width Or Redundancy In Fax (AREA)
- Image Processing (AREA)
- Color Television Systems (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
Abstract
(57)【要約】
【目的】 実時間画像伸長を行うことの出来るフレーム
バッファを有するディスプレイシステム。 【構成】 ディスプレイシステムは少くとも一対のエン
コード化カラーとピクセル画像の一つのピクセル副部分
の内のどのピクセルがそれらカラーの一方を受けるかを
限定する一つのビットＭＡＳＫを示す圧縮ピクセル画像
を受けるための記憶手段を含むディスプレイシステムを
開示する。このシステムは複数のメモリモジュールを含
む。上記副部分内のピクセルはこれらメモリモジュール
内でインターリーブされる。データを各モジュールに並
列に書込ませるための信号を与えるためのジェネレータ
が設けられる。これらモジュールにエンコード化カラー
を示すデータを与えるためのレジスタ手段が設けられ
る。制御装置はＭＡＳＫビットに応答してそのＭＡＳＫ
ビット位置値によりカラーに指定される副部分のすべて
のピクセル位置に並列でそして一つのメモリサイクルで
上記エンコードされたカラーデータを書込ませるように
上記ジェネレータを制御するための制御手段が設けられ
る。
バッファを有するディスプレイシステム。 【構成】 ディスプレイシステムは少くとも一対のエン
コード化カラーとピクセル画像の一つのピクセル副部分
の内のどのピクセルがそれらカラーの一方を受けるかを
限定する一つのビットＭＡＳＫを示す圧縮ピクセル画像
を受けるための記憶手段を含むディスプレイシステムを
開示する。このシステムは複数のメモリモジュールを含
む。上記副部分内のピクセルはこれらメモリモジュール
内でインターリーブされる。データを各モジュールに並
列に書込ませるための信号を与えるためのジェネレータ
が設けられる。これらモジュールにエンコード化カラー
を示すデータを与えるためのレジスタ手段が設けられ
る。制御装置はＭＡＳＫビットに応答してそのＭＡＳＫ
ビット位置値によりカラーに指定される副部分のすべて
のピクセル位置に並列でそして一つのメモリサイクルで
上記エンコードされたカラーデータを書込ませるように
上記ジェネレータを制御するための制御手段が設けられ
る。
Description
【０００１】
【産業上の利用分野】本発明は高性能ディスプレイシス
テムに関し、詳細には画像伸長（imagedecompression)
を実時間で行うそのような高性能ディスプレイシステム
に用いるフレームバッファに関する。
テムに関し、詳細には画像伸長（imagedecompression)
を実時間で行うそのような高性能ディスプレイシステム
に用いるフレームバッファに関する。
【０００２】
【従来の技術】科学的な図形化（visualization)はユー
ザの処理する多量のデータをよりよく理解する上で重要
である。それら図形化は一般に大型のスーパーコンピュ
ータで計算されそして高速ネットワークを介して見るべ
くユーザのワークステーションに送られる。図形化のた
めの一つの有力な技術はデータのユーザによる理解を深
めるためのモーション（motion）の使用である。モニタ
中のデータの種々の面を示すアニメーションをつくりそ
してそれらを滑らかなモーションのシーケンスとして表
示することにより、そのデータについてより多くの情報
を伝えることが出来る。
ザの処理する多量のデータをよりよく理解する上で重要
である。それら図形化は一般に大型のスーパーコンピュ
ータで計算されそして高速ネットワークを介して見るべ
くユーザのワークステーションに送られる。図形化のた
めの一つの有力な技術はデータのユーザによる理解を深
めるためのモーション（motion）の使用である。モニタ
中のデータの種々の面を示すアニメーションをつくりそ
してそれらを滑らかなモーションのシーケンスとして表
示することにより、そのデータについてより多くの情報
を伝えることが出来る。
【０００３】ユーザ側のディスプレイの解像度が高くな
ると、所要の滑らかなモーションを与えるために充分な
データをネットワークを介して送ることはますます困難
となる。高帯域通信ネットワークを用いても滑らかな動
き（３０フレーム／秒以上）をつくるに充分なデータを
送ることは或る種の圧縮と伸長を用いないかぎり困難で
ある。各画素を２４ビットで表わし、各８ビットバイト
が一つの色を表わすとすれば、動きを示すに必要なデー
タスループットＴ（バイト／秒）は、Ｈres を水平解像
度またはスキャンライン当りの画素数とし、Ｖres を垂
直解像度またはフレーム当りのスキャンラインの数と
し、Ｆref をフレームレートとすると Ｔ＝３Ｈres Ｖres Ｆref （バイト／秒） となる。
ると、所要の滑らかなモーションを与えるために充分な
データをネットワークを介して送ることはますます困難
となる。高帯域通信ネットワークを用いても滑らかな動
き（３０フレーム／秒以上）をつくるに充分なデータを
送ることは或る種の圧縮と伸長を用いないかぎり困難で
ある。各画素を２４ビットで表わし、各８ビットバイト
が一つの色を表わすとすれば、動きを示すに必要なデー
タスループットＴ（バイト／秒）は、Ｈres を水平解像
度またはスキャンライン当りの画素数とし、Ｖres を垂
直解像度またはフレーム当りのスキャンラインの数と
し、Ｆref をフレームレートとすると Ｔ＝３Ｈres Ｖres Ｆref （バイト／秒） となる。
【０００４】実時間モーションビデオ用の高帯域をサポ
ートするには非常に高い帯域通信ネットワークが必要で
ある。そのようなネットワークの一つはＨＰＰＩ（高性
能並列インターフェース）である。ＨＰＰＩは３２ビッ
ト幅のデータパスを用いて最大１００×１０6 バイト／
秒のデータレートを支持するように設計される。しかし
ながら、ＨＰＰＩのこの帯域であっても高解像度実時間
の滑らかなモーションの画像には充分でない。例えば、
３２ビット幅のＨＰＰＩパスを用いる２０４８×１５３
６高分解能ディスプレイモニタに全スケール像を表示す
るためには達成可能な最大フレームレートは、Ｔhppiを
ＨＰＰＩの１００，０００，０００バイト／秒スループ
ットとすると Ｆref ＝Ｔhppi／（３Ｈres Ｖres ） ＝１００，０００，０００／（３×２０４８×１５３６） ＝１０．６フレーム／秒 となる。
ートするには非常に高い帯域通信ネットワークが必要で
ある。そのようなネットワークの一つはＨＰＰＩ（高性
能並列インターフェース）である。ＨＰＰＩは３２ビッ
ト幅のデータパスを用いて最大１００×１０6 バイト／
秒のデータレートを支持するように設計される。しかし
ながら、ＨＰＰＩのこの帯域であっても高解像度実時間
の滑らかなモーションの画像には充分でない。例えば、
３２ビット幅のＨＰＰＩパスを用いる２０４８×１５３
６高分解能ディスプレイモニタに全スケール像を表示す
るためには達成可能な最大フレームレートは、Ｔhppiを
ＨＰＰＩの１００，０００，０００バイト／秒スループ
ットとすると Ｆref ＝Ｔhppi／（３Ｈres Ｖres ） ＝１００，０００，０００／（３×２０４８×１５３６） ＝１０．６フレーム／秒 となる。
【０００５】１０．６フレーム／秒では一つのオブジェ
クトのかなりのモーションはぎくしゃくしたものとな
る。より滑らかなモーションを得る一つの方法は更に高
い帯域をもつ通信ネットワークを用いることである。し
かしながら、そのような高帯域通信ネットワークは高価
であり、多くのユーザについてはそのコスト／性能比は
受け入れ難いものである。実時間モーション画像通信を
達成する他の方法は画像圧縮／伸長技術を組込むことで
ある。
クトのかなりのモーションはぎくしゃくしたものとな
る。より滑らかなモーションを得る一つの方法は更に高
い帯域をもつ通信ネットワークを用いることである。し
かしながら、そのような高帯域通信ネットワークは高価
であり、多くのユーザについてはそのコスト／性能比は
受け入れ難いものである。実時間モーション画像通信を
達成する他の方法は画像圧縮／伸長技術を組込むことで
ある。
【０００６】画像の圧縮と伸長を用いる一つの利点はソ
ースにおいて画像シーケンスを記録するに必要な記憶手
段を低減することの出来ることである。図形のサーバは
ムービーシーケンスを作成するがその圧縮された画像デ
ータのみを記憶すればよい。これは従来より著しく多い
画像フレームのディジタルビデオレコーダとしてスーパ
ーコンピュータのＤＡＳＤ（すなわちディスク）記憶装
置を使用しうるようにする。この圧縮／伸長の他の利点
は画像の転送に必要な帯域幅が減少するということであ
る。
ースにおいて画像シーケンスを記録するに必要な記憶手
段を低減することの出来ることである。図形のサーバは
ムービーシーケンスを作成するがその圧縮された画像デ
ータのみを記憶すればよい。これは従来より著しく多い
画像フレームのディジタルビデオレコーダとしてスーパ
ーコンピュータのＤＡＳＤ（すなわちディスク）記憶装
置を使用しうるようにする。この圧縮／伸長の他の利点
は画像の転送に必要な帯域幅が減少するということであ
る。
【０００７】好適な圧縮アルゴリズムはヒーリー他（He
aly et al.）の文献“DigitalVideo Bandwidth Compres
sion Usig Truncation Coding",IEEE Traus.Comm.,COM-
9,Dec 1981,pp.1809-1823 に詳述されているブロック打
切り法（blocktruncation wethod)である。これは高品
質テキスト及び図形画像圧縮および充分に高い品質のテ
レビジョン形の自然な画像を与える。この圧縮法自体は
本発明に直接関係しないがその特定の点についてのみこ
こで述べる。
aly et al.）の文献“DigitalVideo Bandwidth Compres
sion Usig Truncation Coding",IEEE Traus.Comm.,COM-
9,Dec 1981,pp.1809-1823 に詳述されているブロック打
切り法（blocktruncation wethod)である。これは高品
質テキスト及び図形画像圧縮および充分に高い品質のテ
レビジョン形の自然な画像を与える。この圧縮法自体は
本発明に直接関係しないがその特定の点についてのみこ
こで述べる。
【０００８】このアルゴリズムの基本概念は夫々４×４
画素領域（３バイト／画素として４８バイト）を二つの
色（６バイト）と１６ビット幅のＭＡＳＫで表示するこ
とである。これら二つの色はその４×４画素領域内の色
の分布を最もよく表わすために統計的に計算される。こ
れらの色はＨ１カラーおよびＬ０カラーと呼ばれる。各
ＭＡＳＫビットは対応する画素がＨ１カラーであるかＬ
０カラーであるかを決定する。ＭＡＳＫが“１”であれ
ば対応する画素はＨ１カラーとなり、“０”であればＬ
０カラーとなる。これを図１に示す。図１は４×４画素
領域２０のそのＭＡＳＫ２２へのビットマッピングを示
している。４×４画素はＨ１およびＬ０カラー（夫々３
バイト）と１６ビットＭＡＳＫ（２バイト）で表わすこ
とが出来るから、圧縮比はＲcmp ＝４８／（３＋３＋
２）＝６となる。
画素領域（３バイト／画素として４８バイト）を二つの
色（６バイト）と１６ビット幅のＭＡＳＫで表示するこ
とである。これら二つの色はその４×４画素領域内の色
の分布を最もよく表わすために統計的に計算される。こ
れらの色はＨ１カラーおよびＬ０カラーと呼ばれる。各
ＭＡＳＫビットは対応する画素がＨ１カラーであるかＬ
０カラーであるかを決定する。ＭＡＳＫが“１”であれ
ば対応する画素はＨ１カラーとなり、“０”であればＬ
０カラーとなる。これを図１に示す。図１は４×４画素
領域２０のそのＭＡＳＫ２２へのビットマッピングを示
している。４×４画素はＨ１およびＬ０カラー（夫々３
バイト）と１６ビットＭＡＳＫ（２バイト）で表わすこ
とが出来るから、圧縮比はＲcmp ＝４８／（３＋３＋
２）＝６となる。
【０００９】その伸長機構は圧縮より簡単である。夫々
４×４画素マトリクスについて宛先装置は二つのカラー
（Ｈ１とＬ０）と一つの１６ビットＭＡＳＫを受ける。
このＭＡＳＫの各ビットについて、４×４画素マトリク
ス内の対応する画素はそのＭＡＳＫビットが“１”のと
きＨ１カラー、“０”のときＬ０カラーを得る。図２は
各画素が二つのカラーＡとＢのいずれかである任意の４
×４画素領域２４の圧縮されたデータフォーマットを示
す。
４×４画素マトリクスについて宛先装置は二つのカラー
（Ｈ１とＬ０）と一つの１６ビットＭＡＳＫを受ける。
このＭＡＳＫの各ビットについて、４×４画素マトリク
ス内の対応する画素はそのＭＡＳＫビットが“１”のと
きＨ１カラー、“０”のときＬ０カラーを得る。図２は
各画素が二つのカラーＡとＢのいずれかである任意の４
×４画素領域２４の圧縮されたデータフォーマットを示
す。
【００１０】代表的なシステムではネットワークを介し
て受信したデータはフレームバッファに記憶しうる状態
となるまで一時的にＦＩＦＯ記憶装置へと緩衝される。
好適なフレームバッファはビデオランダムアクセスメモ
リ（ＶＲＡＭs ）で構成される。そのようなＶＲＡＭs
は高速ページモードで動作し、そのメモリサイクルは一
般に５０nsである。
て受信したデータはフレームバッファに記憶しうる状態
となるまで一時的にＦＩＦＯ記憶装置へと緩衝される。
好適なフレームバッファはビデオランダムアクセスメモ
リ（ＶＲＡＭs ）で構成される。そのようなＶＲＡＭs
は高速ページモードで動作し、そのメモリサイクルは一
般に５０nsである。
【００１１】伸長は圧縮されたデータフォーマットをフ
レームバッファに記憶しそしてビデオ再生時に画素デー
タを伸長することで行うことが出来ることは周知であ
る。他の方法は画像をフレームバッファに記憶する前に
伸長するものである。第一の方法は第二の方法よりフレ
ームバッファメモリの量は少くてよいが、圧縮された画
素データのフォーマットがデータ処理について容易には
使用出来ずそして殆どすべての動作に画素データの伸長
が必要であるため問題である。また、フレームバッファ
が一つの圧縮データフォーマットのみを記憶するとすれ
ば他のフレームバッファを用いて圧縮されていない画像
を記憶しなければならない。そのためにはデータをフレ
ームバッファに記憶する前に伸長し、フレームバッファ
がＲ，Ｇ，Ｂ画素フォーマットのみを含むようにするこ
とである。
レームバッファに記憶しそしてビデオ再生時に画素デー
タを伸長することで行うことが出来ることは周知であ
る。他の方法は画像をフレームバッファに記憶する前に
伸長するものである。第一の方法は第二の方法よりフレ
ームバッファメモリの量は少くてよいが、圧縮された画
素データのフォーマットがデータ処理について容易には
使用出来ずそして殆どすべての動作に画素データの伸長
が必要であるため問題である。また、フレームバッファ
が一つの圧縮データフォーマットのみを記憶するとすれ
ば他のフレームバッファを用いて圧縮されていない画像
を記憶しなければならない。そのためにはデータをフレ
ームバッファに記憶する前に伸長し、フレームバッファ
がＲ，Ｇ，Ｂ画素フォーマットのみを含むようにするこ
とである。
【００１２】伸長については多くの問題がある。まず第
一は伸長はフレームバッファをシステムのネックとしな
いようにするために実時間で行わねばならないことであ
る。例えば、ＡＰＰＩパスについては、４×４画素圧縮
データの伝送は公称８０nsの時間を要する。フレームバ
ッファがネックにならないようにするには８０ns／圧縮
データセットで伸長を行うことが出来なくてはならな
い。この伸長は市販の部品を用いてコスト的に合理的に
行うべきである。
一は伸長はフレームバッファをシステムのネックとしな
いようにするために実時間で行わねばならないことであ
る。例えば、ＡＰＰＩパスについては、４×４画素圧縮
データの伝送は公称８０nsの時間を要する。フレームバ
ッファがネックにならないようにするには８０ns／圧縮
データセットで伸長を行うことが出来なくてはならな
い。この伸長は市販の部品を用いてコスト的に合理的に
行うべきである。
【００１３】メモリの帯域幅を改善する従来の方法はそ
のメモリをインターリーブするものである。メモリのイ
ンターリーブには二通りの方法がある。その一つの方法
は、１メモリアクセス時間内に一つのＮウェイ（way)で
インターリーブされるメモリについてＮ回のオペレーシ
ョンがあるようにインターリーブされるメモリに並列に
アクセスするものである。第二の方法は一つの異なるモ
ジュールに対する他のメモリアクセスが一つのＮウェイ
でインターリーブされるメモリについて１／Ｎメモリサ
イクルペリオド遅れてスタートしうるように時系列重複
形（time-serial overlapped manner)でインターリーブ
されるメモリをアクセスするものである。
のメモリをインターリーブするものである。メモリのイ
ンターリーブには二通りの方法がある。その一つの方法
は、１メモリアクセス時間内に一つのＮウェイ（way)で
インターリーブされるメモリについてＮ回のオペレーシ
ョンがあるようにインターリーブされるメモリに並列に
アクセスするものである。第二の方法は一つの異なるモ
ジュールに対する他のメモリアクセスが一つのＮウェイ
でインターリーブされるメモリについて１／Ｎメモリサ
イクルペリオド遅れてスタートしうるように時系列重複
形（time-serial overlapped manner)でインターリーブ
されるメモリをアクセスするものである。
【００１４】いずれの場合にもフレームバッファは伸長
帯域幅がフレームバッファがシステムのボトルネックと
ならないように通信ネットワークの帯域幅以上となるよ
うに設計されるべきである。この帯域幅を最大にするた
めには各メモリモジュールは、すべてのモジュールが並
列動作しうるように独立したデータパスおよび別々の制
御を有すべきである。前述したように、ＨＰＰＩ通信ネ
ットワークの場合には１６ピクセルの情報が８０ns毎に
転送される（１６ピクセル／５０ns＝２００×１０6 ピ
クセル／秒）。５０nsの帯域幅のメモリチップをメモリ
モジュールに使用するとすれば、Ｎは少くとも１０でな
くてはらない（１０ピクセル／５０ns＝２００×１０6
ピクセル／秒）。Ｎが１６なら、最大帯域幅３２０×１
０6 ピクセル／秒が達成出来る（１６ピクセル／５０n
s）。簡単なメモリインターリーブは最良の性能を与え
るが、夫々が固有のデータパスと制御を備えた複数のメ
モリモジュールによる複雑さとコストを正当なものとす
るものではない。
帯域幅がフレームバッファがシステムのボトルネックと
ならないように通信ネットワークの帯域幅以上となるよ
うに設計されるべきである。この帯域幅を最大にするた
めには各メモリモジュールは、すべてのモジュールが並
列動作しうるように独立したデータパスおよび別々の制
御を有すべきである。前述したように、ＨＰＰＩ通信ネ
ットワークの場合には１６ピクセルの情報が８０ns毎に
転送される（１６ピクセル／５０ns＝２００×１０6 ピ
クセル／秒）。５０nsの帯域幅のメモリチップをメモリ
モジュールに使用するとすれば、Ｎは少くとも１０でな
くてはらない（１０ピクセル／５０ns＝２００×１０6
ピクセル／秒）。Ｎが１６なら、最大帯域幅３２０×１
０6 ピクセル／秒が達成出来る（１６ピクセル／５０n
s）。簡単なメモリインターリーブは最良の性能を与え
るが、夫々が固有のデータパスと制御を備えた複数のメ
モリモジュールによる複雑さとコストを正当なものとす
るものではない。
【００１５】第二の問題は局所ワークステーションから
フレームバッファにアクセスしなければならないことで
ある。更に、このアクセスは非圧縮モードあるいは圧縮
モードでなくてはならない。非圧縮モードアクセスは、
伸長されたデータが画像処理用に局所ワークステーショ
ンで使用される場合には重要である。圧縮モードアクセ
スも局所ワークステーションの性能向上を可能にする。
フレームバッファにアクセスしなければならないことで
ある。更に、このアクセスは非圧縮モードあるいは圧縮
モードでなくてはならない。非圧縮モードアクセスは、
伸長されたデータが画像処理用に局所ワークステーショ
ンで使用される場合には重要である。圧縮モードアクセ
スも局所ワークステーションの性能向上を可能にする。
【００１６】第三の問題は高解像度モニタについてＶＲ
ＡＭの直列出力はそのモニタに必要な帯域幅を与えるた
めにインターリーブされねばならないということであ
る。今日のＶＲＡＭは約３３ＭＨｚの直列出力帯域幅を
有するから、一般的なフレームバッファの設計は付加さ
れるディスプレイによりインターリーブされる直列出力
ポートを有する。例えば、解像度が１２８０×１０２４
のモニタについてはビデオ帯域幅は１１０ＭＨｚであ
る。このように４ウェイＶＲＡＭシリアル出力インター
リーブがそのような解像度については充分である。しか
しながら、２０４８×１５３６の解像をもつモニタにつ
いてはビデオ帯域幅は２６０ＭＨｚである。これは、４
ウェイインターリーブだけでは４×３３ＭＨｚまたは１
３２ＭＨｚを与えるが８ウェイは２６４ＭＨｚとなるか
ら、８０ウェイインターリーブを必要とする。フレーム
バッファ設計および伸長設計はモニタの解像度に対し制
限されないようにフレキシブルなビデオ出力帯域幅を与
えることが出来るようにすべきである。
ＡＭの直列出力はそのモニタに必要な帯域幅を与えるた
めにインターリーブされねばならないということであ
る。今日のＶＲＡＭは約３３ＭＨｚの直列出力帯域幅を
有するから、一般的なフレームバッファの設計は付加さ
れるディスプレイによりインターリーブされる直列出力
ポートを有する。例えば、解像度が１２８０×１０２４
のモニタについてはビデオ帯域幅は１１０ＭＨｚであ
る。このように４ウェイＶＲＡＭシリアル出力インター
リーブがそのような解像度については充分である。しか
しながら、２０４８×１５３６の解像をもつモニタにつ
いてはビデオ帯域幅は２６０ＭＨｚである。これは、４
ウェイインターリーブだけでは４×３３ＭＨｚまたは１
３２ＭＨｚを与えるが８ウェイは２６４ＭＨｚとなるか
ら、８０ウェイインターリーブを必要とする。フレーム
バッファ設計および伸長設計はモニタの解像度に対し制
限されないようにフレキシブルなビデオ出力帯域幅を与
えることが出来るようにすべきである。
【００１７】種々の画像圧縮／伸長法が従来存在する。
【００１８】米国特許第４８５７９９２号明細書はハー
ドウェア圧縮／伸長機構を示しており、画像は２群のデ
ィジタルデータで特徴づけられている。第１データ群は
元の画像を低域フィルタに通しその後それを部分的にサ
ンプリング（sub-sampling）することにより得られる。
第２データ群は第１データ群の補間された画像と元の画
像との間のデルタパルス‐コード変調されたデータ群で
ある。これら２群のデータはラン長コード化技術により
圧縮される。
ドウェア圧縮／伸長機構を示しており、画像は２群のデ
ィジタルデータで特徴づけられている。第１データ群は
元の画像を低域フィルタに通しその後それを部分的にサ
ンプリング（sub-sampling）することにより得られる。
第２データ群は第１データ群の補間された画像と元の画
像との間のデルタパルス‐コード変調されたデータ群で
ある。これら２群のデータはラン長コード化技術により
圧縮される。
【００１９】米国特許第４９７５７７１号明細書は、複
数のヒデオチャンネルを、ビデオデータを圧縮しそして
放送媒体にパケットとして時間多重化することにより単
一チャンネルの搬送波で放送しうるようにした方法を示
している。基本的にこの特許は単一の搬送波で複数チャ
ンネルのビデオをいかにしてより効率よく使用するかを
示している。
数のヒデオチャンネルを、ビデオデータを圧縮しそして
放送媒体にパケットとして時間多重化することにより単
一チャンネルの搬送波で放送しうるようにした方法を示
している。基本的にこの特許は単一の搬送波で複数チャ
ンネルのビデオをいかにしてより効率よく使用するかを
示している。
【００２０】米国特許第４９７０６６３号明細書は、１
５ビットの赤、緑および青のソース画像データを部分的
にサンプリングしそして８ビットのＬＵＶ輝度および色
値に変換するようにする圧縮方法を用いて画像品質を改
善する方法を示す。ディスプレイ上ではこのＬＵＶフォ
ーマットのデータはディザー技術を用いて全解像度まで
伸長される。
５ビットの赤、緑および青のソース画像データを部分的
にサンプリングしそして８ビットのＬＵＶ輝度および色
値に変換するようにする圧縮方法を用いて画像品質を改
善する方法を示す。ディスプレイ上ではこのＬＵＶフォ
ーマットのデータはディザー技術を用いて全解像度まで
伸長される。
【００２１】米国特許第４７９７７２９号明細書はブロ
ック切捨て技術（Block truncationtechnique）にもと
づく圧縮／伸長方法を示す。伸長はマルチプレクサとレ
ジスタを用いることにより直列で行われる。Ｈ１および
Ｌ０カラーデータが２つのレジスタにワードされそして
それらはピクセル順にビットＭＡＳＫにもとづき選ばれ
る。この特許はＹ，Ｉ，Ｑカラー信号成分の使用を示
し、例えばＹ成分については４×４ピクセル群の伸長を
行うには１６サイクルが必要である。伸長は直列である
からその帯域幅は限られる。
ック切捨て技術（Block truncationtechnique）にもと
づく圧縮／伸長方法を示す。伸長はマルチプレクサとレ
ジスタを用いることにより直列で行われる。Ｈ１および
Ｌ０カラーデータが２つのレジスタにワードされそして
それらはピクセル順にビットＭＡＳＫにもとづき選ばれ
る。この特許はＹ，Ｉ，Ｑカラー信号成分の使用を示
し、例えばＹ成分については４×４ピクセル群の伸長を
行うには１６サイクルが必要である。伸長は直列である
からその帯域幅は限られる。
【００２２】米国特許第４５８０１３４号明細書はカラ
ー画像のエンコード、伝送、記憶および発生のためのシ
ステムを示す。この特許もブロック切捨て技術を用いて
おり、圧縮されたデータブロックがブロックバッファメ
モリに記憶される。この特許はビデオ出力パスにおいて
“高速”シリアル伸長ブロックを用いる。このシステム
は高性能グラフィックディスプレイにデータ転送を可能
にするために非常に複雑で高価なオン・ザ・フライデコ
ード回路を必要とする。更に、フレームバッファは圧縮
されたデータフォーマットのみを記憶するから、非圧縮
画像の記憶には使用出来ない。ブロック切捨て技術は損
失の大きい圧縮／伸長法を用いるから、画像品質が最も
重要である場合には非圧縮モードが望ましい。
ー画像のエンコード、伝送、記憶および発生のためのシ
ステムを示す。この特許もブロック切捨て技術を用いて
おり、圧縮されたデータブロックがブロックバッファメ
モリに記憶される。この特許はビデオ出力パスにおいて
“高速”シリアル伸長ブロックを用いる。このシステム
は高性能グラフィックディスプレイにデータ転送を可能
にするために非常に複雑で高価なオン・ザ・フライデコ
ード回路を必要とする。更に、フレームバッファは圧縮
されたデータフォーマットのみを記憶するから、非圧縮
画像の記憶には使用出来ない。ブロック切捨て技術は損
失の大きい圧縮／伸長法を用いるから、画像品質が最も
重要である場合には非圧縮モードが望ましい。
【００２３】米国特許第４５６４９１５号明細書はカラ
ーテレビジョンラスタ走査ビデオ出力を与えるコンピュ
ータグラフィックシステムを示す。それに示されるアー
キテクチャはフレームバッファを単純なカラーマップシ
ステムからＲＧＢ全カラー解像システムにグレードアッ
プさせるものであるがメモリが余分に必要である。
ーテレビジョンラスタ走査ビデオ出力を与えるコンピュ
ータグラフィックシステムを示す。それに示されるアー
キテクチャはフレームバッファを単純なカラーマップシ
ステムからＲＧＢ全カラー解像システムにグレードアッ
プさせるものであるがメモリが余分に必要である。
【００２４】米国特許第４５４１０１０号明細書は画像
検出装置およびバッファメモリの両方に電荷結合装置の
アレイを用いる電子カメラを示している。プレビューモ
ードが他の専用のバッファを必要とせずにビデオ周波数
でＣＲＴモニタに表示しうるようにする方法を詳述して
いる。
検出装置およびバッファメモリの両方に電荷結合装置の
アレイを用いる電子カメラを示している。プレビューモ
ードが他の専用のバッファを必要とせずにビデオ周波数
でＣＲＴモニタに表示しうるようにする方法を詳述して
いる。
【００２５】IBM Technical Disclosure Bulletin,Augu
st,1985,pp.958-959は画像伸長が画像バッファでの記憶
前に生じるごとくなった画像圧縮／伸長方法を示してい
る。この記憶された画像は関連するコマンドに従って表
示するために全点アレドス可能メモリにマッピングされ
る。
st,1985,pp.958-959は画像伸長が画像バッファでの記憶
前に生じるごとくなった画像圧縮／伸長方法を示してい
る。この記憶された画像は関連するコマンドに従って表
示するために全点アレドス可能メモリにマッピングされ
る。
【００２６】
【発明が解決しようとする課題】従って本発明の目的は
実時間画像伸長を行うことの出来るフレームバッファを
特徴とする改善されたディスプレイシステムを提供する
ことである。
実時間画像伸長を行うことの出来るフレームバッファを
特徴とする改善されたディスプレイシステムを提供する
ことである。
【００２７】本発明の他の目的は画像伸長が高解像度表
示画像について実時間で達成しうるようにした改善され
たディスプレイシステムを提供することである。
示画像について実時間で達成しうるようにした改善され
たディスプレイシステムを提供することである。
【００２８】本発明の他の目的は市販のハードウェアを
使用しうるにもかかわらず著しく改善されたシステムパ
フォーマンス特性を示す改善されたディスプレイシステ
ムを提供することである。
使用しうるにもかかわらず著しく改善されたシステムパ
フォーマンス特性を示す改善されたディスプレイシステ
ムを提供することである。
【００２９】
【課題を解決するための手段及び作用】ディスプレイシ
ステムは少くとも一対のエンコードされたカラーとそれ
らカラーの内の一つを、ピクセル画像の一つのピクセル
部分群の内のどのピクセルが受けるかを限定するビット
ＭＡＳＫとを特徴とする、圧縮ピクセル画像を受ける記
憶手段を含む。このシステムは複数のメモリモジュール
を含む。この部分群内のピクセルはこれらモジュールに
おいてインターリーブされる。データを夫々のモジュー
ルに並列に書込ませるための信号を与えるためのジェネ
レータが設けられる。レジスタ手段がそれらモジュール
にエンコードされたカラーを示すデータを与えるために
設けられる。制御装置はＭＡＳＫビットに応じて、エン
コードされたカラーデータを並列にそして一つのメモリ
サイクルで、ＭＡＳＫビット位置値によりそれらカラー
に指定されるこの部分群のすべてのピクセル位置に書込
むようにこのジェネレータを制御する。
ステムは少くとも一対のエンコードされたカラーとそれ
らカラーの内の一つを、ピクセル画像の一つのピクセル
部分群の内のどのピクセルが受けるかを限定するビット
ＭＡＳＫとを特徴とする、圧縮ピクセル画像を受ける記
憶手段を含む。このシステムは複数のメモリモジュール
を含む。この部分群内のピクセルはこれらモジュールに
おいてインターリーブされる。データを夫々のモジュー
ルに並列に書込ませるための信号を与えるためのジェネ
レータが設けられる。レジスタ手段がそれらモジュール
にエンコードされたカラーを示すデータを与えるために
設けられる。制御装置はＭＡＳＫビットに応じて、エン
コードされたカラーデータを並列にそして一つのメモリ
サイクルで、ＭＡＳＫビット位置値によりそれらカラー
に指定されるこの部分群のすべてのピクセル位置に書込
むようにこのジェネレータを制御する。
【００３０】
【実施例】図３において、ディスプレイ３０、１６メモ
リモジュールフレームバッファ３２、および個々のフレ
ームバッファモジュール３４の間の相互関係を説明す
る。ディスプレイ３０は例えばラスタとして表示される
１０２４×１０２４ピクセルからなる。拡張された副部
分３６はディスプレイ３０の左上のコーナを示しそして
４ピクセル×４ピクセル副部分を含み、そこにあるピク
セルの夫々のアドレスを示す。各ピクセルアドレスはコ
ラム表示とそれに続く行表示を有し、左上のピクセルの
アドレスは（０，０）であり、以下行０については
（１，０），（２，０）のアドレスを有する。各ピクセ
ルは３バイト（各８ビット）のカラー情報で表わされ
る。
リモジュールフレームバッファ３２、および個々のフレ
ームバッファモジュール３４の間の相互関係を説明す
る。ディスプレイ３０は例えばラスタとして表示される
１０２４×１０２４ピクセルからなる。拡張された副部
分３６はディスプレイ３０の左上のコーナを示しそして
４ピクセル×４ピクセル副部分を含み、そこにあるピク
セルの夫々のアドレスを示す。各ピクセルアドレスはコ
ラム表示とそれに続く行表示を有し、左上のピクセルの
アドレスは（０，０）であり、以下行０については
（１，０），（２，０）のアドレスを有する。各ピクセ
ルは３バイト（各８ビット）のカラー情報で表わされ
る。
【００３１】４×４インターリーブフレームバッファ３
２はディスプレイ３０からのピクセル情報を記憶するた
めに用いられ、そして１６個のメモリモジュールＭ０−
Ｍ１５を含む。各メモリモジュールは２５６×２５６×
２４個のビット位置を有する。これらピクセルアドレス
は、４×４ピクセルマトリクスの各ピクセルが異なった
メモリモジュール内にあるように、水平および垂直方向
にフレームバッファ３２にインターリーブされる。例え
ば、ディスプレイ３０に示される４×４マトリクス３６
について、アドレス（０，０）はメモリモジュールＭ０
内にあり、（１，０）はＭ１に、そして（２，０）はＭ
２にあり、以下同様である。３４にモジュールＭ０の拡
大図を示す。これはそこに記憶されるピクセルアドレス
を示すものである。周知のように４番目のピクセルアド
レス毎に示されている（行およびコラムについて）。
２はディスプレイ３０からのピクセル情報を記憶するた
めに用いられ、そして１６個のメモリモジュールＭ０−
Ｍ１５を含む。各メモリモジュールは２５６×２５６×
２４個のビット位置を有する。これらピクセルアドレス
は、４×４ピクセルマトリクスの各ピクセルが異なった
メモリモジュール内にあるように、水平および垂直方向
にフレームバッファ３２にインターリーブされる。例え
ば、ディスプレイ３０に示される４×４マトリクス３６
について、アドレス（０，０）はメモリモジュールＭ０
内にあり、（１，０）はＭ１に、そして（２，０）はＭ
２にあり、以下同様である。３４にモジュールＭ０の拡
大図を示す。これはそこに記憶されるピクセルアドレス
を示すものである。周知のように４番目のピクセルアド
レス毎に示されている（行およびコラムについて）。
【００３２】従って、４×４個のピクセルマトリクス副
部分が動作しているとすると、メモリモジュールＭ０−
Ｍ１５は同時に動作してそれに記憶されたピクセルデー
タの状態を変化させうる。後述するように図３に示すイ
ンターリーブは入来するデータのフォーマットと共に実
時間の伸長が生じうるようにする。
部分が動作しているとすると、メモリモジュールＭ０−
Ｍ１５は同時に動作してそれに記憶されたピクセルデー
タの状態を変化させうる。後述するように図３に示すイ
ンターリーブは入来するデータのフォーマットと共に実
時間の伸長が生じうるようにする。
【００３３】すなわち、データは図２に示すフォーマッ
トで入り、圧縮されたピクセルデータが２個の連続する
３２ビットワードに入る。第１のワードは第１カラー
（Ａ）と８ビット（２４：３１）Ｈ１ワードＭＡＳＫを
示す２４ビット（０：２３）を含む。次の３２ビットワ
ードは次のカラー（カラーＢ）と８ビットＬ０ワードＭ
ＡＳＫを含む。これらＬ０およびＨ１ワードマスクは２
つのカラーＡとＢを一つの伸長メモリサイクルにおいて
夫々のピクセルマップ位置にマッピングする。
トで入り、圧縮されたピクセルデータが２個の連続する
３２ビットワードに入る。第１のワードは第１カラー
（Ａ）と８ビット（２４：３１）Ｈ１ワードＭＡＳＫを
示す２４ビット（０：２３）を含む。次の３２ビットワ
ードは次のカラー（カラーＢ）と８ビットＬ０ワードＭ
ＡＳＫを含む。これらＬ０およびＨ１ワードマスクは２
つのカラーＡとＢを一つの伸長メモリサイクルにおいて
夫々のピクセルマップ位置にマッピングする。
【００３４】以下の説明においては、フレームバッファ
メモリ３２は行アドレスストローブ（ＲＡＳ）信号とコ
ラムアドレスストローブ（ＣＡＳ）信号を用いるＶＲＡ
Ｍメモリチップからなる。当業者には明らかなように、
これら信号は反転状態で活性であり、信号をＲＡＳ* ま
たはＣＡＳ* として示すときこの説明ではそのように示
される。
メモリ３２は行アドレスストローブ（ＲＡＳ）信号とコ
ラムアドレスストローブ（ＣＡＳ）信号を用いるＶＲＡ
Ｍメモリチップからなる。当業者には明らかなように、
これら信号は反転状態で活性であり、信号をＲＡＳ* ま
たはＣＡＳ* として示すときこの説明ではそのように示
される。
【００３５】図４のフレームバッファシステムには出力
ライン上にアドレスおよびタイミング制御信号を与える
状態マシン５０を含む。状態マシン５０は本質的に中央
プロセッサ（図示せず）により構成されるシーケンサで
ある。このシステムは更にＦＩＦＯメモリ５２を含み、
これがレジスタＲ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５に情報を
与える。圧縮データはケーブル５４内のデータを介して
ＦＩＦＯ５２に与えられる。ＣＡＳ* ジェネレータ５６
はレジスタ１２４と１２５からビットＭＡＳＫ部分およ
び一対の制御信号ＣＡＳＨ１* およびＣＡＳＬ０* をそ
れに与えている。ワークステーション５８もＣＡＳ* ジ
ェネレータ５６およびレジスタＲ２と相互接続してワー
クステーション５８もフレームバッファ３２にアクセス
しうるようにしている。フレームバッファ３２は図３に
示すように構成されそして４×４モジュール（Ｍ０−Ｍ
１５）マトリクスを含む。
ライン上にアドレスおよびタイミング制御信号を与える
状態マシン５０を含む。状態マシン５０は本質的に中央
プロセッサ（図示せず）により構成されるシーケンサで
ある。このシステムは更にＦＩＦＯメモリ５２を含み、
これがレジスタＲ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５に情報を
与える。圧縮データはケーブル５４内のデータを介して
ＦＩＦＯ５２に与えられる。ＣＡＳ* ジェネレータ５６
はレジスタ１２４と１２５からビットＭＡＳＫ部分およ
び一対の制御信号ＣＡＳＨ１* およびＣＡＳＬ０* をそ
れに与えている。ワークステーション５８もＣＡＳ* ジ
ェネレータ５６およびレジスタＲ２と相互接続してワー
クステーション５８もフレームバッファ３２にアクセス
しうるようにしている。フレームバッファ３２は図３に
示すように構成されそして４×４モジュール（Ｍ０−Ｍ
１５）マトリクスを含む。
【００３６】図５はＣＡＳ* ジェネレータ５６の詳細を
示す。１６個のマルチプレクサ（ＭＵＸ１−ＭＵＸ１
６）はＣＡＳＬ０* およびＣＡＳＨ１* 入力レベルを受
ける。後述するように、ＣＡＳＬ０* およびＣＡＳＨ１
* レベルは一つのメモリサイクルにおいて異なった時点
で活性となる。更に、１６ビットＭＡＳＫパターンから
の一つのビットレベルが各マルチプレクサに制御入力と
して加えられそして夫々のマルチプレクサにその制御入
力の内の一つが活性状態となると出力を出させる。ＭＡ
ＳＫ入力が１であれば夫々のＭＵＸはＣＡＳＨ１* を選
択し、ＭＡＳＫ入力が０であれば夫々のＭＵＸはＣＡＳ
Ｌ０* を選択する。ＣＡＳＬ０* およびＣＡＳＨ１* レ
ベルはそのサイクル内の異なった時点で活性となるか
ら、一つのメモリサイクルにおいて出力ケーブル６０に
１６個のＣＡＳ* レベルが発生する。各ＣＡＳ* レベル
は４×４ピクセルマトリクス内の１６個のピクセルの一
つのピクセル位置への一つのカラー値の書込みを制御す
る。
示す。１６個のマルチプレクサ（ＭＵＸ１−ＭＵＸ１
６）はＣＡＳＬ０* およびＣＡＳＨ１* 入力レベルを受
ける。後述するように、ＣＡＳＬ０* およびＣＡＳＨ１
* レベルは一つのメモリサイクルにおいて異なった時点
で活性となる。更に、１６ビットＭＡＳＫパターンから
の一つのビットレベルが各マルチプレクサに制御入力と
して加えられそして夫々のマルチプレクサにその制御入
力の内の一つが活性状態となると出力を出させる。ＭＡ
ＳＫ入力が１であれば夫々のＭＵＸはＣＡＳＨ１* を選
択し、ＭＡＳＫ入力が０であれば夫々のＭＵＸはＣＡＳ
Ｌ０* を選択する。ＣＡＳＬ０* およびＣＡＳＨ１* レ
ベルはそのサイクル内の異なった時点で活性となるか
ら、一つのメモリサイクルにおいて出力ケーブル６０に
１６個のＣＡＳ* レベルが発生する。各ＣＡＳ* レベル
は４×４ピクセルマトリクス内の１６個のピクセルの一
つのピクセル位置への一つのカラー値の書込みを制御す
る。
【００３７】説明の便宜上、与えられた圧縮データ群に
ついてのＨ１カラーの書込みをＬ０カラーの書込みの前
として説明する。しかしながらどの順序を用いてもよい
からこれは本発明を限定するものではない。
ついてのＨ１カラーの書込みをＬ０カラーの書込みの前
として説明する。しかしながらどの順序を用いてもよい
からこれは本発明を限定するものではない。
【００３８】ＣＡＳ* 信号を発生するための以下に述べ
る方法は８０nsの伸長サイクルを可能にする。この方法
は２個のＣＡＳ信号、すなわちＣＡＳＨ１* とＣＡＳＬ
０*を活性化するに必要な時間を短縮する。この場合Ｃ
ＡＳＨ１* はＨ１カラーのワードに用いられ、ＣＡＳＬ
０* はＬ０カラーのワードに用いられる。圧縮データ群
内のすべてのＨ１カラーは同一の行およびコラムアドレ
スを用いてＶＲＡＭに記憶されそして一つのメモリサイ
クルにおいてＣＡＳＨ１* 活性時間中ワードされる。Ｃ
ＡＳＬ０* がそのメモリサイクメルにおいて後に活性と
なると、すべてのＬ０カラーがワードされ、かくして１
６個のピクセル位置に一つのメモリサイクルにおいて両
カラーがワードされうるようになる。
る方法は８０nsの伸長サイクルを可能にする。この方法
は２個のＣＡＳ信号、すなわちＣＡＳＨ１* とＣＡＳＬ
０*を活性化するに必要な時間を短縮する。この場合Ｃ
ＡＳＨ１* はＨ１カラーのワードに用いられ、ＣＡＳＬ
０* はＬ０カラーのワードに用いられる。圧縮データ群
内のすべてのＨ１カラーは同一の行およびコラムアドレ
スを用いてＶＲＡＭに記憶されそして一つのメモリサイ
クルにおいてＣＡＳＨ１* 活性時間中ワードされる。Ｃ
ＡＳＬ０* がそのメモリサイクメルにおいて後に活性と
なると、すべてのＬ０カラーがワードされ、かくして１
６個のピクセル位置に一つのメモリサイクルにおいて両
カラーがワードされうるようになる。
【００３９】図６はＶＲＡＭについて特定される一般的
なタイミング図である。タイミング情報は三菱電機の１
ＭビットＶＲＡＭ部品番号Ｍ５Ｍ４４２２５６ＪＬ−８
から得られる。このタイミング情報はフレームバッファ
のパフォーマンスを決定する。
なタイミング図である。タイミング情報は三菱電機の１
ＭビットＶＲＡＭ部品番号Ｍ５Ｍ４４２２５６ＪＬ−８
から得られる。このタイミング情報はフレームバッファ
のパフォーマンスを決定する。
【００４０】＊ｔpc−ファストページモードサイクルタ
イム（Fast Page Mode Cycle Time)。最小５０ns ＊ｔcas −ＣＡＳ−パルス幅（Palse Width)。最小２５
ns。
イム（Fast Page Mode Cycle Time)。最小５０ns ＊ｔcas −ＣＡＳ−パルス幅（Palse Width)。最小２５
ns。
【００４１】＊ｔcp−ＣＡＳ−プリチャージタイムフォ
ーファストページモード （Precharge Time far Fast Page Mode ）。最小１０n
s。
ーファストページモード （Precharge Time far Fast Page Mode ）。最小１０n
s。
【００４２】＊ｔdsc −データセットアップタイム（Da
ta Setup Time)。最小０ns。
ta Setup Time)。最小０ns。
【００４３】＊ｔdhc −データホールドタイム（Data H
old Time）。最小２５ns。
old Time）。最小２５ns。
【００４４】＊ｔasc −コラムアドレスセットアップタ
イム（Column Address Setup Time)。最小５ns。
イム（Column Address Setup Time)。最小５ns。
【００４５】＊ｔcak −コラムアドレスホールドタイム
（Column Address Hold Time）。最小２０ns。
（Column Address Hold Time）。最小２０ns。
【００４６】図７はこの発明で用いられる高速圧縮モー
ドページサイクルのタイミング図である。ｔpcが５０ns
のＶＲＡＭを用いて１００ns（２ｔpc）を越えないサイ
クルが達成される。このタイミング図に示すように、Ｃ
ＡＳＨ１＊とＣＡＳＬ０* 信号は重なることが出来る。
これは、一つの圧縮モードメモリサイクルについて１個
のＣＡＳ* が、すなわちＣＡＳＨ１* かＣＡＳＬ０* か
が選ばれ、同時に両方が選ばれないため可能である。Ｄ
ＡＴＡライン（Line）上のＭＨ１とＭＬ０はＨ１および
Ｌ０カラーが一つのメモリサイクルにおいてレジスタＲ
２により示されるときを示す。伸長についての可能な最
短サイクル時間はＴcmp ＝ｔ1 ＋ｔ2 であり、ｔ1 はｔ
dhc （データ（Data）ホールド時間）、ｔ2 はｔpc（ペ
ージモードサイクル（Page Mode Cycle)）である。
ドページサイクルのタイミング図である。ｔpcが５０ns
のＶＲＡＭを用いて１００ns（２ｔpc）を越えないサイ
クルが達成される。このタイミング図に示すように、Ｃ
ＡＳＨ１＊とＣＡＳＬ０* 信号は重なることが出来る。
これは、一つの圧縮モードメモリサイクルについて１個
のＣＡＳ* が、すなわちＣＡＳＨ１* かＣＡＳＬ０* か
が選ばれ、同時に両方が選ばれないため可能である。Ｄ
ＡＴＡライン（Line）上のＭＨ１とＭＬ０はＨ１および
Ｌ０カラーが一つのメモリサイクルにおいてレジスタＲ
２により示されるときを示す。伸長についての可能な最
短サイクル時間はＴcmp ＝ｔ1 ＋ｔ2 であり、ｔ1 はｔ
dhc （データ（Data）ホールド時間）、ｔ2 はｔpc（ペ
ージモードサイクル（Page Mode Cycle)）である。
【００４７】ｔ1 は第１カラー書込サイクルについての
データホールド時間が乱されないようにするために必要
である。時間ｔ2 は、メモリモジュールがＨ１カラー圧
縮モードの前にＬ０カラー圧縮モードを有する場合のメ
モリ動作により必要とされる。これら二つの連続するＣ
ＡＳ* の立下りエッジ間の間隔は少くともｔpcでなくて
はならない。
データホールド時間が乱されないようにするために必要
である。時間ｔ2 は、メモリモジュールがＨ１カラー圧
縮モードの前にＬ０カラー圧縮モードを有する場合のメ
モリ動作により必要とされる。これら二つの連続するＣ
ＡＳ* の立下りエッジ間の間隔は少くともｔpcでなくて
はならない。
【００４８】上記のように、三菱電機の１ＭビットＶＲ
ＡＭではｔdhc ＝２５ns、ｔpc＝５０nsである。従っ
て、理想的にはｔcmp ＝７５nsである。７５nsの伸長で
はＨＰＰＩ圧縮データは全転送速度で受信出来る。伸長
に要する時間は１００nsから７５nsに短縮されるから、
２ＣＡＳ法によるパフォーマンスの改善はＲ2cas＝１０
０／７５＝１．３３である。
ＡＭではｔdhc ＝２５ns、ｔpc＝５０nsである。従っ
て、理想的にはｔcmp ＝７５nsである。７５nsの伸長で
はＨＰＰＩ圧縮データは全転送速度で受信出来る。伸長
に要する時間は１００nsから７５nsに短縮されるから、
２ＣＡＳ法によるパフォーマンスの改善はＲ2cas＝１０
０／７５＝１．３３である。
【００４９】フレームバッファがネットワークのボトル
ネックとならないようにするために関係式Ｔ≦ＮＰが成
立しなければならない。ここでＴはネットワークのスル
ープット、Ｎはインターリーブされる４×４メモリモジ
ュールの数、Ｐは一つの４×４メモリモジュールについ
てのフレームバッファ伸長パフォーマンスである。ＨＰ
ＰＩについてはＴ＝２００×１０6 ピクセル／秒であ
る。２ＣＡＳ* 法を用いない場合には、１個の２４ビッ
トＲ，Ｇ，Ｂデータパスを用いた各伸長には５０nsのＶ
ＲＡＭについて１００nsを要する。これによりＰ＝１６
０×１０6 ピクセル／秒となる。それ故、フレームバッ
ファがボトルネックとならないようにするにはＮは＞＝
２でなくてはならない。これと並列に動作するもう一つ
の４×４メモリモジュールが必要である。あるいは、各
メモリモジュールがそれ自体のデータパスと制御手段を
有するようになった高価なインターリーブ法を用いるこ
とが出来る。しかしながら２ＣＡＳ* 法を用いればＰ＝
２１３×１０6 ピクセル／秒が達成出来る。それ故、１
本の２４ビットＲ，Ｇ，Ｂデータパスを有する１個の４
×４メモリモジュールのみが必要となる。
ネックとならないようにするために関係式Ｔ≦ＮＰが成
立しなければならない。ここでＴはネットワークのスル
ープット、Ｎはインターリーブされる４×４メモリモジ
ュールの数、Ｐは一つの４×４メモリモジュールについ
てのフレームバッファ伸長パフォーマンスである。ＨＰ
ＰＩについてはＴ＝２００×１０6 ピクセル／秒であ
る。２ＣＡＳ* 法を用いない場合には、１個の２４ビッ
トＲ，Ｇ，Ｂデータパスを用いた各伸長には５０nsのＶ
ＲＡＭについて１００nsを要する。これによりＰ＝１６
０×１０6 ピクセル／秒となる。それ故、フレームバッ
ファがボトルネックとならないようにするにはＮは＞＝
２でなくてはならない。これと並列に動作するもう一つ
の４×４メモリモジュールが必要である。あるいは、各
メモリモジュールがそれ自体のデータパスと制御手段を
有するようになった高価なインターリーブ法を用いるこ
とが出来る。しかしながら２ＣＡＳ* 法を用いればＰ＝
２１３×１０6 ピクセル／秒が達成出来る。それ故、１
本の２４ビットＲ，Ｇ，Ｂデータパスを有する１個の４
×４メモリモジュールのみが必要となる。
【００５０】図４に関連して図４を用い、オンライン伸
長／バッファシステムの動作を述べる。データ入力５４
を介してＦＩＦＯメモリ５２に連続する３２ビットデー
タワードが加えられる。自由走行システムクロック（Ｓ
ＹＳＣＬＫ）が状態マシン５０により発生されそしてＦ
ＩＦＯ５２の動作並びにこのシステムの他の要素の同期
化を制御する。
長／バッファシステムの動作を述べる。データ入力５４
を介してＦＩＦＯメモリ５２に連続する３２ビットデー
タワードが加えられる。自由走行システムクロック（Ｓ
ＹＳＣＬＫ）が状態マシン５０により発生されそしてＦ
ＩＦＯ５２の動作並びにこのシステムの他の要素の同期
化を制御する。
【００５１】ＦＩＦＯ５２に充分なデータが入ると、Ｆ
ＩＦＯＲＤＹ* 信号が活性となり処理すべきデータがＦ
ＩＦＯ５２にあることを示す。状態マシン５０はその信
号を認識しそしてＦＩＦＯが殆ど空であること（ＦＩＦ
ＯＡＥ* ）の検出により高速ページメモリモードアクセ
スをアボートするまで通信モード信号ＣＯＭＭＯＤＥ*
およびＲＤＦＩＦＯ* を活性化することにより高速ペー
ジメモリアクセスモードに入る。状態マシン５０はまた
ＲＤＦＩＦＯ* の期間の第２ＳＹＳＣＬＫ毎にワードＭ
ＡＳＫエナブル信号（ＬＤＭＡＳＫ* ）を発生する。圧
縮データは常に一対の３２ビットワードを含むから、Ｒ
ＤＦＩＦＯ* の期間は常に２個のＳＹＳＣＬＫの倍数と
なる。
ＩＦＯＲＤＹ* 信号が活性となり処理すべきデータがＦ
ＩＦＯ５２にあることを示す。状態マシン５０はその信
号を認識しそしてＦＩＦＯが殆ど空であること（ＦＩＦ
ＯＡＥ* ）の検出により高速ページメモリモードアクセ
スをアボートするまで通信モード信号ＣＯＭＭＯＤＥ*
およびＲＤＦＩＦＯ* を活性化することにより高速ペー
ジメモリアクセスモードに入る。状態マシン５０はまた
ＲＤＦＩＦＯ* の期間の第２ＳＹＳＣＬＫ毎にワードＭ
ＡＳＫエナブル信号（ＬＤＭＡＳＫ* ）を発生する。圧
縮データは常に一対の３２ビットワードを含むから、Ｒ
ＤＦＩＦＯ* の期間は常に２個のＳＹＳＣＬＫの倍数と
なる。
【００５２】２４ビットカラーデータ（２３：０）がＦ
ＩＦＯ５２から読出されそしてレジスタＲ１とＲ２に与
えられる。Ｈ１ＭＡＳＫビット（１５：８）もＦＩＦＯ
５２から読出されそして１クロックペリオドだけレジス
タＲ３に一時的に記憶されそしてその後ＬＯＭＡＳＫビ
ット（７：０）がレジスタＲ５にワードされるとそのク
ロックペリオドでレジスタＲ４にワードされる。１６個
のＭＡＳＫビット（１５：０）がレジスタＲ４とＲ５に
保持され、その間Ｈ１およびＬ０カラーデータビットが
レジスタＲ２に次々にワードされそしてメモリモジュー
ル３２に入れられる。
ＩＦＯ５２から読出されそしてレジスタＲ１とＲ２に与
えられる。Ｈ１ＭＡＳＫビット（１５：８）もＦＩＦＯ
５２から読出されそして１クロックペリオドだけレジス
タＲ３に一時的に記憶されそしてその後ＬＯＭＡＳＫビ
ット（７：０）がレジスタＲ５にワードされるとそのク
ロックペリオドでレジスタＲ４にワードされる。１６個
のＭＡＳＫビット（１５：０）がレジスタＲ４とＲ５に
保持され、その間Ｈ１およびＬ０カラーデータビットが
レジスタＲ２に次々にワードされそしてメモリモジュー
ル３２に入れられる。
【００５３】上述のようにメモリ３２は４×４メモリモ
ジュールで構成され、ピクセルは４×４パターンとして
水平および垂直方向にインターリーブされる。一つのメ
モリサイクルでＣＡＳ* ジェネレータ５６は、カラーＭ
ＡＳＫにより制御されるレベルを有する１６個のＣＡＳ
* 信号を出す。伸長サイクルの第１部分（すなわちＣＡ
ＳＨ１* ）において、２４ビットＨ１カラーがレジスタ
Ｒ２からメモリモジュール３２に出され、そしてＣＡＳ
* ジェネレータ５６はビットＭＡＳＫにおいてその出力
ラインの内の１レベルを示すビット位置に対応する出力
ラインに活性レベルを発生する。これにより、Ｈ１カラ
ーデータは１レベルにある高次のＭＡＳＫビット位置に
対応する選ばれたピクセルに並列に書込みが可能とな
る。この伸長サイクルの第２部分（すなわちＣＡＳＬ０
* ）において、Ｌ０カラーピクセルがビットＭＡＳＫ内
の０ビットの制御により書込まれ、伸長サイクルを完了
する。
ジュールで構成され、ピクセルは４×４パターンとして
水平および垂直方向にインターリーブされる。一つのメ
モリサイクルでＣＡＳ* ジェネレータ５６は、カラーＭ
ＡＳＫにより制御されるレベルを有する１６個のＣＡＳ
* 信号を出す。伸長サイクルの第１部分（すなわちＣＡ
ＳＨ１* ）において、２４ビットＨ１カラーがレジスタ
Ｒ２からメモリモジュール３２に出され、そしてＣＡＳ
* ジェネレータ５６はビットＭＡＳＫにおいてその出力
ラインの内の１レベルを示すビット位置に対応する出力
ラインに活性レベルを発生する。これにより、Ｈ１カラ
ーデータは１レベルにある高次のＭＡＳＫビット位置に
対応する選ばれたピクセルに並列に書込みが可能とな
る。この伸長サイクルの第２部分（すなわちＣＡＳＬ０
* ）において、Ｌ０カラーピクセルがビットＭＡＳＫ内
の０ビットの制御により書込まれ、伸長サイクルを完了
する。
【００５４】上記の動作は図７に部分的に示されてお
り、ＣＡＳＨ１* が活性状態に下がると、ＭＡＳＫ内の
１ビットによりＣＡＳ* 信号がメモリ３２に与えられ、
レジスタＲ２からのＨ１カラービットが１６個のピクセ
ルメモリ位置に書込まれる。同様に、ＣＡＳＬ０* が活
性レベルに下がると、Ｌ０カラービットがＭＡＳＫの０
ビットに対応するピクセル位置に書込まれる。
り、ＣＡＳＨ１* が活性状態に下がると、ＭＡＳＫ内の
１ビットによりＣＡＳ* 信号がメモリ３２に与えられ、
レジスタＲ２からのＨ１カラービットが１６個のピクセ
ルメモリ位置に書込まれる。同様に、ＣＡＳＬ０* が活
性レベルに下がると、Ｌ０カラービットがＭＡＳＫの０
ビットに対応するピクセル位置に書込まれる。
【００５５】ワークステーション５８（図４）もパス６
０と６２を介してバッファメモリ３２にアクセスする。
パス６０上のＭＡＳＫビットとパス６２上のカラーデー
タの適正な組合せにより、ＣＡＳＨ１* およびＣＡＳＬ
０* 信号は上記のようにメモリモジュール３２へのカラ
ーデータの書込を達成出来る。
０と６２を介してバッファメモリ３２にアクセスする。
パス６０上のＭＡＳＫビットとパス６２上のカラーデー
タの適正な組合せにより、ＣＡＳＨ１* およびＣＡＳＬ
０* 信号は上記のようにメモリモジュール３２へのカラ
ーデータの書込を達成出来る。
【００５６】超高解像フレームバッファが必要な場合に
は、ビデオクロック周波数は無視出来ない。例えば、Ｖ
ＲＡＭは３３ＭＨｚで動作しうるシリアルポートを有す
る。しかしながら６０Ｈｚの、解像度２０４８×１５３
６のモニタについてはビデオクロック速度は２６０ＭＨ
ｚを越える。従って（２６０ＭＨｚ／３３ＭＨｚ）＝
７．８８となる。このビデオクロックを整合させるには
ＶＲＡＭは高解像モニタ用に充分なシリアル出力帯域幅
を与えるため最少で８ウェイでインターリーブされねば
ならない。図４の構成はモジュラーであり、ビデオ出力
の帯域幅は、Ｐを使用する４×４メモリモジュール群の
数を表わす正の整数として１個のＶＲＡＭのシリアル出
力４Ｐまで増加しうる。これによりこのシステムのビデ
オスループットは任意の解像度のモニタと整合すべく増
加しうるようになる。６０Ｈｚ、解像度２０４８×２０
４８のモニタは３６０ＭＨｚのビデオ周波数を必要とす
る。（３６０／３３）＝１０．９であるから、Ｐ＝３で
充分なビデオ帯域幅が得られることになる。
は、ビデオクロック周波数は無視出来ない。例えば、Ｖ
ＲＡＭは３３ＭＨｚで動作しうるシリアルポートを有す
る。しかしながら６０Ｈｚの、解像度２０４８×１５３
６のモニタについてはビデオクロック速度は２６０ＭＨ
ｚを越える。従って（２６０ＭＨｚ／３３ＭＨｚ）＝
７．８８となる。このビデオクロックを整合させるには
ＶＲＡＭは高解像モニタ用に充分なシリアル出力帯域幅
を与えるため最少で８ウェイでインターリーブされねば
ならない。図４の構成はモジュラーであり、ビデオ出力
の帯域幅は、Ｐを使用する４×４メモリモジュール群の
数を表わす正の整数として１個のＶＲＡＭのシリアル出
力４Ｐまで増加しうる。これによりこのシステムのビデ
オスループットは任意の解像度のモニタと整合すべく増
加しうるようになる。６０Ｈｚ、解像度２０４８×２０
４８のモニタは３６０ＭＨｚのビデオ周波数を必要とす
る。（３６０／３３）＝１０．９であるから、Ｐ＝３で
充分なビデオ帯域幅が得られることになる。
【００５７】図８に示すように、これは主パスに更に４
×４メモリモジュールを付加することで行うことが出来
る。一つのモジュールはＣＡＳＧＥＮ* においてフレー
ムバッファ（ＦＢ）からなる。４×４メモリエレメント
自体がインターリーブされる。云いかえると、第１モジ
ュールはピクセル０−３を有し、第２モジュールはピク
セル４−７を有し、以下ピクセル４（ｊ−１）〜４（ｊ
−１）＋３を有するｊ番目のモジュールまで同様であ
る。制御状態マシン（ＳＭ）は、メモリ要求がなされた
とき、それが正しいＣＡＳＧＥＮ* とフレームバッファ
を選ぶように変更しなければならない。このモジュラー
４×４法を用いればビデオ出力スループットを任意のモ
ニタについての任意のビデオ周波数に合わせるように無
限に拡張出来る。
×４メモリモジュールを付加することで行うことが出来
る。一つのモジュールはＣＡＳＧＥＮ* においてフレー
ムバッファ（ＦＢ）からなる。４×４メモリエレメント
自体がインターリーブされる。云いかえると、第１モジ
ュールはピクセル０−３を有し、第２モジュールはピク
セル４−７を有し、以下ピクセル４（ｊ−１）〜４（ｊ
−１）＋３を有するｊ番目のモジュールまで同様であ
る。制御状態マシン（ＳＭ）は、メモリ要求がなされた
とき、それが正しいＣＡＳＧＥＮ* とフレームバッファ
を選ぶように変更しなければならない。このモジュラー
４×４法を用いればビデオ出力スループットを任意のモ
ニタについての任意のビデオ周波数に合わせるように無
限に拡張出来る。
【００５８】更に高い帯域幅の通信ネットワークに対す
るインターフェースが必要な場合には入力を並列化する
ことによりそのネットワークからのより高いスループッ
トを受けるように変更しうる。これは、ＳＭを僅かに変
更してより多くのＦＩＦＯ、ＣＡＳＧＥＮ、ＦＢを付加
することにより行うことが出来る。図９はその一例であ
り、ＦＩＦＯ、ＣＡＳＧＥＮおよびＦＢが３組存在す
る。この構成によれば、パフォーマンスを３倍にするた
めの３個のモジュール間の並列化が得られる。このモジ
ュラー方式により、付加されるＦＩＦＯ、ＣＡＳＧＥＮ
およびＦＢの数は任意のネットワーク帯域幅に合せて無
限に増加しうる。
るインターフェースが必要な場合には入力を並列化する
ことによりそのネットワークからのより高いスループッ
トを受けるように変更しうる。これは、ＳＭを僅かに変
更してより多くのＦＩＦＯ、ＣＡＳＧＥＮ、ＦＢを付加
することにより行うことが出来る。図９はその一例であ
り、ＦＩＦＯ、ＣＡＳＧＥＮおよびＦＢが３組存在す
る。この構成によれば、パフォーマンスを３倍にするた
めの３個のモジュール間の並列化が得られる。このモジ
ュラー方式により、付加されるＦＩＦＯ、ＣＡＳＧＥＮ
およびＦＢの数は任意のネットワーク帯域幅に合せて無
限に増加しうる。
【００５９】フレームバッファの解像度も拡張出来る。
例えば、各メモリモジュールが夫々５１２（行）×５１
２（コラム）×４ビットとして構成される複数の１０6
ビットのＶＲＡＭを用いるように設計されるとすれば、
それら４×４メモリモジュールは２０４８（行）×２０
４８（コラム）×４ビットプレーンとして構成される。
これは任意のシステム要件に合せて拡張出来る。まず、
ピクセル当りのビットプレーンの数の増加はＶＲＡＭを
追加することで行うことが出来る。例えば３０ビット
Ｒ，Ｇ，Ｂデータフォーマットを用いるとすれば、メモ
リモジュール当り８個の１ＭビットＶＲＡＭを用いるこ
とが出来る（この構成は３２個までのビットプレーンを
与えることが出来る）。多くのアプリケーションについ
て２０４８×２０４８解像フレームバッファが適当であ
るが、二重緩衝、光時間パターニング、あるいは更に大
きいフレームバッファ構成が必要な場合にはより高い解
像度をもつモニタのような場合がある。
例えば、各メモリモジュールが夫々５１２（行）×５１
２（コラム）×４ビットとして構成される複数の１０6
ビットのＶＲＡＭを用いるように設計されるとすれば、
それら４×４メモリモジュールは２０４８（行）×２０
４８（コラム）×４ビットプレーンとして構成される。
これは任意のシステム要件に合せて拡張出来る。まず、
ピクセル当りのビットプレーンの数の増加はＶＲＡＭを
追加することで行うことが出来る。例えば３０ビット
Ｒ，Ｇ，Ｂデータフォーマットを用いるとすれば、メモ
リモジュール当り８個の１ＭビットＶＲＡＭを用いるこ
とが出来る（この構成は３２個までのビットプレーンを
与えることが出来る）。多くのアプリケーションについ
て２０４８×２０４８解像フレームバッファが適当であ
るが、二重緩衝、光時間パターニング、あるいは更に大
きいフレームバッファ構成が必要な場合にはより高い解
像度をもつモニタのような場合がある。
【００６０】本発明は任意のサイズのフレームバッファ
に適合するために水平および垂直の両方向に無限に拡張
することが出来る。フレームバッファが水平方向に拡張
されるべきときには図１０に示すように更に複数の４×
４モジュールを水平に加えることが出来、その場合には
Ｐ個の４×４メモリモジュールが水平に与えられて合計
で２０４８Ｐ個の水平ピクセルとなる。フレームバッフ
ァを垂直方向に拡張すべきときには、更に複数のＰ個の
４×４モジュールの行を図示のごとくに垂直方向に付加
することが出来、その場合にはＮ個の４×４メモリモジ
ュールが垂直方向に存在し、合計で２０４８Ｎ個の垂直
ピクセルを与える。
に適合するために水平および垂直の両方向に無限に拡張
することが出来る。フレームバッファが水平方向に拡張
されるべきときには図１０に示すように更に複数の４×
４モジュールを水平に加えることが出来、その場合には
Ｐ個の４×４メモリモジュールが水平に与えられて合計
で２０４８Ｐ個の水平ピクセルとなる。フレームバッフ
ァを垂直方向に拡張すべきときには、更に複数のＰ個の
４×４モジュールの行を図示のごとくに垂直方向に付加
することが出来、その場合にはＮ個の４×４メモリモジ
ュールが垂直方向に存在し、合計で２０４８Ｎ個の垂直
ピクセルを与える。
【００６１】
【発明の効果】本発明によれば、実時間画像伸張を行う
ことのできるフレームバッファを特徴とするディスプレ
イシステムを得ることができる。
ことのできるフレームバッファを特徴とするディスプレ
イシステムを得ることができる。
【図１】４×４ピクセルマップおよびいかにしてカラー
割振りを識別するために用いられる１６ヒットＭＡＳＫ
パターンにその個々のピクセル位置をマッピングするか
を示す図。
割振りを識別するために用いられる１６ヒットＭＡＳＫ
パターンにその個々のピクセル位置をマッピングするか
を示す図。
【図２】各ピクセルを２つのエンコードされたカラーの
内の一つに割振られるようにした、任意の４×４ピクセ
ルエリアの圧縮データフォーマットを示す図。
内の一つに割振られるようにした、任意の４×４ピクセ
ルエリアの圧縮データフォーマットを示す図。
【図３】一つの４×４モジュールフレームバッファ内
（そしてその一つのモジュール内）のメモリ位置に対す
るディスプレイ面上のピクセルの関係を示す図。
（そしてその一つのモジュール内）のメモリ位置に対す
るディスプレイ面上のピクセルの関係を示す図。
【図４】本発明の一実施例の要素を示すブロック図。
【図５】ＭＡＳＫおよび制御入力に応じてＣＡＳ* 信号
を発生するための回路のブロック図。
を発生するための回路のブロック図。
【図６】従来のＶＲＡＭの動作を示す波形図。
【図７】本発明に使用する伸長メモリサイクルを示す
図。
図。
【図８】拡張ビデオ速度性能を可能にする本発明の一実
施例のブロック図。
施例のブロック図。
【図９】より高い帯域幅の通信ネットワークに対するイ
ンターフェースを可能にする本発明の一実施例のブロッ
ク図。
ンターフェースを可能にする本発明の一実施例のブロッ
ク図。
【図１０】より高解像度のフレームバッファ動作を可能
にする本発明の一実施例のブロック図。
にする本発明の一実施例のブロック図。
３０ ディスプレイ ３２ フレームバッファ ３４ フレームバッファモジュール ３６ ４×４マトリクス ５０ 状態マシン ５２ ＦＩＦＯメモリ ５４ ケーブル ５６ ＣＡＳ* ジェネレータ ５８ ワークステーション
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年１０月２２日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項２
【補正方法】変更
【補正内容】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正内容】
【００３４】以下の説明においては、フレームバッファ
メモリ３２は行アドレスストローブ（ＲＡＳ）信号とコ
ラムアドレスストローブ（ＣＡＳ）信号を用いるＶＲＡ
Ｍメモリチップからなる。当業者には明らかなように、
これら信号は反転状態で活性であり、信号をＲＡＳ＊ま
たはＣＡＳ＊として示すときこの説明ではそのように示
される。上記ＲＡＳ＊はＲＡＳバーを示す、つまり、＊
はバーに代わるものである。これは、ＣＡＳ＊等の全て
の＊について同様である。
メモリ３２は行アドレスストローブ（ＲＡＳ）信号とコ
ラムアドレスストローブ（ＣＡＳ）信号を用いるＶＲＡ
Ｍメモリチップからなる。当業者には明らかなように、
これら信号は反転状態で活性であり、信号をＲＡＳ＊ま
たはＣＡＳ＊として示すときこの説明ではそのように示
される。上記ＲＡＳ＊はＲＡＳバーを示す、つまり、＊
はバーに代わるものである。これは、ＣＡＳ＊等の全て
の＊について同様である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 レオン、ルメルスキー アメリカ合衆国コネチカット州、スタムフ ォード、ガクストン、ロード、30 (72)発明者 アラン、ウェスリー、ピーバーズ アメリカ合衆国ニューヨーク州、ピークス キル、パーク、ストリート、1238 (72)発明者 ジョン、ルイス、ピタス アメリカ合衆国コネチカット州、ベセル、 キングズウッド、ドライブ、46
Claims (10)
- 【請求項１】少くとも一対のエンコードされたカラー
と、ピクセル画像の一つのピクセル副部分内のどのピク
セルが上記カラーの内の一つを受けるかを限定する指定
された値をもつビット位置を含む一つのビットＭＡＳＫ
を示す圧縮されたピクセル画像データを受けるための記
憶手段を含むディスプレイシステムにおいて、下記要件
を含むディスプレイシステム：インターリーブ状態で上
記ピクセル副部分内のピクセルを記憶する複数のメモリ
モジュール；上記複数のメモリモジュールにデータを並
列に書込ませるための信号を発生するジェネレータ手
段；上記エンコードされたカラーデータを示すためのレ
ジスタ手段；上記ＭＡＳＫビット位置により上記カラー
に指定された上記ピクセル副部分のすべてのピクセル位
置に上記エンコードされたカラーデータを書込むために
上記ジェネレータ手段を制御するための手段。 - 【請求項２】前記一対のエンコードされたカラーは１つ
のメモリサイクルにおいて前記メモリモジュールに並列
に書込まれ、前記ビットＭＡＳＫ位置の夫々が一つの特
定のメモリモジュールにマッピングされるようになって
おり、更に、下記要件を含む請求項１のシステム：前記
ＭＡＳＫのビット位置の第１値明示の制御のもとで前記
ジェネレータ手段に第１エンコード化カラーデータを上
記メモリモジュールに書込むように動作させるべく上記
一つのメモリサイクル中に第１信号を活性化すると共
に、上記ＭＡＳＫのビット位置の第２値明示の制御のも
とで上記メモリモジュールに第２エンコード化カラーデ
ータを書込むべく上記一つのメモリサイクル中に第２信
号を活性化するための制御手段。 - 【請求項３】前記第１および第２信号はその位置が重な
るように活性化される請求項２のシステム。 - 【請求項４】前記メモリモジュールは４×４モジュール
アレイを含み、上記モジュール内の４×４ピクセルデー
タ副部分は上記夫々４×４ピクセルデータ副部分が上記
アレイ内の異なったモジュール内となるようにインター
リーブされる請求項２のシステム。 - 【請求項５】前記各モジュールはデータ書込みを行うた
めに同時に加えられるＲＡＳ* およびＣＡＳ* 信号を用
いるビデオランダムアクセスメモリであり、前記ジェネ
レータ手段はＣＡＳ* 信号を、第１のビット値を示すＭ
ＡＳＫビット位置に対応するピクセル記憶位置に加えそ
して第２のＣＡＳ* 信号群を第２のビット値を示すＭＡ
ＳＫビット位置に対応するピクセル記憶位置に与えるた
めに前記第１信号により付勢される請求項４のシステ
ム。 - 【請求項６】前記レジスタ手段は前記メモリサイクルの
第１部分において前記エンコード化カラー対の内の前記
第１のカラーを、そして上記サイクルの第２メモリ部分
で上記対の内の第２カラーを示し、上記カラー対が上記
一つのメモリサイクルで前記モジュール内のすべての前
記４×４ピクセル副部分に書込まれる請求項５のシステ
ム。 - 【請求項７】少くとも一対のエンコード化カラーと、ピ
クセル画像の一つのｎ×ｍピクセル副部分内のどのピク
セルが上記カラーの内の一方を受けるかを限定する指定
された値をもつビット位置を含むビットＭＡＳＫを示す
圧縮ピクセル画像データを受けるための記憶手段を有す
るディスプレイシステムにおいて、下記要件を含むディ
スプレイシステム：夫々一群の副モジュールからなり、
一つのピクセル副部分内のｎ個のピクセルからなるピク
セル行がインターリーブ形で一つのメモリモジュール内
のｎ個の副モジュールからなる副モジュール行を横切り
記憶され、上記行内のピクセル副部分内の他のｎ個のピ
クセル列がインターリーブ形で次のメモリモジュール内
の副モジュールに記憶されるように、互いに並列に接続
する複数のメモリモジュール；各メモリモジュールに関
連してＣＡＳ* 信号をデータが上記メモリモジュール内
の副モジュールに書込み可能にするために与えるための
ＣＡＳ* ジェネレータ手段；上記エンコードカラーデー
タを示す手段；上記ビットＭＡＳＫのビット位置値の制
御により上記ＣＡＳ* ジェネレータ手段をして上記エン
コードカラーデータを上記ピクセル副部分を記憶する上
記副モジュール内の記憶エリアに書込ませ、それによ
り、一つのカラー値が複数の上記メモリモジュールを横
切り並列に書込まれる制御手段。 - 【請求項８】すべての前記メモリモジュールが前記エン
コードカラーデータを示す手段に並列に接続する請求項
７のシステム。 - 【請求項９】下記要件を更に含む請求項８のシステム：
上記エンコードカラーデータを示す手段に接続する他の
複数のメモリモジュールであって、コラムおよび行に配
置され、それにより前記制御手段が上記メモリモジュー
ル内のインターリーブしたピクセル記憶位置にカラーデ
ータを書込み可能とするメモリモジュール。 - 【請求項１０】下記要件を更に含む請求項８のシステ
ム：前記カラーエンコードデータを示す他の手段であっ
て、すべてのそれら手段が上記エンコードカラーデータ
を並列に示し、それら手段の夫々が複数の前記メモリモ
ジュールに並列に接続し、それにより前記制御手段が上
記夫々のカラーエンコードデータをインターリーブ形で
且つ並列に上記接続されたメモリモジュールに書込むよ
うに動作する手段。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US73394491A | 1991-07-22 | 1991-07-22 | |
| US733944 | 1991-07-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0627917A true JPH0627917A (ja) | 1994-02-04 |
| JP2878022B2 JP2878022B2 (ja) | 1999-04-05 |
Family
ID=24949716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4150876A Expired - Lifetime JP2878022B2 (ja) | 1991-07-22 | 1992-06-10 | ディスプレイシステム |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5420608A (ja) |
| EP (1) | EP0528152B1 (ja) |
| JP (1) | JP2878022B2 (ja) |
| KR (1) | KR950005619B1 (ja) |
| CN (1) | CN1068924A (ja) |
| CA (1) | CA2067418C (ja) |
| DE (1) | DE69211447T2 (ja) |
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| US5657423A (en) * | 1993-02-22 | 1997-08-12 | Texas Instruments Incorporated | Hardware filter circuit and address circuitry for MPEG encoded data |
| US5642139A (en) * | 1994-04-29 | 1997-06-24 | Cirrus Logic, Inc. | PCMCIA video card |
| JP2637920B2 (ja) * | 1994-08-11 | 1997-08-06 | インターナショナル・ビジネス・マシーンズ・コーポレイション | コンピュータ・グラフィック・システム及びフレーム・バッファ使用方法 |
| JPH08123953A (ja) * | 1994-10-21 | 1996-05-17 | Mitsubishi Electric Corp | 画像処理装置 |
| US5959637A (en) * | 1995-06-23 | 1999-09-28 | Cirrus Logic, Inc. | Method and apparatus for executing a raster operation in a graphics controller circuit |
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| US5818405A (en) * | 1995-11-15 | 1998-10-06 | Cirrus Logic, Inc. | Method and apparatus for reducing flicker in shaded displays |
| US9519915B1 (en) * | 1996-12-23 | 2016-12-13 | Catalina Marketing Corporation | System and method for providing shopping aids and incentives to customer through a computer network |
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| US11237708B2 (en) | 2020-05-27 | 2022-02-01 | Bank Of America Corporation | Video previews for interactive videos using a markup language |
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