KR950005619B1 - 디스플레이 시스템 - Google Patents

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KR950005619B1
KR950005619B1 KR1019920010809A KR920010809A KR950005619B1 KR 950005619 B1 KR950005619 B1 KR 950005619B1 KR 1019920010809 A KR1019920010809 A KR 1019920010809A KR 920010809 A KR920010809 A KR 920010809A KR 950005619 B1 KR950005619 B1 KR 950005619B1
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루멜스키 레온
웨슬리 피버즈 옐런
루이스 피타스 죤
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인터내셔널 비지네스 머신즈 코포레이션
죤 디. 크레인
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Abstract

내용 없음.

Description

디스플레이 시스템
제1도는 칼라 할당을 식별하기 위해 사용되는 16비트 MASK 패턴에 각각의 픽셀 위치가 맵핑되는 방법을 도시하는 4×4 픽셀 맵의 설명도.
제2도는 각각의 픽셀에 2개의 엔코드된 칼라중의 하나가 할당되는 임의의 4×4 픽셀 영역의 압축된 데이타 포맷의 설명도.
제3도는 디스플레이 표면상에 픽셀과 4×4 모듈 프레임 버퍼(또한 한 모듈)내의 메모리 위치와의 관계의 설명도.
제4도는 본 발명의 실시예의 소자를 도시하는 블록 다이어그램.
제5도는 MASK와 제어 입력에 대해 CAS*신호를 발생하기 위한 회로의 블록 다이어그램.
제6도는 종래의 VRAM의 작동을 설명하는 파형 다이어그램.
제7도는 본 발명에 의해 사용되는 압축해제 메모리 사이클의 파형 다이어그램.
제8도는 확장된 비데오-율 성능을 가능하게 하는 본 발명의 실시예의 블록 다이어그램.
제9도는 더욱 높은 대역폭 통신 네트워크에 대한 인터페이싱을 가능하게 하는 본 발명의 실시예의 블록 다이어그램.
제10도는 더욱 높은 해상도 프레임 버퍼 동작을 가능하게 하는 본 발명의 실시예의 블록 다이어그램.
* 도면의 주요부분에 대한 부호의 설명
30 : 디스플레이 32 : 프레임 버퍼
34 : 프레임 버퍼 모듈 50 : 상태 기계
52 : FIFO 저장 장치 54 : 케이블
56 : CAS* 발생기 58 : 워크스테이션
R1, R2, R3, R4, R5 : 레지스터
FB : 프레임 버퍼
본 발명은 고성능 디스플레이 시스템에 관한 것으로서, 특히 영상 압축해제가 실시간에서 달성되는 고성능 디스플레이 시스템에 사용하기 위한 프레임 버퍼에 관한 것이다.
과학적 시각화는 사용자가 자기가 다루는 많은 양의 데이타를 더욱 잘 이해하도록 돕는다. 이러한 시각화는 대형 슈퍼 컴퓨터상에서 통상적으로 계산되며 고속 네트워크상에서 보기 위하여 사용자 워크스테이션으로 보내어진다. 시각화를 위한 한가지 강력한 기술은 데이타에 대한 사용자의 이해를 증진시키기 위해 동작을 사용하는 것이다. 보여지는 데이타의 여러 표면을 보여주는 애니메이션을 제작하고 유연한 동작 순서로서 디스플레이하므로써 연구되는 데이타에 관한 더 많은 정보가 전달될 수 있다.
사용자의 디스플레이 해상도가 증가됨에 따라서, 필요한 유연한 동작을 제공하기 위해서 네트워크상에서 충분한 데이타를 보내는 것이 점점 어려워진다. 높은 대역폭 통신 네트워크에 의해서도, 유연한 동작을 위한 충분한 데이타(초당 30프레임 또는 그 이상)를 전송하는 것은 압축 및 압축해제를 사용하지 않고는 어렵다. 각각의 8비트 바이트가 칼라를 나타내도록 각각의 픽셀이 24비트로 표시되면, 동작을 표시하는데에 필요한 데이타 처리량은 T=3Hres Vres Fref바이트/초인 것을 알 수 있는데, 여기에서 T는 바이트/초로 나타낸 처리량이고, Hres는 수평 해상도 또는 주사선당 픽셀의 수이고, Vres는 수직 해상도 또는 프레임당 주사선의 수이며, Fref는 프레임율이다.
실시간 동작 비데오용 높은 대역폭을 지원하기 위해서는, 매우 높은 대역폭 통신 네트워크를 갖는 것이 필요하다. 한가지 그러한 네트워크는 HPPI(고성능 병렬 인터페이스)이다. HPPI는 32-비트폭 데이타 버스로 1억 바이트/초의 최대 데이타율을 지원하도록 설계된다. 그러나, HPPI의 대역폭도 고해상도, 실시간 유연한 동작 영상을 위해서는 충분하지 않을 수도 있다. 예로서, 32비트폭 HPPI 버스를 사용하여 2048×1536 고해상도 디스플레이 모니터상에서 실척도 영상을 보이기 위해서는 달성가능한 최대 프레임율은
Fref= ThppI/(3Hress Vres)
= 100,000,000/(3×2048×1536)
= 10.6프레임/초이며,
여기에서, Thppi는 HPPI상에서 100,000,000바이트/초의 처리량이다.
10.6프레임/초의 율로서는 대상의 중요한 동작이 유연하게 되지 않는다. 보다 유연한 동작을 얻는 한가지 방법은 더욱 높은 대역폭을 가진 통신 네트워크를 사용하는 것이다. 그러나, 그러한 높은 대역폭 통신 네트워크는 비싸다. 그것은 대부분의 사용자에게 비용/성능면에서 호소력이 없다. 실시간 동작 영상 통신을 달성하는 다른 방법은 영상 압축1 압축해제 기술을 사용하는 것이다. 영상의 압축 및 압축해제를 사용하는 이점은 소스에서 영상 시켄스를 기록하는데에 요구되는 저장량은 감소된다. 그래픽스 서버는 영화 시켄스를 발생시킬 수는 있으나 압축된 영상 데이타만 저장한다. 이것은 달리 가능한 것보다 현저히 많은 영상 영상프레임의 디지탈 비데오 레코더로서 슈퍼 컴퓨터 DASD(즉, 디스크) 저장 장치를 사용하는 것을 허용한다. 압축/압축해제의 다른 이점은 영상을 전송하는데에 요구되는 대역폭이 감소되는 것이다.
양호한 압축 알고리즘은 "Digital Video Baudwidth Compression Using Truncation Coding", IEEE Trans. Comm., COM-9, Dec. 1981, pp. 1809-1823에서 Healy 등에 의해 상세히 기술된 블록 절단 방법이다. 그것은 고품질 텍스트 및 그래픽 영상 압축해제 및 합리적 품질의 텔레비젼식 자연적 영상을 제공한다. 압축방법 자체는 본 발명과 직접적으로 연관되지는 않으며, 그 특정한 특징만 검토한다.
알고리즘의 기본 아이디어는 각각의 4×4 영역의 픽셀(픽셀당 3바이트를 가정하여 48바이트)을 2개의 칼라(6바이트)와 16비트폭 MASK에 의해 나타내는 것이다. 2개의 칼라는 4×4 픽셀 영역내의 칼라의 분포를 가장 잘 나타내기 위해 통계적으로 계산된다. 2개의 칼라는 HI 칼라와 LO 칼라로 지칭된다. 각각의 MASK 비트는 대응 픽셀이 HI 또는 LO 칼라를 얻을 것인지를 결정한다. MASK가 1이면 대응 픽셀은 HI 칼라를 모으며, 0일 때에는 LO 칼라를 모은다. 이것은 제1도에 도시되었으며, 그것은 4×4 픽셀 영역(20)과 MASK(22)의 비트 맵핑을 도시한다. 4×4 픽셀은 HI 및 LO 칼라(각각 3바이트)와 16비트 MASK(2바이트)를 사용하여 표시될 수 있기 때문에, 압축비는 Rcmp=48/(3+3+2)=6이다.
압축해제 메카니즘은 압축 메카니즘보다 단순하다. 각각 4×4 픽셀 매트릭스에 대해 착신 장치(a destination device)는 2개의 칼라(HI 및 LO)와 16비트 MASK를 수신한다. MASK의 각각의 비트에 대해, 4×4 픽셀 매트릭스내의 대응 픽셀은 MASK비트가 1이면 HI 칼라를 얻으며 MASK 비트가 0이면 LO 칼라를 얻는다. 제2도는 임의의 4×4 픽셀 구역(24)의 압축된 데이타 포맷을 보이는데, 각각의 픽셀은 2개의 칼라(A 또는 B)중의 어느 하나이다.
대표적 시스템에서, 네트워크상에서 수신된 데이타는 프레임 버퍼내에 저장될 준비가 될때까지 FIFO(선입선출) 저장 장치내에 임시로 버퍼링된다. 양호한 프레임 버퍼는 비데오 랜덤 액세스 메모리(VRAM)로 구성된다. 그러한 VARM은 메모리 사이클이 대표적으로 50nS인 고속 페이지 모드로 작동된다.
압축해제는 압축된 데이타 포맷을 프레임 버퍼내에 저장하고 비데오 리프레시(refresh)시에 픽셀 데이타를 압축해제시키므로써 달성될 수 있다. 다른 방법은 프레임 버퍼에 저장하기 전에 영상을 압축해제시키는 것이다. 첫번째 방법이 두번째보다 적은 프레임 버퍼 메모리를 요구하지만, 그것은 압축된 픽셀 데이타 포맷이 데이타 조정을 위해 쉽게 사용될 수 없고 그러한 작동은 거의가 픽셀 데이타를 먼저 압축해제될 것을 요구하기 때문에 문제를 발생시킨다. 또한, 프레임 버퍼가 압축된 데이타 포맷만을 저장한다면, 다른 프레임 버퍼가 비압축 영상을 저장하기 위해 필요하다. 해결 방안은 프레임 버퍼가 적, 록, 청 픽셀 포맷만 포함하도록 데이타를 프레임 버퍼내에 저장하기 전에 데이타를 압축해제시키는 것이다.
압축해제가 관련된 여러가지 문제가 있다. 첫번째 문제는 프레임 버퍼가 시스템에서 병목(bottleneck)이 되지 않도록 압축해제가 실시간에서 달성되어야만 한다는 것이다. 예로서, HPPI 버스에 대해 4×4 픽셀 압축된 데이타의 전송은 통상적으로 80nS 걸린다. 프레임 버퍼가 병목이 되지 않으려면 그것은 압축된 데이타 셋트당 80nS내에 압축해제를 수행할 수 있어야만 한다. 압축해제는 재고품으로서 이용가능한 부품을 사용하여 경비면에서 효과적인 방법으로 달성되어야 한다.
메모리의 대역폭을 개량하는 고전적 해결방안은 메모리를 인터리브시키는 것이다. 메모리를 인터리브시키는 데에는 두가지 방법이 있다. 한가지 방법은 한 메모리 액세스 시간에 N웨이 인터리브된 메모리에 대해 N작동이 있도록 인터리브된 메모리를 병렬로 액세스하는 것이다. 두번째 방법은 다른 모듈에의 다른 메모리 액세스가 N웨이 인터리브된 메모리에 대해 1/N 메모리 사이클 주기만큼 늦게 시작될 수 있도록 인터리브된 메모리에 시간-직렬 중첩 방식으로 액세스하는 것이다.
어느 경우에도, 프레임 버퍼는 압축해제 대역폭이 통신 네트워크 대역폭보다 크거나 같아서 프레임 버퍼가 시스템의 병목이 되지 않도록 설계되어야 한다. 대역폭을 최대화하기 위해서는 각각의 메모리 모듈은 모든 모듈이 병렬로 작동될 수 있도록 독립된 데이타 경로와 개별적 제어를 갖어야 한다. 상술한 바와 같이, HPPI 통신 네트워크의 경우에 16픽셀의 정보는 매 80nS(16픽셀/50nS=2억 픽셀/초)마다 전송된다. 만약 50nS 대역폭 메모리 칩이 메모리 모듈내에 사용되면 N은 적어도 10이어야만 한다(10픽셀/50nS=2억 픽셀/초). N이 16이면, 3억 2천만 픽셀/초의 최대 대역폭이 얻어질 수 있다(16픽셀/50nS). 간단한 메모리 인터리빙이 최대 성능을 주지만, 그것이 각각 개별적 데이타 경로와 제어 장치를 갖는 다중 메모리 모듈의 복잡성과 경비를 정당화시키지는 못한다.
두번째 문제는 로컬 워크스테이션으로부터 프레임 버퍼로의 액세스가 있어야만 한다. 더우기, 이 액세스는 비압축 모드 또는 압축 모드이어야만 한다. 비압축 모드 액세스는 압축해제 데이타가 영상 조정을 위해서 로컬 워크스테이션에 의해 사용되면 중요하다. 압축된 모드 액세스는 또한 로컬 워크스테이션의 성능을 증가시킨다.
세번째 문제는 고해상도 모니터에 대해서, VRAM의 직렬 출력이 그 모니터에 필요한 대역폭을 제공하기 위해서 인터리브되어야만 한다. 현재의 VRAM은 대략 30MHz의 직렬 출력 대역폭을 가지므로, 통상적 프레임 버퍼 디자인은 부착된 디스플레이에 따라 인터리브된 직렬 출력 포트를 갖는다. 예로서 1280×1024 모니터 해상도에 대해서 비데오 대역폭은 110MHz이다. 따라서 4웨이 VRAM 직렬 출력 인터리빙이 그러한 해상도에 대해 충분하다. 그러나, 2048×1536 모니터 해상도에 대해서, 비데오 대역폭은 260MHz이다. 이것은 4웨이 인터리빙이 4×33MHz 또는 132MHz를 주는 반면에 8웨이 인터리빙은 264MHz를 주기 때문에 8웨이 인터리빙을 요구한다. 프레임 버퍼 디자인과 압축해제 디자인은 디자인이 모니터 해상도에만 제한되지 않도록 신축성있는 비데오 출력 대역폭을 제공할 수 있어야 한다.
종래 기술은 다양한 영상 압축/압축해제 방안을 보여준다.
1989년 8월 15일자로 Richards에게 허여된 발명의 명칭이 "Image Display Apparatus and Method"인 미합중국 특허 제4,857,992호에는 영상이 두 셋트의 디지털 데이타로 특징되는 하드웨어 압축/압축해제 메카니즘이 기술되어 있다. 첫번째 세트의 데이타는 원래의 영상을 저역-통과 필터링시키고 그것을 서브-샘플링하므로써 달성된다. 두번째 세트의 데이타는 첫번째 세트의 삽입된 영상과 원래의 영상 사이의 델타 펄스-코드 변조된 세트이다. 이러한 두 세트의 데이타는 런 길이(run length) 코딩 기술을 사용하여 압축된다.
1990년 12월 4일자로 Kassatly에게 허여된 발명의 명칭이 "Method and Apparatus for TV Broadcasting"인 미합중국 특허 제4,975,771호에는 비데오 데이타를 압축시키고 다음에는 방송 매체상에서 패킷으로서 시간-멀티플렉싱하므로써 비데오의 다중 채널이 단일 채널 반송파상에서 방송될 수 있는 방법이 기술되었다. 기본적으로 이 특허는 다중 채널 비데오를 단일 반송파상에서 전송하므로써 비데오 신호 캐리어가 더욱 효과적으로 사용되는 방법을 보여준다.
1990년 11월 13일자로 Bedell등에게 허여된 발명의 명칭이 "Method and Apparatus for Manipulating Digital Video Data"인 미합중국 특허 제4,970,663호에는 15비트 적, 록, 청 소스 영상 데이타가 서브-샘플링되고 8비트 LUV 휘도 및 색도값으로 변환되는 압축 방법을 사용하여 영상 품질을 개량하는 방법이 기술되었다. 디스플레이상에서, LUV 포맷 데이타는 디더링(dithering) 기술을 사용하여 완전 해상도로 확장된다.
1989년 1월 10일자로 Tsai에게 허여된 발명의 명칭이 "System Incorporating An Error Tolerant Picture Compression Algorithm"인 미합중국 특허 제4,797,729호에는 블록 절단 기술에 기초한 압축/압축해제 방법이 기술되었다. 압축해제는 멀티플렉서와 레지스터를 사용하여 순차적으로 달성된다. HI 및 LO 칼라 데이타 모두 2개의 레지스터내로 로딩되고, 다음에는 픽셀-순차(Pixel-Serial)순서로 비트 MASK에 기초하여 선택된다. 그 특허는 Y, I, Q 칼라 신호 성분의 사용을 기술하는데, 예로서 Y성분에 대해서는 4×4 세트의 픽셀의 압력해제를 완료하기 위해 16사이클이 요구된다. 압축해제의 순차적 성질로 인해서 대역폭이 제한된다.
1986년 4월 1일자로 Campbell 등에게 허여된 발명의 명칭이 "color Video System Using Data Compression and Decompression"인 미합중국 특허 제4,580,134호에는 칼라 영상을 엔코딩, 전송, 저장 및 발생시키는 시스템이 기술된다. 이 특허는 또한 압축된 데이타 블록이 버퍼 메모리내에 저장된 블록-절단 기술을 사용된다. 다음에는 이 특허는 비데오 출력 경로에서의 고속 순차적 압축해제 논리의 사용을 기술한다. 이 시스템은 고성능 그래픽스 디스플레이로의 데이타 전송을 가능하게 하기 위해 매우 복잡하고 비싼 온-더-플라이(on-the-fly) 디코딩 회로를 요구한다. 더우기, 프레임 버퍼는 압축된 데이타 포맷만을 저장하기 때문에, 그것은 비압축 영상을 저항하는 데에는 사용될 수 없다. 블록 절단 기술은 낭비적인 압축/압축해제 방법을 이용하기 때문에, 비압축 모드는 영상 품질이 가장 중요한 인자인 경우에 바람직하다.
1986년 1월 14일자로 Evans 등에게 허여된 발명의 명칭이 "YIQ Computer Graphics System"인 미합중국 특허 제4,564,915호에는 칼라 텔레비젼 래스터 주사 비데오 출력을 제공하는 컴퓨터 그래픽스 시스템이 기술되었다. 그 특허에 보여진 구조는 프레임 버퍼가 단순한 칼라 맵 시스템으로부터 적록청 완전 칼라 해상도 시스템으로 진보되게 하지만 메모리 저장 장치의 증가를 필요로 한다.
1985년 9월 10일자로 Alston에게 허여된 발명의 명칭이 "Electronic Imaging Camera"인 미합중국 특허에는 전하 결합 소자 어레이를 영상 감지 소자 및 버퍼 메모리로서 사용하는 전자 카메라가 기술되었다. 또 다른 전용 버퍼를 요구하지 않고 프리뷰(preview) 모드가 비데오 율로 CRT 모니터상에 보여질 수 있는 방법이 상세히 기술되었다.
Asano에 의해 1985년 8월 발행된 An IBM Technical Disclosure Bulletin, pp. 958-959에는 영상 버퍼내에 저장되기 전에 영상 압축해제가 일어나는 영상 압축/압축해제 방안이 기술되었다. 다음에는 저장된 영상은 수반되는 명령에 따라 디스플레이를 위해 전-포인트-어드레스 가능(all-points-addressable) 메모리에 맵핑된다.
따라서, 본 발명의 목적은 실시간 영상 압축해제가 가능한 프레임 버퍼를 보여주는 개량된 디스플레이 시스템을 제공하는 것이다.
본 발명의 다른 목적은 고선명 디스플레이 영상을 위해 영상 압축해제가 실시간 베이스로 달성될 수 있는 개량된 디스플레이 시스템을 제공하는 것이다.
본 발명의 또 다른 목적은 재고품 하드웨어를 사용할 수 있지만 현저히 개량된 시스템 성능 특성을 보이는 개량된 디스플레이 시스템을 제공하는 것이다.
픽셀 영상의 픽셀 서브세트중의 어느 픽셀이 한 칼라를 수신하는지 한정하는 비트 MASK와 적어도 한쌍의 엔코드된 칼라를 나타내는 압축된 픽셀 영상을 수신하기 위한 저장 장치를 포함하는 디스플레이 시스템이 기술되었다. 시스템은 다수의 메모리 모듈을 포함한다. 서브세트내의 픽셀은 메모리 모듈내에서 인터리브된다. 데이타가 각각의 모듈내에 평행으로 기록되게 하는 신호를 적용하기 위한 발생기가 제공된다. 제어장치는 MASK 비트 위치값에 의해 칼라에 대해 지정된 서브세트의 픽셀 위치에 병렬로 또한 단일 메모리 사이클로 엔코드된 칼라 데이타를 기록하기 위해 발생기를 제어하기 위해 MASK 비트에 응답한다.
이하 본 발명을 도면을 참조하여 상세히 설명한다.
제3도를 참조하여, 디스플레이(30), 메모리 모듈 프레임 버퍼(3)와 개별적 프레임 버퍼 모듈(34) 사이의 상호 관계를 이하 설명한다. 디스플레이(30)는 예로서 래스터 방법으로 디스플레이된 1024 ×1024 픽셀로 구성된다. 확장된 서브섹션(36)은 디스플레이(30)의 상부 좌측 코너를 도시하며, 4픽셀×4픽셀 서브세트를 포함하고, 각각의 픽셀의 어드레스를 나타낸다. 각각의 픽셀 어드레스는 행(column) 표시와 그 뒤에 오는 열(row) 표시를 가지며, 상부 좌측 픽셀은 열상에 어드레스(0, 0)와 그 뒤에 오는 (1, 0), (2, 0)을 갖는다. 각각의 픽셀은 3바이트(각각 8비트)의 칼라 정보에 의해 표시된다.
4×4 인터리브 프레임 버퍼(32)는 디스플레이(30) 로부터 픽셀 정보를 저장하기 위해 사용되고 16개의 메모리 모듈(M0-M15)을 포함한다. 각각의 메모리 모듈은 256×256×24비트 위치이다. 픽셀 어드레스는 4×4 픽셀 매트릭스의 각각의 픽셀이 다른 메모리 모듈내에 있도록 수직 및 수평으로 프레임 버퍼(32)내에 인터리브된다. 예로서, 디스플레이(30)내에 도시된 4×4 매트릭스(36)에 대해, 어드레스(0, 0)는 메모리 모듈(M0)내에 있고 (1, 0)은 메모리 모듈(M1)내에 있으며, (2, 0)은 메모리 모듈(M2)내에 있다. 유사하게 픽셀 어드레스(0, 1)는 메모리 모듈(M4)내에 있고, (0, 2)는 메모리 모듈(M8)내에 있다. 34에서 모듈(M0)의 블로우업(blow up)이 도시되며 그것은 그안에 저장된 픽셀 어드레스를 표시한다. 공지의 방법으로, 매 네번째 픽셀 어드레스는 그 안에서(열 및 행) 발견될 수 있다.
픽셀 매트릭스의 4×4 서브세트를 가정하면, 메모리 모듈(M0-M15)은 저장된 픽셀 데이타의 상태를 바꾸기 위해 동시에 작동될 수 있다는 것을 알 수 있다. 아래에서 명백해지듯이, 제3도에 도시된 인터리빙은 입력 데이타 포맷과 관련하여 실시간 압축해제가 일어나게 한다.
다시말하면, 데이타는 제2도에 도시된 포맷으로 수신되고, 압축된 픽셀 데이타는 2개의 연속 32비트 단어로 수신된다. 제1 단어는 제1 칼라(A)와 8비트(24 : 31) HI 단어 MASK를 표시하는 24비트(0 : 23)를 포함한다. 다음 32비트 단어는 후속 칼라(B)와 8비트 LO단어 MASK를 포함한다. LP와 HI단어 MASK는 단일 압축해제 메모리 사이클로 각각의 픽셀 맵 위치에 2개의 칼라(A, B)를 맵핑시킨다.
다음의 설명에서, 프레임 버퍼 메모리(32)는 열 어드레스 스트로브(RAS) 신호와 행 어드레스 스트로브(CAS) 신호를 사용하는 VRAM 메모리 칩으로 구성된다고 가정한다. 본 기술분야에 익숙한 자에게 알려졌듯이, 그 신호들은 반전 상태에서 활성이고, 신호 지정이 RAS*또는 CAS*로 표시될 때에 본 명세서에서 그렇게 표시될 것이다.
제4도에 도시된 프레임 버퍼 시스템은 그 출력 라인에 어드레스 및 타이밍 제어 신호를 제공하는 상태 기계(50)를 포함한다. 상태 기계(50)는 기본적으로 중앙 프로세서(도시되지 않음)에 의해 구성된 시켄서이다. 시스템은 레지스터(R1, R2, R3, R4 및 R5)에 공급하는 FIFO 저장장치(52)를 또한 포함한다. 압축된 데이타는 케이블(56)내의 데이타를 경유하여 FIFO(52)에 공급된다. CAS*발생기(56)는 레지스터(R4, R5)로부터의 비트 MAS*부와 한쌍의 제어신호 CASHI*및 CASLO*를 적용시킨다. 워크스테이션(58)은 또한 프레임 버퍼(32)에 액세스하기 위해서 CAS*발생기(56) 및 레지스터(R2)와 상호 접속시킨다. 프레임 버퍼(32)는 제2도와 같이 구성되고 모듈(M0-M15)의 4×4 매트릭스를 포함한다.
제5도에서 CAS*발생기(56)의 상세사항이 도시된다. 16개의 멀티플렉서(MUX1 내지 MUX16)는 CASLO*및 CASHI*입력 레벨을 수신한다. 이하에서 명백하듯이, CASLO*및 CASHI*레벨은 단일 메모리 사이클내에서 다른 시간에 활성화된다. 또한 16비트 MASK 패턴으로부터의 비트 레벨은 제어 입력으로서 각각의 멀티플렉서에 적용되며, 한 제어 입력의 활성화 상태가 발생할때 각각의 멀티플렉서가 출력을제공하게 한다. MASK 입력이 1이면, 각각의 MUX는 CASHI*를 선택한다. CASLO*와 CASHI*레벨은 사이클내의 다른 시간에 활성화되기 때문에 16CAS* 레벨은 단일 메모리 사이클내에서 출력 케이블(60)상에 발생된다. 각각의 CAS*레벨은 칼라값을 4×4 픽셀 매트릭스내의 16개의 픽셀중의 한 픽셀의 각각의 픽셀 위치에 기록하는 것을 제어한다.
설명을 간단히 하기 위해서, 주어진 세트의 압축된 데이타에 대해서 HI 칼라 기록은 LO 칼라 기록에 앞서는 것으로 기술된다. 그러나 어느 순서도 사용될 수 있기 때문에 이것은 본 발명을 제한하지 않는다.
이하에서 기술될 CAS*신호를 발생시키기 위한 방법 80ns 압축해제 사이클을 허용한다. 그 방법은 2개의 CAS 신호, 즉 CASHI*와 CASLO*를 활성화시키는데 걸리는 시간을 단축하며, CASHI*는 HI 칼라를 로딩하는데에 사용되며, CASLO*는 LO 칼라를 로딩하는데에 사용된다. 압축된 데이타 세트의 모든 HI 칼라는 동일 행 및 열 어드레스를 사용하여 VRAM내에 저장되며 단일 메모리 사이클내에서 CASHI*활성화 시간동안에 로딩된다. CASLO*가 동일 메모리 사이클내에서 후에 활성화될 때, 모든 LO 칼라는 로딩되고, 따라서 16픽셀 위치가 단일 메모리 사이클내에서 두가지 칼라로 로딩된다.
제6도는 VRAM에 대해 규정된 대표적 타이밍 다이어그램을 도시한다. 타이밍 정보는 Mitsubishi, 1Mbit VRAM 부품번호 M5M442256JL-8로부터 얻는다. 이 타이밍 정보는 프레임 버퍼의 성능을 결정한다.
* tpc- 고속 페이지 모든 사이클 시간. 최소 50nS
* tcas- CAS-펄스폭. 최소 25nS
* tcp- 고속 페이지 모드를 위한 CAS-프리차지 시간 최소 10nS.
* tdsc- 데이타 세트업 시간. 최소 0nS.
* tdhc- 데이타 유지 시간. 최소 25nS.
* tasc- 행 어드레스 세트업 시간. 최소 5nS.
* tcak- 행 어드레스 유지시간. 최소 20nS.
제7도는 본 발명에 의해 사용된 고속 압축 모드 페이지 모드 사이클의 타이밍 프로그램을 도시한다. 100nS(2tpc)보다 적은 사이클은 50nS의 tpc를 가진 VRAM을 사용하여 달성된다. 타이밍 다이어그램에 도시되듯이, CASHI*및 CASLO*신호는 중첩될 수 있다. 이것은 압축 모드 메모리 사이클에 대해 그것이 CASHI*또는 CASLO*이든지 그러나 동시에 둘다는 아닐때 한 CAS*만이 선택된다. 데이타 라인상의 M HI 및 M LO는 메모리 사이클내에서 HI 및 LO 칼라가 레지스터(R2)에 의해 표시되는 때를 나타낸다. 압축해제를 위한 최소 가능 사이클 시간은 Tcmp=t1+t2이며, t1은 tdhc(데이타 유지 시간)이고, t2는 tpc(페이지 모드 사이클)이다.
제1칼라 기록 사이클용 데이타 유지 시간이 준수되도록 t1이 필요하다는 것에 주의하여야 한다. 메모리 모듈이 LO 칼라 압축 모드와 그 뒤에 오는 HI 칼라 압축 모드를 갖는 메모리 동작으로 인하여 t2가 필요하다. 이러한 2개의 인접한 CAS*하강 에지사이의 분리는 적어도 tpc이어야만 한다.
상기한 바와 같이, Mitsubishi, 1Mbit VRAM은 tdhc=25nS와 tpc=50nS를 보인다. 따라서, 이상적으로는 tcmp=75nS이다. 75nS 압축해제에 의하면, HPPI 압축 데이타는 전 전송율로 수신될 수 있다. 압축해제에 필요한 시간은 100nS로부터 75nS로 감쇠되기 때문에, 2개의 CAS 방법으로 인한 성능 개량은 R2cas=100/75=1.33 프레임 버퍼가 네트워크에 있어서 병목이 되지 않기 위해서, T≤NP의 관계가 유지되어야만 하며, 여기에서 T는 네트워크의 처리량이고, N은 인터리브된 4×4 메모리 모듈의 수이며, P는 4×4 메모리 모듈을 위한 프레임 버퍼 압축해제의 성능이다. HPPI에 대해 T=2억 픽셀/초이다. 만약 2CAS*방법이 사용되지 않았다면, 단일 24비트 적, 록, 청 데이타 경로로는 각각의 압축해제는 50nS VRAM을 가지고는 100nS 걸린다. 이것은 P=1억 6천 픽셀/초를 제공한다. 따라서, 프레임 버퍼가 병목이 되지 않게 하려면 N≥이어야만 한다. 병렬로 동작하는 다른 4×4 메모리 모듈이 필요하다. 또는, 각각의 메모리 모듈이 자체적 개별적 데이타와 제어 장치를 갖는 인터리빙의 값비싼 방법이 사용될 수 있다. 그러나, 2CAS*방법이 사용되면, P=2.13억 픽셀/초가 달성될 수 있다. 따라서, 단일 24비트 적, 록, 청 데이타 경로만을 갖는 하나의 4×4 메모리 모듈만 필요하다.
제7도와 관련하여 제4도를 다시 참조하여, 온-라인 압축해제/버퍼 시스템의 동작이 기술된다. 연속된 32비트 데이타 단어가 데이타 입력(54)을 경유하여 FIFO 저장 장치(52)로 공급된다. 자유롭게 작동하는(free running) 시스템 클록(SYSCLK)은 상태 기계(50)에 의해 발생되고 FIFO(52)의 동작을 제어하며 또한 시스템의 나머지 콤포넨트를 동기화시킨다.
충분한 데이타가 FIFO(52)내에 수신되면, 처리될 데이타가 FIFO(52)내에 있음을 알기 위해 FIFO RDY*신호가 활성화된다. 상태 기계(50)는 그 신호를 인식하고 FIFO가 거의 비었음을(FIFO AE*) 검출해서 고속 페이지 메모리 모드 액세스를 중지할 때까지 통신 모드 신호 COM MODE*와 RD FIFO*를 활성화시킴으로써 고속 페이지 메모리 액세스 모드로 들어간다. 상태 기계(50)는 또한 RD FIFO*지속시간 동안에 매 두번째 SYSCLK마다 로드 MASK 이네이블 신호(LD MASK*)를 발생시킨다. 압축된 데이타는 항상 한쌍의 32비트 단어를 포함하므로, RD FIFO*의 지속시간은 항상 2개의 SYSCLK의 2배이다.
24비트 칼라 데이터(23 : 0)는 FIFO(52)로부터 독출되고 레지스터(R1, R2)로 파이핑(piped)된다. HI MASK 비트(15 : 8) 역시 FIFO(52)로부터 독출되고, 클럭 주기 동안 레지스터(R3)내에 임시로 저장되고, LO MASK 비트(7:0)가 레지스터(R5)내에 로딩될 때 동일 클럭 주기에서 레지스터(R4)내에 로딩된다. HI 및 LO 칼라 데이타 비트가 레지스터(R2)내에 연속적으로 로딩되고 메모리 모듈(32)내로 전송되는 동안에 16MASK 비트(15 : 0)는 레지스터(R4 및 R5)내에 유지된다.
상기와 같이, 메모리(32)는 4×4 메모리 모듈로 구성되며, 픽셀은 4×4 패턴으로 수평 및 수직으로 그 안에서 인터리브된다. CAS*발생기(56)은 메모리 사이클에서 칼라 MASK에 의해 레벨이 제어되는 16개의 CAS*신호를 제공한다. 압축해제 사이클의 처음 부분(즉, CASHI*) 동안에, 24비트 HI 칼라는 레지스터(R2)로부터 메모리 모듈(32)로 전송되고, CAS*발생기(56)는 비트 MASK에서 1레벨을 표시하는 비트 위치에 대응되는 출력 라인의 활성 레벨을 발생시킨다. 이것은 HI 칼라 데이타가 1레벨에 있는 고차 MASK 비트 위치에 대응되는 선택된 픽셀에 평행으로 기록되게 한다. 압축해제 사이클의 두 번째 부분(즉, CASLO*)에서, LO 칼라 픽셀은 비트 MASK내에 0비트의 제어하에 기록되어 압축해제 사이클을 완료한다.
상기 작동은 제7도에 부분적으로 설명되었는데, CASHI*가 활성상태로 강하될때, MASK내의 1비트는 CAS* 신호가 메모리(32)에 적용되게 하여 레지스터(R2)로부터 방출되는 HI 칼라 비트는 16개의 픽셀 메모리 위치에 기록된다. 유사한 방법으로, CASLO*가 활성 레벨로 강하될때, LO 칼라 비트는 MASK내의 0비트에 대응하는 픽셀 위치에 기록된다.
워크 스테이션(58)(제4도 참조)은 또한 버스(60, 62)를 거쳐 버퍼 메모리(32)에 액세스한다. MASK 비트를 버스(60)에 또한 칼라 데이타를 버스(62)에 적절히 부과하므로써, CASHI*및 CASLO*신호는 상기와 같이 칼라 데이타를 메모리 모듈(32)내에 기록한다.
고해상도 프레임 버퍼가 필요할때에는 비데오 클럭율은 무시될 수 없다. 예로서, VARM은 33MHz에서 작동될 수 있는 직렬 포트를 갖는다. 그러나, 60Hz, 2048× 1536 해상도 모니터에 대해 비데오 클럭 속도는 260MHz를 초과한다. 260MHz/33MHz=7.88임을 알 수 있다. 비데오 클럭에 매칭시키기 위해서 VRAM은 고해상도 모니터에 대해 충분한 직렬 출력 대역폭을 제공하기 위해 최소 8웨이로 인터리브되어야만 한다. 제4도에 도시된 디자인은 모듈식이고, 비데오 출력 대역폭은 단일 VRAM 직렬 출력의 4P로 증가될 수 없는데, 여기에서 P는 사용되는 4× 4 세트의 메모리 모듈의 수를 나타내는 양의 정수이다. 이것은 시스템의 비데오 처리량이 어떠한 해상도 모니터에도 매칭되도록 증가되게 허용한다. 60Hz, 2048×2048 해상도 모니터는 360MHz 비데오율을 요구한다. 360/33=10.9이므로, P=3은 충분한 비데오 대역폭을 제공할 것이다.
제8도와 같이, 이것은 메인 버스에 4×4 메모리 모듈을 더 첨가하므로써 달성될 수 있다. 모듈은 CASGEN*와 프레임 버퍼(FB)로 구성된다. 4×4 메모리 소자 자체는 인터리브된다. 다시 말해서, 제1모듈은 픽셀 0 내지 3을 가지며, 제2모듈은 픽셀 4 내지 7을 가지며 j번째 모듈은 픽셀 4(j-1) 내지 4(j-1)+3을 가질 것이다. 제어 상태 기계(SM)는 메모리 리퀘스트가 있을때 올바른 CASGEN*과 프레임 버퍼를 선택하도록 수정되어야만 한다. 이 모듈식 4×4 방법을 사용하여, 비데오 출력 처리량은 어떠한 모니터에 대해서도 어떠한 비데오 율에도 매칭되도록 무한히 확장될 수 있다.
디자인이 보다 높은 대역폭 통신 네트워크와의 인터페이스를 요구할때, 그것은 입력을 병렬화하므로써 네트워크로부터 보다 높은 처리량을 허용하도록 수정될 수 있다. 이것은 현존 SM에 약간의 수정을 하고 더 많은 FIFO, CASGEN 및 FB를 첨가하므로써 달성될 수 있다. 제9도는 예를 보이는데, 3개의 세트의 FIFO, CASGEN 및 FB가 있다. 이러한 배열에 있어서는, 성능을 3의 인수로 증가시키기 위해 3개의 모듈간에 병렬화가 이루어질 것이다. 모듈식 방식으로 인해서, 첨가된 FIFO, CASGEN 및 FB의 수는 어떠한 네트워크 대역폭에도 매칭되도록 무한히 증가될 수 있다.
프레임 버퍼의 해상도 역시 확장될 수 있다. 예로서, 각각의 메모리 모듈이 512열×512행×4비트로서 각각 구성된 1백만 비트 VRAM을 사용하여 디자인되면, 4×4 메모리 모듈은 2048열×2048행 ×4비트-평면으로서 구성된다. 이것은 어떠한 시스템 요구사항에도 매칭되도록 확장될 수 있다. 첫째, 픽셀당 비트-평면을 증가시키는 것은 더욱 많은 VRAM을 첨가하므로써 달성될 수 있다. 예로서, 30비트 적, 록, 청 데이타 포맷이 사용되면, 메모리 모듈당 8개의 1Mbit VRAM이 사용될 수 있다(이 구성은 32비트-평면까지 제공할 수 있다). 비록 2048×2048 해상도 프레임 버퍼가 대부분의 적용에 적절하지만, 더욱 큰 프레임 버퍼 구성이 필요한 2배의 버퍼링, 실시간 패닝 또는 더욱 높은 해상도 모니터와 같은 상황이 있다.
본 발명은 어떠한 크기의 프레임 버퍼도 수용하도록 수평 및 수직 방향으로 무한히 확장될 수 있다. 프레임 버퍼가 수직 확장될 필요가 있으며, 제10도와같이 더욱 많은 4×4 모듈이 수평으로 평가될 수 있으며, 제10도에는 수평으로 P개의 4×4 메모리 모듈이 있으며, 그것은 전체 2048P 수평 픽셀을 제공한다. 프레임 버퍼가 수직으로 확장될 필요가 있으면, 도시된 바와 같이 더 많은 수평 열의 P개의 4×4 모듈이 수직으로 첨가될 수 있는데, 도면에는 수직으로 N개의 4×4 메모리 모듈이 있으며, 그것은 전체 2048N 수직 픽셀을 제공한다.

Claims (10)

  1. 적어도 한쌍의 엔코드된 칼라와, 픽셀 영상의 픽셀 서브세트내의 어느 픽셀이 상기 칼라중의 하나를 수신하는지 한정하는 할당된 값을 갖는 비트 위치를 포함하는 비트 MASK를 나타내는 압축된 픽셀 영상 데이타를 수신하기 위한 저장 수단을 포함하는 디스플레이 시스템에 있어서, 상기 픽셀 서브세트내의 픽셀이 인터리브 형식으로 저장되는 다수의 메모리 모듈과, 데이타가 상기 다수의 모듈내에 평행하게 기록되게 하기 위해 신호를 적용하기 위한 발생기 수단과, 상기 엔코드된 칼라 데이타를 표시하기 위한 레지스터 수단과, 상기 MASK 비트 위치에 의해 상기 칼라에 대해 지정된 상기 픽셀 세브세트의 모든 픽셀 위치에 상기 엔코드된 칼라 데이터를 기록하기 위해 상기 발생기 수단을 제어하기 위한 수단을 포함하는 것을 특징으로 하는 디스플레이 시스템.
  2. 제1항에 있어서, 상기 적어도 한 쌍의 엔코드된 칼라는 단일 메모리 사이클로 상기 메모리 모듈내에 병렬로 기록되고, 상기 각각의 비트 MASK 비트 위치는 특정 메모리 모듈상에 맵핑되며, 상기 MASK 비트 위치의 제1값 표시의 제어하에 제1엔코드된 칼라 데이타를 상기 메모리 모듈내에 기록하기 위해서 상기 발생기 수단을 작동시키기 위해 상기 단일 메모리 사이클 동안 제1신호를 활성화시키고, 상기 MASK 비트 위치와 제2값 표시의 제어하에 제2 엔코드된 칼라 데이타를 상기 메모리 모듈내에 기록하기 위해서 상기 단일 메모리 사이클 동안 제2신호를 활성화시키기 위한 제어 수단을 추가로 포함하는 것을 특징으로 하는 디스플레이 시스템.
  3. 제2항에 있어서, 상기 제1 및 제2신호는 그 일부분이 중첩되도록 활성화되는 것을 특징으로 하는 디스플레이 시스템.
  4. 제2항에 있어서, 상기 메모리 모듈은 4×4 어레이의 모듈을 포함하고, 상기 4× 4 픽셀 데이타 서브 세트내의 각각의 픽셀은 상기 어레이의 상기 모듈중의 다른 모듈내에 존재하도록 상기 모듈내의 4×4 픽셀 데이타 서브세트는 인터리브되는 것을 특징으로 하는 디스플레이 시스템.
  5. 제4항에 있어서, 상기 각각의 모듈은 데이타 기록을 달성하기 위해 동시에 적용된 RAS*와 CAS*신호를 사용하는 비데오 랜덤 액세스 메모리이고, 상기 발생기 수단은 제1종류 비트값을 표시하는 MASK 비트 위치에 대응하는 픽셀 저장 위치에 CAS*신호를 적용하고 또한 제2종류 비트값을 표시하는 MASK 비트 위치에 대응되는 픽셀 저장 위치에 제2세트의 CAS*신호를 적용하기 위해 상기 제1신호에 의해 여기되는 것을 특징으로 하는 디스플레이 시스템.
  6. 제5항에 있어서, 상기 레지스터 수단은 상기 메모리 사이클의 제1부분 동안에 상기 제1쌍의 엔코드된 칼라를 표시하고 상기 사이클의 제2메모리 부분동안에 상기 단일 메모리 사이클내에서 상기 모듈내의 모든 4×4 픽셀 서브세트에 기록되는 것을 특징으로 하는 디스플레이 시스템.
  7. 적어도 한 쌍의 엔코드된 칼라와, 픽셀 영상의 n ×m 픽셀 서브세트내의 어느 픽셀이 상기 칼라중의 하나를 수신하는지 한정하는 할당된 값을 갖는 비트 위치를 포함하는 비트 MASK를 나타내는 압축된 픽셀 영상 데이타를 수신하기 위한 저장 수단을 포함하는 데이타 시스템에 있어서, 픽셀 서브세트내의 한 열의 n개의 픽셀은 인터리브 방식으로 메모리 모듈내의 한 열의 n개의 서브모듈에 걸쳐 저장되고, 상기 열내의 픽셀 서브세트내의 부가적 시리즈의 n개의 픽셀은 인터리브 방식으로 연속 메모리 모듈내의 서브모듈내에 저장되며, 각각 한 세트의 서브모듈로 구성되고 모두 병렬로 연결된 다수의 메모리 모듈과, 데이타가 상기 관련 메모리 모듈내의 서브모듈내에 기록될 수 있게 하기 위해 CAS*신호를 적용하기 위해 각각의 메모리 모듈과 연관된 CAS*발생기 수단과, 상기 엔코드된 칼라 데이타를 표시하기 위한 수단과, 상기 비트 MASK 비트 위치값의 제어하에 상기 엔코드된 칼라 데이타를 상기 픽셀 서브세트를 저장하는 상기 서브모듈내의 저장 영역내에 기록하여 칼라값이 병렬로 다수의 상기 메모리 모듈에 걸쳐 기록되도록 CAS*발생기 수단을 제어하기 위한 제어수단을 포함하는 것을 특징으로 하는 디스플레이 시스템.
  8. 제7항에 있어서, 상기 모든 메모리 모듈은 상기 표시 수단에 병렬 접속된 것을 특징으로 하는 디스플레이 시스템.
  9. 제8항에 있어서, 상기 표시 수단에 접속되고, 상기 제어 수단이 칼라 데이타를 인터리브된 픽셀 저장위치에 기록되게 하도록 행 및 열로 배열된 추가적인 다수의 메모리 모듈을 추가로 포함하는 것을 특징으로 하는 디스플레이 시스템.
  10. 제8항에 있어서, 상기 엔코드된 칼라 데이타를 병렬로 표시하며, 상기 제어 수단이 상기 엔코드된 칼라 데이타를 인터리브 방식으로 또한 병렬로 상기 접속된 메모리 모듈에 기록되게 하도록 상기 다수의 메모리 모듈에 병렬 접속된 상기 엔코드된 칼라 데이타의 추가적 표시 수단을 포함하는 것을 특징으로 하는 디스플레이 시스템.
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