JPH05260462A - プレディクタ - Google Patents
プレディクタInfo
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- JPH05260462A JPH05260462A JP4201654A JP20165492A JPH05260462A JP H05260462 A JPH05260462 A JP H05260462A JP 4201654 A JP4201654 A JP 4201654A JP 20165492 A JP20165492 A JP 20165492A JP H05260462 A JPH05260462 A JP H05260462A
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- Japan
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- memory
- read
- write
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/42—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation
- H04N19/43—Hardware specially adapted for motion estimation or compensation
- H04N19/433—Hardware specially adapted for motion estimation or compensation characterised by techniques for memory access
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/50—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using predictive coding
- H04N19/503—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using predictive coding involving temporal prediction
- H04N19/51—Motion estimation or motion compensation
Abstract
(57)【要約】 （修正有）
【目的】単一のモノリシック集積回路で実現できるプレ
ディクタのアーキテクチュアを提供する。 【構成】プレディクタが、先行する画像のｐ個のターゲ
ット画素の組を現在の画像の画素ブロックとして与え、
それにより各ターゲット画素が画像において、予め定め
られたモーションベクトルによりシフトされた現在の画
素の隣接する画素に対応する。プレディクタは、その各
セルが読出／書込モードにおいて独立してアドレス可能
である、サーチメモリ４０と、書込モードにおいてメモ
リの３つの部分の３つ（４１，４２，４３）のセルを同
時にアドレスするための３つの書込デコーダと、読出モ
ードにおいてメモリのｐ個のディスティンクトサブ部分
のｐ個のセルを同時にアドレスするためのｐ個の読出デ
コーダと、画像においてｐ個の隣接ポイントに対応する
同じ性質のデータのｐ回の連続書込がｐ個のサブ部分の
各々において達成されるように書込デコーダを制御する
ための手段とを備える。
ディクタのアーキテクチュアを提供する。 【構成】プレディクタが、先行する画像のｐ個のターゲ
ット画素の組を現在の画像の画素ブロックとして与え、
それにより各ターゲット画素が画像において、予め定め
られたモーションベクトルによりシフトされた現在の画
素の隣接する画素に対応する。プレディクタは、その各
セルが読出／書込モードにおいて独立してアドレス可能
である、サーチメモリ４０と、書込モードにおいてメモ
リの３つの部分の３つ（４１，４２，４３）のセルを同
時にアドレスするための３つの書込デコーダと、読出モ
ードにおいてメモリのｐ個のディスティンクトサブ部分
のｐ個のセルを同時にアドレスするためのｐ個の読出デ
コーダと、画像においてｐ個の隣接ポイントに対応する
同じ性質のデータのｐ回の連続書込がｐ個のサブ部分の
各々において達成されるように書込デコーダを制御する
ための手段とを備える。
Description
【０００１】
【発明の背景】この発明はデジタル画像処理の分野に関
する。
する。
【０００２】表示された画像、特に高精細度テレビのた
めの画像の複雑化および精細度の向上が、動画像の送信
の際に、これらの画像の一部のみ、すなわち１つの画像
から他の画像へ変化する画像の部分のみを送信する様々
なシステムの開発につながってきた。
めの画像の複雑化および精細度の向上が、動画像の送信
の際に、これらの画像の一部のみ、すなわち１つの画像
から他の画像へ変化する画像の部分のみを送信する様々
なシステムの開発につながってきた。
【０００３】図１は、従来技術のテレビ画像エンコーダ
の一般的な構成を例示する。このエンコーダは、映像信
号入力１と、アナログ・デジタルコンバータ（ＡＤＣ）
２と、画像をブロックで走査するための走査システム３
と、離散コサイン変換（ＤＣＴ）を計算するための装置
４と、定量化システム（Ｑ）５と、可変長符号化システ
ム（ＶＬＣ）６と、バッファメモリ７とを含み、その出
力が線８を介して送信チャネルかまたは中間記憶装置
（図示せず）に与えられる。コサイン変換を利用するこ
とにより、送信される情報の量が減少する。加えて、以
前の画像と現在の画像とを比較する装置が設けられる。
このシステムは、逆定量化（Ｑ-1）および逆コサイン変
換（ＤＣＴ-1）を計算するための装置９および１０を含
み、その結果がフレームメモリ１１に与えられる。フレ
ームメモリ１１は、所与の時間で現在の画像に先行する
画像を含む。このフレームメモリの内容はブロック毎に
動きエスティメータ１２における現在の画像の内容と比
較される。動きエスティメータ１２は各現在の画像ブロ
ック毎に現在の画像ブロックに最も類似する先行する画
像の部分を探索する。この最も類似する部分がターゲッ
ト部と呼ばれ、興味の現在の画像ブロックとこのターゲ
ット部との距離をモーションベクトルＤと呼ぶ。このベ
クトルはフレームメモリ１１から先行するフレームも受
けるプレディクタ１４の第１の入力を構成する。プレデ
ィクタの出力は加算器１５によりフレームメモリ１１に
送り返される。減算器１６は現在の画像情報から、フレ
ームメモリから出力されかつブロック毎にプレディクタ
によりシフトさせられた先行画像の情報を減算する。減
算器１６の出力はＤＣＴ計算装置４に与えられる。した
がって、符号化システムの出力８では、得られる情報の
量は減少している、というのも情報が２つの処理、すな
わち先行画像との比較のための処理と、コサイン変換お
よび量化処理とを施されているからである。したがっ
て、送信されるべき情報の量が減っているので、送信チ
ャネルの帯域幅は実質的に縮小される。
の一般的な構成を例示する。このエンコーダは、映像信
号入力１と、アナログ・デジタルコンバータ（ＡＤＣ）
２と、画像をブロックで走査するための走査システム３
と、離散コサイン変換（ＤＣＴ）を計算するための装置
４と、定量化システム（Ｑ）５と、可変長符号化システ
ム（ＶＬＣ）６と、バッファメモリ７とを含み、その出
力が線８を介して送信チャネルかまたは中間記憶装置
（図示せず）に与えられる。コサイン変換を利用するこ
とにより、送信される情報の量が減少する。加えて、以
前の画像と現在の画像とを比較する装置が設けられる。
このシステムは、逆定量化（Ｑ-1）および逆コサイン変
換（ＤＣＴ-1）を計算するための装置９および１０を含
み、その結果がフレームメモリ１１に与えられる。フレ
ームメモリ１１は、所与の時間で現在の画像に先行する
画像を含む。このフレームメモリの内容はブロック毎に
動きエスティメータ１２における現在の画像の内容と比
較される。動きエスティメータ１２は各現在の画像ブロ
ック毎に現在の画像ブロックに最も類似する先行する画
像の部分を探索する。この最も類似する部分がターゲッ
ト部と呼ばれ、興味の現在の画像ブロックとこのターゲ
ット部との距離をモーションベクトルＤと呼ぶ。このベ
クトルはフレームメモリ１１から先行するフレームも受
けるプレディクタ１４の第１の入力を構成する。プレデ
ィクタの出力は加算器１５によりフレームメモリ１１に
送り返される。減算器１６は現在の画像情報から、フレ
ームメモリから出力されかつブロック毎にプレディクタ
によりシフトさせられた先行画像の情報を減算する。減
算器１６の出力はＤＣＴ計算装置４に与えられる。した
がって、符号化システムの出力８では、得られる情報の
量は減少している、というのも情報が２つの処理、すな
わち先行画像との比較のための処理と、コサイン変換お
よび量化処理とを施されているからである。したがっ
て、送信されるべき情報の量が減っているので、送信チ
ャネルの帯域幅は実質的に縮小される。
【０００４】図２は図１のエンコーダに関連するデコー
ダを示す。デコーダはその入力２０で、送信された信号
８に対応する信号を受ける。この信号は可変長デコーダ
（ＶＬＤ）２１、逆定量化を計算するためのシステム２
２、および逆コサイン変換を計算するためのシステム２
３によって処理される。逆コサイン変換を計算するため
のシステムの出力は線走査変換器２５へのブロックに与
えられ、それからデジタル／アナログ変換器（ＤＡＣ）
２６に与えられて、たとえばテレビ表示システム（図示
せず）を制御するのに適した映像信号２７を与える。加
えて、ＶＬＤシステムはプレディクタ３０に対しモーシ
ョンベクトルＤを与え、これがまたフレームメモリ３１
の出力を受ける。プレディクタ出力信号は加算器３２に
より逆コサイン変換を計算する回路の出力に加算され
る。加算器３２の出力はフレームメモリ３１に与えられ
る一方、走査変換器２５にも与えられる。
ダを示す。デコーダはその入力２０で、送信された信号
８に対応する信号を受ける。この信号は可変長デコーダ
（ＶＬＤ）２１、逆定量化を計算するためのシステム２
２、および逆コサイン変換を計算するためのシステム２
３によって処理される。逆コサイン変換を計算するため
のシステムの出力は線走査変換器２５へのブロックに与
えられ、それからデジタル／アナログ変換器（ＤＡＣ）
２６に与えられて、たとえばテレビ表示システム（図示
せず）を制御するのに適した映像信号２７を与える。加
えて、ＶＬＤシステムはプレディクタ３０に対しモーシ
ョンベクトルＤを与え、これがまたフレームメモリ３１
の出力を受ける。プレディクタ出力信号は加算器３２に
より逆コサイン変換を計算する回路の出力に加算され
る。加算器３２の出力はフレームメモリ３１に与えられ
る一方、走査変換器２５にも与えられる。
【０００５】これまでの説明は本件発明が適用され得る
環境を例示的に示すにすぎない。本件発明は特定的には
エンコーダまたはデコーダのプレディクタ１４または３
０に関連し、すなわちこれらのプレディクタはもちろん
同じものであるが、簡潔に表現するために、本件発明は
デコードする回路に関してのみ開示することにする。
環境を例示的に示すにすぎない。本件発明は特定的には
エンコーダまたはデコーダのプレディクタ１４または３
０に関連し、すなわちこれらのプレディクタはもちろん
同じものであるが、簡潔に表現するために、本件発明は
デコードする回路に関してのみ開示することにする。
【０００６】現在までのところ、公知のプレディクタ
は、その上に、数々のコンポーネントおよび特定的には
その間に数々の配線が設けられる多数のメモリが配列さ
れる印刷回路基板全体を占有する複雑なシステムであ
る。
は、その上に、数々のコンポーネントおよび特定的には
その間に数々の配線が設けられる多数のメモリが配列さ
れる印刷回路基板全体を占有する複雑なシステムであ
る。
【０００７】
【発明の概要】本件発明の目的は、単一のモノリシック
な集積回路において実現され得るプレディクタのアーキ
テクチャを提供することである。
な集積回路において実現され得るプレディクタのアーキ
テクチャを提供することである。
【０００８】本件発明のこの目的および他の目的は、各
ターゲット画素が、画像において、予め定められたモー
ションベクトルによりシフトされた現在の画素の隣接す
る画素に対応するように、画素ブロックの形式で先行す
る画像のｐ個のターゲット画素のアセンブリを供給する
ことを意図されるプレディクタを提供することで達成さ
れる。このプレディクタは、モーションベクトルにより
与えられることが可能な最大モーションによりその現在
の列の大きさが増大したサーチメモリを含み、このメモ
リの各々のセルは読出／書込モードにおいて独立してア
ドレス可能であり、すなわち書込モードにおいてはメモ
リの３つの部分の３つのセルを同時にアドレスするため
の３つの書込デコーダと、読出モードにおいてはメモリ
からのｐ個の明らかな（ｄｉｓｔｉｎｃｔ）サブ部分の
ｐ個のセルを同時にアドレスするためのｐ個の読出デコ
ーダと、書込デコーダを制御するための手段とを含み、
画像におけるｐ個の隣接するポイントに対応する同じ性
質のデータのｐ個の連続する書込工程が各ｐサブ部分に
おいて達成される。
ターゲット画素が、画像において、予め定められたモー
ションベクトルによりシフトされた現在の画素の隣接す
る画素に対応するように、画素ブロックの形式で先行す
る画像のｐ個のターゲット画素のアセンブリを供給する
ことを意図されるプレディクタを提供することで達成さ
れる。このプレディクタは、モーションベクトルにより
与えられることが可能な最大モーションによりその現在
の列の大きさが増大したサーチメモリを含み、このメモ
リの各々のセルは読出／書込モードにおいて独立してア
ドレス可能であり、すなわち書込モードにおいてはメモ
リの３つの部分の３つのセルを同時にアドレスするため
の３つの書込デコーダと、読出モードにおいてはメモリ
からのｐ個の明らかな（ｄｉｓｔｉｎｃｔ）サブ部分の
ｐ個のセルを同時にアドレスするためのｐ個の読出デコ
ーダと、書込デコーダを制御するための手段とを含み、
画像におけるｐ個の隣接するポイントに対応する同じ性
質のデータのｐ個の連続する書込工程が各ｐサブ部分に
おいて達成される。
【０００９】本件発明の先行のかつ他の目的、特徴なら
びに利点は添付の図面において例示される好ましい実施
例の詳細な説明により明らかになるであろう。
びに利点は添付の図面において例示される好ましい実施
例の詳細な説明により明らかになるであろう。
【００１０】
【発明の説明】図３は本件発明に従うプレディクタのサ
ーチメモリ４０を表わす。実際には、これは単一のメモ
リではあるが、ひとえに説明を簡素化する目的で、この
メモリが３つのブロック４１、４２、４３に分割されて
いると考えることにする。本件発明に従うプレディクタ
を組み込むアーキテクチャ全体が、ブロック走査が既に
与えられたアーキテクチャである、すなわち各ブロック
４１、４２および４３が列に沿って左上のセルから始め
て下まで満たされかつその後各列が右にシフトさせられ
ることを覚えておいて頂きたい。
ーチメモリ４０を表わす。実際には、これは単一のメモ
リではあるが、ひとえに説明を簡素化する目的で、この
メモリが３つのブロック４１、４２、４３に分割されて
いると考えることにする。本件発明に従うプレディクタ
を組み込むアーキテクチャ全体が、ブロック走査が既に
与えられたアーキテクチャである、すなわち各ブロック
４１、４２および４３が列に沿って左上のセルから始め
て下まで満たされかつその後各列が右にシフトさせられ
ることを覚えておいて頂きたい。
【００１１】説明目的で、現在の画像画素が垂直の矩形
４４により表わされる真ん中のブロック４２の真ん中の
列に見出されると仮定する。これらの画素がサーチされ
る。したがって、所与のモーションベクトルＤに対して
この列の０からｍまでのポイントに与えられるべき値を
決定する必要がある。
４４により表わされる真ん中のブロック４２の真ん中の
列に見出されると仮定する。これらの画素がサーチされ
る。したがって、所与のモーションベクトルＤに対して
この列の０からｍまでのポイントに与えられるべき値を
決定する必要がある。
【００１２】図３は、例として、モーションベクトルの
可能な極大値に対応する４つのモーションベクトルＤ
１、Ｄ２、Ｄ３、Ｄ４を示す。したがって、モーション
ベクトルがベクトルＤ１であれば、現在の列におけるポ
イント０の値はブロック４１の上部左側セルに記録され
ている値に対応するはずである。ベクトルＤ２に関して
は、ブロック４１の上部右側セルに記憶されている値と
いうことになり、かつ値Ｄ４に関しては、ブロック４２
の下部右側セルに記憶されている値ということになる。
同様に、列４４の下部ポイントｍに関連するベクトルＤ
１、Ｄ２、Ｄ３、Ｄ４が表わされる。列４４のポイント
０に関しては、メモリ内でサーチされる値はブロック４
１または４２の１つに現われる値であり、列４４のポイ
ントｍに関しては、サーチされるべき値はブロック４２
または４３の１つに現われることがわかる。したがっ
て、データをフレームメモリから図３のサーチメモリ４
０内へ移動させる（ブロック走査により）ことにより、
モーションベクトルに対応するサーチされた値がいつで
もこのメモリ内にあることになる。
可能な極大値に対応する４つのモーションベクトルＤ
１、Ｄ２、Ｄ３、Ｄ４を示す。したがって、モーション
ベクトルがベクトルＤ１であれば、現在の列におけるポ
イント０の値はブロック４１の上部左側セルに記録され
ている値に対応するはずである。ベクトルＤ２に関して
は、ブロック４１の上部右側セルに記憶されている値と
いうことになり、かつ値Ｄ４に関しては、ブロック４２
の下部右側セルに記憶されている値ということになる。
同様に、列４４の下部ポイントｍに関連するベクトルＤ
１、Ｄ２、Ｄ３、Ｄ４が表わされる。列４４のポイント
０に関しては、メモリ内でサーチされる値はブロック４
１または４２の１つに現われる値であり、列４４のポイ
ントｍに関しては、サーチされるべき値はブロック４２
または４３の１つに現われることがわかる。したがっ
て、データをフレームメモリから図３のサーチメモリ４
０内へ移動させる（ブロック走査により）ことにより、
モーションベクトルに対応するサーチされた値がいつで
もこのメモリ内にあることになる。
【００１３】モーションベクトルの正確な値がわかれ
ば、現在のポイントに対してモーションベクトルにより
シフトされたメモリ４０内のポイントがいつでも出力に
与えられる、様々な読出および書込符号化システムが達
成され得る。
ば、現在のポイントに対してモーションベクトルにより
シフトされたメモリ４０内のポイントがいつでも出力に
与えられる、様々な読出および書込符号化システムが達
成され得る。
【００１４】実際には、問題はより複雑である、という
のも、システムの解像度を向上させるために、モーショ
ンベクトルが１つの画像から他の画像へ画素を正確に与
える整数の値を必ずしもとるとは限らない点に留意され
たい。
のも、システムの解像度を向上させるために、モーショ
ンベクトルが１つの画像から他の画像へ画素を正確に与
える整数の値を必ずしもとるとは限らない点に留意され
たい。
【００１５】したがって、一般的には、モーションベク
トルは隣接する画素の間の中間のターゲットポイントに
至る。各ポイントに関して出力では、モーションベクト
ルによりもたらされるものに対する最も近い画素ではな
く、このターゲットの４つの隣接する画素の総和を与え
て、それからたとえば直線補間等の補間を行なうことが
提案されてきた。
トルは隣接する画素の間の中間のターゲットポイントに
至る。各ポイントに関して出力では、モーションベクト
ルによりもたらされるものに対する最も近い画素ではな
く、このターゲットの４つの隣接する画素の総和を与え
て、それからたとえば直線補間等の補間を行なうことが
提案されてきた。
【００１６】図４はこの結果を与える例示的構造物を示
す。この図は再び図３のサーチメモリ４０を示し、すな
わちそのうちの３つのブロック４１、４２、４３が先行
するフレームメモリ（図１のメモリ１１または図２のメ
モリ３１）からの幾つかの線によりシフトされた情報を
受ける。たとえば、ブロック４３は先行するフレームメ
モリから直接的に画素を受け、ブロック４２は遅延装置
４５を介するｍ＝８線によりシフトされた画素を受け、
かつブロック４１は遅延装置４６からの８つの追加の線
によりシフトされたこれら画素を受ける。サーチメモリ
はモーションベクトルの整数部分の座標ＸおよびＹによ
り制御される制御回路５０をアドレスすることにより制
御される。このメモリは、４つの出力５１、５２、５３
および５４において、モーションベクトルの整数部分に
よりアドレスされるポイントのうち４つの隣接するポイ
ントを与え、かつこれら４つの出力はモーションベクト
ルの分数部分に対応する信号ｆｘおよびｆｙにより制御
される補間器５５に与えられる。この補間回路は既に公
知のものであり、したがってこれについてはこれ以降も
記載を省略する。
す。この図は再び図３のサーチメモリ４０を示し、すな
わちそのうちの３つのブロック４１、４２、４３が先行
するフレームメモリ（図１のメモリ１１または図２のメ
モリ３１）からの幾つかの線によりシフトされた情報を
受ける。たとえば、ブロック４３は先行するフレームメ
モリから直接的に画素を受け、ブロック４２は遅延装置
４５を介するｍ＝８線によりシフトされた画素を受け、
かつブロック４１は遅延装置４６からの８つの追加の線
によりシフトされたこれら画素を受ける。サーチメモリ
はモーションベクトルの整数部分の座標ＸおよびＹによ
り制御される制御回路５０をアドレスすることにより制
御される。このメモリは、４つの出力５１、５２、５３
および５４において、モーションベクトルの整数部分に
よりアドレスされるポイントのうち４つの隣接するポイ
ントを与え、かつこれら４つの出力はモーションベクト
ルの分数部分に対応する信号ｆｘおよびｆｙにより制御
される補間器５５に与えられる。この補間回路は既に公
知のものであり、したがってこれについてはこれ以降も
記載を省略する。
【００１７】本件発明の目的は、システムの走査速度
で、現在の画像の値を、先行する画像画素およびモーシ
ョンベクトルの関数として与えるための単一メモリの使
用を可能にするサーチメモリの読出／書込アドレスモー
ドに特に関する。
で、現在の画像の値を、先行する画像画素およびモーシ
ョンベクトルの関数として与えるための単一メモリの使
用を可能にするサーチメモリの読出／書込アドレスモー
ドに特に関する。
【００１８】この目的を達成するために、本件発明は、
その各基本セルが読出／書込モードにおいて独立してア
ドレス可能であるメモリを使用する。このような結果を
達成することを可能にする基本セルの例が図５に示さ
れ、この図においては３つのＭＯＳトランジスタ６１、
６２および６３が示される。トランジスタ６１および６
３は読出ビット線ＲＢＬと接地との間に直列に接続され
る。トランジスタ６１のゲートは読出ワード線ＲＷＬに
接続される。トランジスタ６３のゲートはトランジスタ
６２を介して書込ビット線ＷＢＬに接続され、トランジ
スタ６２のゲートは書込ワード線ＷＷＬに接続される。
その各基本セルが読出／書込モードにおいて独立してア
ドレス可能であるメモリを使用する。このような結果を
達成することを可能にする基本セルの例が図５に示さ
れ、この図においては３つのＭＯＳトランジスタ６１、
６２および６３が示される。トランジスタ６１および６
３は読出ビット線ＲＢＬと接地との間に直列に接続され
る。トランジスタ６１のゲートは読出ワード線ＲＷＬに
接続される。トランジスタ６３のゲートはトランジスタ
６２を介して書込ビット線ＷＢＬに接続され、トランジ
スタ６２のゲートは書込ワード線ＷＷＬに接続される。
【００１９】図６は本件発明に従う単一メモリの書込モ
ードにおける数学的構成を示す。このメモリは３つの上
記ブロック４１、４２、４３に分割され、これら３つの
ブロックが線と列とに従い同様にアドレスされ、すなわ
ち所与の時間において、書込モードアドレスがこれら３
つのブロックそれぞれにおける同じ線および列の値で３
つの対応するポイントに与えられる。
ードにおける数学的構成を示す。このメモリは３つの上
記ブロック４１、４２、４３に分割され、これら３つの
ブロックが線と列とに従い同様にアドレスされ、すなわ
ち所与の時間において、書込モードアドレスがこれら３
つのブロックそれぞれにおける同じ線および列の値で３
つの対応するポイントに与えられる。
【００２０】図７は本件発明に従うメモリの読出モード
における構成を示す。ターゲットポイントに隣接する４
つのポイントに対応する４つの値が各クロックパルスの
間に同時に与えられることになる。したがって、読出モ
ードにおいては、メモリは４つのブロック７１、７２、
７３、７４に分割され、このメモリは、各予め定められ
た時間に得ることを所望される４つの隣接するポイント
の各々が異なるブロック（７１−７４）に格納されるよ
うに、満たされていることになる。適切な満たすモード
の例については後程説明する。
における構成を示す。ターゲットポイントに隣接する４
つのポイントに対応する４つの値が各クロックパルスの
間に同時に与えられることになる。したがって、読出モ
ードにおいては、メモリは４つのブロック７１、７２、
７３、７４に分割され、このメモリは、各予め定められ
た時間に得ることを所望される４つの隣接するポイント
の各々が異なるブロック（７１−７４）に格納されるよ
うに、満たされていることになる。適切な満たすモード
の例については後程説明する。
【００２１】図８は本件発明に従う半分のメモリをより
詳細に示す。左側半分が詳細に示されるが、右側はこの
回路が対称的に繰返されている。図８に示されるメモリ
は図６および７に示されたメモリの左側半分に相当す
る。
詳細に示す。左側半分が詳細に示されるが、右側はこの
回路が対称的に繰返されている。図８に示されるメモリ
は図６および７に示されたメモリの左側半分に相当す
る。
【００２２】この図においては、点線で描かれたフレー
ムが図５に示されるタイプのメモリセルを含む領域を表
わす。各メモリセルに関連するのは（上に述べたとお
り）読出ビット線ＲＢＬおよび読出ワード線ＲＷＬなら
びに書込ビット線ＷＢＬおよび書込ワード線ＷＷＬであ
る。読出行デコーダまたは読出ワードデコーダＲＷＤ１
は図示されたメモリセルの群の左側半分と関連する。こ
れが読出ワード線ＲＷＬを選択することを可能にする。
同様に、第２の読出ワードデコーダＲＷＤ２は図示され
たメモリセルの右側半分と関連し、かつ読出ワード線Ｒ
ＷＬを選択する。２つの付加的な読出ワード線デコーダ
（図示せず）が回路の右側半分に設けられる。同様に、
そのうちの２つ（ＲＢＤ１およびＲＢＤ２）が示され
る、４つの読出列またはビットデコーダが読出ビット線
ＲＢＬの選択を可能にする。したがって、この４つの読
出行デコーダおよび４つの読出列デコーダをアドレスす
ることにより、同時に４つのメモリブロックセルにアク
セスを得ることが可能になる。デコーダＲＢＤ１および
ＲＢＤ２の出力ＤＯＵＴ１およびＤＯＵＴ２で読出され
たデータが得られる。この４つのデコーダはそれぞれ行
選択アドレスＲＷＡＤ１およびＲＷＡＤ２ならびに列選
択アドレスＲＢＡＤ１およびＲＢＡＤ２を受ける。行デ
コーダは通常は読出アドレスのハイ・ウェイト（high-w
eight)ビットによりアドレスされかつ列線デコーダは読
出列のロー・ウェイト（low-weight) ビットによりアド
レスされる。
ムが図５に示されるタイプのメモリセルを含む領域を表
わす。各メモリセルに関連するのは（上に述べたとお
り）読出ビット線ＲＢＬおよび読出ワード線ＲＷＬなら
びに書込ビット線ＷＢＬおよび書込ワード線ＷＷＬであ
る。読出行デコーダまたは読出ワードデコーダＲＷＤ１
は図示されたメモリセルの群の左側半分と関連する。こ
れが読出ワード線ＲＷＬを選択することを可能にする。
同様に、第２の読出ワードデコーダＲＷＤ２は図示され
たメモリセルの右側半分と関連し、かつ読出ワード線Ｒ
ＷＬを選択する。２つの付加的な読出ワード線デコーダ
（図示せず）が回路の右側半分に設けられる。同様に、
そのうちの２つ（ＲＢＤ１およびＲＢＤ２）が示され
る、４つの読出列またはビットデコーダが読出ビット線
ＲＢＬの選択を可能にする。したがって、この４つの読
出行デコーダおよび４つの読出列デコーダをアドレスす
ることにより、同時に４つのメモリブロックセルにアク
セスを得ることが可能になる。デコーダＲＢＤ１および
ＲＢＤ２の出力ＤＯＵＴ１およびＤＯＵＴ２で読出され
たデータが得られる。この４つのデコーダはそれぞれ行
選択アドレスＲＷＡＤ１およびＲＷＡＤ２ならびに列選
択アドレスＲＢＡＤ１およびＲＢＡＤ２を受ける。行デ
コーダは通常は読出アドレスのハイ・ウェイト（high-w
eight)ビットによりアドレスされかつ列線デコーダは読
出列のロー・ウェイト（low-weight) ビットによりアド
レスされる。
【００２３】書込モードにおいては、上にも述べたとお
り、（メモリブロックの図５における水平方向に表わさ
れる）３つの部分が同時にアクセスされる。これは、対
応するＷＷＬ線に信号を与える書込ワードデコーダＷＷ
Ｄ１、ＷＷＤ２およびＷＷＤ３により達成される。好ま
しい実施例においては、サブブロックが線ＷＢＬ′に関
連する列デコーダ（図示せず）により選択される。導入
されるべきデータは、線ＷＢＬに接続された線ＤＩＮ
０、ＤＩＮ１およびＤＩＮ２上に与えられる。３つの行
デコーダＷＷＤ１、ＷＷＤ２およびＷＷＤ３が同じアド
レスＷＷＡＤを受ける点に留意されたい。
り、（メモリブロックの図５における水平方向に表わさ
れる）３つの部分が同時にアクセスされる。これは、対
応するＷＷＬ線に信号を与える書込ワードデコーダＷＷ
Ｄ１、ＷＷＤ２およびＷＷＤ３により達成される。好ま
しい実施例においては、サブブロックが線ＷＢＬ′に関
連する列デコーダ（図示せず）により選択される。導入
されるべきデータは、線ＷＢＬに接続された線ＤＩＮ
０、ＤＩＮ１およびＤＩＮ２上に与えられる。３つの行
デコーダＷＷＤ１、ＷＷＤ２およびＷＷＤ３が同じアド
レスＷＷＡＤを受ける点に留意されたい。
【００２４】この構成は、１２の独立するメモリを利用
することで構成されるであろう解決策に比べて、すなわ
ち読出ビット線、プリチャージ回路、列デコーダ、およ
び読出増幅器に必要な回路が３倍になるであろう解決策
に比べて、特に回路を節約するものである。同様に、書
込ビットデコーダが同じビット線の様々な面に分配され
る。１２の独立したメモリを使用する場合では、ファク
タ４でこのデコーダの数が増えるであろうと考えられ
る。
することで構成されるであろう解決策に比べて、すなわ
ち読出ビット線、プリチャージ回路、列デコーダ、およ
び読出増幅器に必要な回路が３倍になるであろう解決策
に比べて、特に回路を節約するものである。同様に、書
込ビットデコーダが同じビット線の様々な面に分配され
る。１２の独立したメモリを使用する場合では、ファク
タ４でこのデコーダの数が増えるであろうと考えられ
る。
【００２５】より詳細には、１２の独立したメモリを使
用することでメモリ間のデータとアドレスバスのルーチ
ングが必要となるであろうが、これは本件の場合は回避
される、というのもアドレスバスが並んで整列したデコ
ーダを介しており、かつ読出回路は１つしかないので、
１２ではなく４つの出力データバスからなる単一ユニッ
トが設けられ得るからである。このような分離されたメ
モリの間の配線は、本件発明に従う構成に比べてより大
きいシリコン表面を占有することになると考えられる。
用することでメモリ間のデータとアドレスバスのルーチ
ングが必要となるであろうが、これは本件の場合は回避
される、というのもアドレスバスが並んで整列したデコ
ーダを介しており、かつ読出回路は１つしかないので、
１２ではなく４つの出力データバスからなる単一ユニッ
トが設けられ得るからである。このような分離されたメ
モリの間の配線は、本件発明に従う構成に比べてより大
きいシリコン表面を占有することになると考えられる。
【００２６】
【適用の例】読出が、上に述べたとおりに達成され得る
ような、メモリ、より特定的には４つのメモリ部分７
１、７２、７３および７４（以後はＭ０、Ｍ１、Ｍ２、
Ｍ３とする）における書込モードについて記載する。
ような、メモリ、より特定的には４つのメモリ部分７
１、７２、７３および７４（以後はＭ０、Ｍ１、Ｍ２、
Ｍ３とする）における書込モードについて記載する。
【００２７】まず、以下のような画像の特定的なケース
を取り上げる。 −ブロック走査が８画素列により行なわれ、−各画素が
輝度バイト（Ｙ）およびクロミナンスバイト（Ｃ）に関
連し、かつ各画素の輝度バイト（Ｙ）とクロミナンスバ
イト（Ｃ）が連続して送信される場合。
を取り上げる。 −ブロック走査が８画素列により行なわれ、−各画素が
輝度バイト（Ｙ）およびクロミナンスバイト（Ｃ）に関
連し、かつ各画素の輝度バイト（Ｙ）とクロミナンスバ
イト（Ｃ）が連続して送信される場合。
【００２８】画素が到着順に番号をつけられているとす
れば、列走査を表に表わすと以下のようになる。
れば、列走査を表に表わすと以下のようになる。
【００２９】
【表１】 これらのバイトは読出モードにおいて４つの隣接する画
素に対する同時のアクセスを可能にするために必ず記憶
されなければならないものである。「隣接する画素」と
は上の表において（ｘ，ｙ）、（ｘ＋１，ｙ）、（ｘ，
ｙ＋１）、（ｘ＋１，ｙ＋１）に現われる４つの画素で
あり、一方が輝度に関しかつ他方がクロミナンスに関す
るものである。
素に対する同時のアクセスを可能にするために必ず記憶
されなければならないものである。「隣接する画素」と
は上の表において（ｘ，ｙ）、（ｘ＋１，ｙ）、（ｘ，
ｙ＋１）、（ｘ＋１，ｙ＋１）に現われる４つの画素で
あり、一方が輝度に関しかつ他方がクロミナンスに関す
るものである。
【００３０】これらの要件を満たすために、読出モード
で同時にアクセス可能な、すなわち４つの読出デコーダ
７６−７９に関連した４つのメモリ部分に４つの隣接す
るバイトが書込まれなければならない。
で同時にアクセス可能な、すなわち４つの読出デコーダ
７６−７９に関連した４つのメモリ部分に４つの隣接す
るバイトが書込まれなければならない。
【００３１】たとえば、輝度バイト０、１６、２、１８
は隣接するバイトでありかつそれぞれメモリＭ０、Ｍ
１、Ｍ２、Ｍ３に書込まれることになる。クロミナンス
バイトは輝度バイトとは関連していないので、書込バイ
ト１、１７、３、１９を同じ態様で同じメモリＭ０、Ｍ
１、Ｍ２、Ｍ３に書込むことも可能になる。したがっ
て、各メモリＭ０、Ｍ１、Ｍ２、Ｍ３においては、特に
何らの隣接関係を伴わないバイトが見受けられることに
なる。入来の画素の宛て先は以下の表の表示により表わ
され得る。
は隣接するバイトでありかつそれぞれメモリＭ０、Ｍ
１、Ｍ２、Ｍ３に書込まれることになる。クロミナンス
バイトは輝度バイトとは関連していないので、書込バイ
ト１、１７、３、１９を同じ態様で同じメモリＭ０、Ｍ
１、Ｍ２、Ｍ３に書込むことも可能になる。したがっ
て、各メモリＭ０、Ｍ１、Ｍ２、Ｍ３においては、特に
何らの隣接関係を伴わないバイトが見受けられることに
なる。入来の画素の宛て先は以下の表の表示により表わ
され得る。
【００３２】
【表２】 メモリの結果として得られる内容を具体的に表わすと以
下のようになる。
下のようになる。
【００３３】
【表３】 モーションベクトルがバイト２８を指し、４つの隣接す
る画素が２８（Ｍ１）、４４（Ｍ０）、３０（Ｍ３）、
４６（Ｍ２）であり、かつ同じクロックサイクルの間に
アクセス可能であると仮定する。
る画素が２８（Ｍ１）、４４（Ｍ０）、３０（Ｍ３）、
４６（Ｍ２）であり、かつ同じクロックサイクルの間に
アクセス可能であると仮定する。
【００３４】上に述べたことは、輝度およびクロミナン
スが以下に述べる態様で連続的に発生するマルチプレク
シングモードに関しても当てはまる（線はそれぞれ連続
的に発生する青のクロミナンス（Ｃｂ）の６４バイトと
赤のクロミナンス（Ｃｒ）の６４バイトを含んでいるも
のと想定する）。
スが以下に述べる態様で連続的に発生するマルチプレク
シングモードに関しても当てはまる（線はそれぞれ連続
的に発生する青のクロミナンス（Ｃｂ）の６４バイトと
赤のクロミナンス（Ｃｒ）の６４バイトを含んでいるも
のと想定する）。
【００３５】
【表４】 他のモードも考えられ得る、すなわち −モード輝度のみ（モード２）、このモードでは列当り
８バイトを伴うＹかまたは列当り１６バイトを伴うＹか
のいずれかが存在する。
８バイトを伴うＹかまたは列当り１６バイトを伴うＹか
のいずれかが存在する。
【００３６】−モード４：２：２（モード３）、このモ
ードでは、Ｙ，Ｃｂ，Ｙ，Ｃｒ，・・・・，Ｙ，Ｃｂ，
Ｙ，Ｃｒ，が存在する。
ードでは、Ｙ，Ｃｂ，Ｙ，Ｃｒ，・・・・，Ｙ，Ｃｂ，
Ｙ，Ｃｒ，が存在する。
【００３７】−輝度およびクロミナンスがブロック毎に
多重化されているモード（モード４）、すなわち
多重化されているモード（モード４）、すなわち
【００３８】
【表５】 これら他のモードにおいても第１のモードと同様のメモ
リ分布にこれら信号を変換するために、画素の到着ラン
ク（インランク）を第１モードにおけるものと等価な位
置に相当する値に変更する必要があり、結果として生じ
る変換は以下のとおりである。
リ分布にこれら信号を変換するために、画素の到着ラン
ク（インランク）を第１モードにおけるものと等価な位
置に相当する値に変更する必要があり、結果として生じ
る変換は以下のとおりである。
【００３９】
【表６】 上の表はサーチメモリを満たすための好ましい例にすぎ
ない。当業者は、４つの隣接する画素に関連する情報を
４つのメモリ位置に記憶し、記憶された位置が読出モー
ドにおいて同時にアドレス可能である、他の方法を発見
することが可能である。
ない。当業者は、４つの隣接する画素に関連する情報を
４つのメモリ位置に記憶し、記憶された位置が読出モー
ドにおいて同時にアドレス可能である、他の方法を発見
することが可能である。
【図１】本件発明に従うプレディクタを組込むことが可
能な先行技術のエンコーダの例を示す。
能な先行技術のエンコーダの例を示す。
【図２】本件発明に従うプレディクタを組込むことが可
能な先行技術のデコーダの例を示す。
能な先行技術のデコーダの例を示す。
【図３】本件発明に従うプレディクタの動作モードを模
式的に示す。
式的に示す。
【図４】本件発明に従うプレディクタのブロック図であ
る。
る。
【図５】本件発明に従うプレディクタのメモリにおいて
使用される基本セルを例示的に示す図である。
使用される基本セルを例示的に示す図である。
【図６】書込モードにおける本件発明に従うプレディク
タのメモリを模式的に示す図である。
タのメモリを模式的に示す図である。
【図７】読出モードにおける本件発明に従うプレディク
タのメモリを模式的に示す図である。
タのメモリを模式的に示す図である。
【図８】本件発明に従うプレディクタのメモリの一実施
例を模式的に示す図である。
例を模式的に示す図である。
４０…サーチメモリ ４１…ブロック ４２…ブロック ４３…ブロック ４６…遅延装置 ５０…アドレス制御回路 ６１…ＭＯＳトランジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ミシェル・アラン フランス国、38170 セシネ・パリセ、レ ジデンス・ペルセバリエール、304
Claims (4)
- 【請求項１】 画像において、各ターゲット画素が予め
定められたモーションベクトルによりシフトされた現在
の画素の隣接する画素に対応するように、先行する画像
のｐ個のターゲット画素の組を現在の画像の画素ブロッ
クとして与えるためのプレディクタであって、 モーションベクトルにより与えられがちな最大モーショ
ンで現在の列の大きさが増大されたサーチメモリ（４
０）を含み、前記メモリの各セルが読出／書込モードに
おいて独立してアドレス可能であり、 書込モードにおいて前記メモリの３つの部分（４１−４
３）の３つのセルを同時にアドレスするための３つの書
込デコーダ（４４−４６）と、 読出モードにおいて前記メモリのｐ個のディスティンク
トなサブ部分（７１−７９）のｐ個のセルを同時にアド
レスするためのｐ個の読出デコーダ（７６−７９）と、 画像におけるｐ個の隣接するポイントに対応する同じ性
質のデータのｐ回の連続的書込がｐ個のサブ部分の各々
において達成されるように、書込デコーダを制御するた
めの手段とを含む、プレディクタ。 - 【請求項２】 各ブロックが８または１６ワードの高さ
を有する、請求項１に記載のプレディクタ。 - 【請求項３】 ｐが４に等しい、請求項１に記載のプレ
ディクタ。 - 【請求項４】 ワードが画素の輝度またはクロミナンス
情報に対応する、請求項２に記載のプレディクタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR91/10753 | 1991-08-21 | ||
| FR9110753A FR2680619B1 (fr) | 1991-08-21 | 1991-08-21 | Predicteur d'image. |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05260462A true JPH05260462A (ja) | 1993-10-08 |
Family
ID=9416486
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4201654A Withdrawn JPH05260462A (ja) | 1991-08-21 | 1992-07-29 | プレディクタ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6236683B1 (ja) |
| EP (1) | EP0528739B1 (ja) |
| JP (1) | JPH05260462A (ja) |
| DE (1) | DE69214566T2 (ja) |
| FR (1) | FR2680619B1 (ja) |
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Also Published As
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| DE69214566T2 (de) | 1997-05-15 |
| US6236683B1 (en) | 2001-05-22 |
| EP0528739A1 (fr) | 1993-02-24 |
| FR2680619B1 (fr) | 1993-12-24 |
| DE69214566D1 (de) | 1996-11-21 |
| FR2680619A1 (fr) | 1993-02-26 |
| EP0528739B1 (fr) | 1996-10-16 |
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