JPH10326498A - パターン発生装置 - Google Patents
パターン発生装置Info
- Publication number
- JPH10326498A JPH10326498A JP9134143A JP13414397A JPH10326498A JP H10326498 A JPH10326498 A JP H10326498A JP 9134143 A JP9134143 A JP 9134143A JP 13414397 A JP13414397 A JP 13414397A JP H10326498 A JPH10326498 A JP H10326498A
- Authority
- JP
- Japan
- Prior art keywords
- address
- pattern
- memory
- generation
- sequentially
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000012360 testing method Methods 0.000 claims abstract description 71
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 6
- 230000006870 function Effects 0.000 description 3
- 230000008054 signal transmission Effects 0.000 description 3
- 230000004044 response Effects 0.000 description 2
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/10—Test algorithms, e.g. memory scan [MScan] algorithms; Test patterns, e.g. checkerboard patterns
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31919—Storing and outputting test patterns
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/31813—Test pattern generators
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【課題】 プロトコル転送方式を備えたメモリの良否判
定試験におけるプログラム作成を容易にすることができ
るパターン発生装置を提供する。 【解決手段】 アドレス発生器１が一つのトランザクシ
ョンの全アドレスパターンを発生させるのに要する時間
と、被試験メモリ４が当該一つのトランザクションを終
了するのに要する時間とを把握し、これらの時間差に応
じた分のダミーパターンを発生させる制御信号ｃをアド
レス発生器１へ出力するコントロール回路２を設ける。
これにより、アドレス発生器１が、テストパターンプロ
グラムに従って一つのトランザクション内の全アドレス
パターンを発生させた後に、被試験メモリ４の動作状態
に適合するようにダミーパターンを発生させ、アドレス
パターンａの発生タイミングが自動的に調整される。
定試験におけるプログラム作成を容易にすることができ
るパターン発生装置を提供する。 【解決手段】 アドレス発生器１が一つのトランザクシ
ョンの全アドレスパターンを発生させるのに要する時間
と、被試験メモリ４が当該一つのトランザクションを終
了するのに要する時間とを把握し、これらの時間差に応
じた分のダミーパターンを発生させる制御信号ｃをアド
レス発生器１へ出力するコントロール回路２を設ける。
これにより、アドレス発生器１が、テストパターンプロ
グラムに従って一つのトランザクション内の全アドレス
パターンを発生させた後に、被試験メモリ４の動作状態
に適合するようにダミーパターンを発生させ、アドレス
パターンａの発生タイミングが自動的に調整される。
Description
【０００１】
【発明の属する技術分野】本発明は、プロトコル転送方
式等の所定の信号授受形態を備えたメモリの良否判定試
験に用いるパターン発生装置に関する。
式等の所定の信号授受形態を備えたメモリの良否判定試
験に用いるパターン発生装置に関する。
【０００２】
【従来の技術】近年、マイクロプロセッサの高速化に対
応し、高速なシステムを実現するため、半導体メモリに
おいては、メモリとのインターフェース部分に特殊な回
路を設けることにより高バンド幅のデータ転送を可能と
するプロトコル転送方式を備えたものが出現しており、
これに伴ってかかる半導体メモリの良否判定試験を適切
に行うことが必要になってきている。
応し、高速なシステムを実現するため、半導体メモリに
おいては、メモリとのインターフェース部分に特殊な回
路を設けることにより高バンド幅のデータ転送を可能と
するプロトコル転送方式を備えたものが出現しており、
これに伴ってかかる半導体メモリの良否判定試験を適切
に行うことが必要になってきている。
【０００３】図３は、プロトコル転送方式を備えた半導
体メモリを試験するための従来のパターン発生装置のブ
ロック図である。この図において、１はアドレス発生
器、３はメモリコントローラ、４は被試験メモリを示
す。
体メモリを試験するための従来のパターン発生装置のブ
ロック図である。この図において、１はアドレス発生
器、３はメモリコントローラ、４は被試験メモリを示
す。
【０００４】アドレス発生器１は、ロウアドレス及びカ
ラムアドレスからなるアドレスパターンａを一つのトラ
ンザクションの実行毎に数パターン発生し、メモリコン
トローラ３へ出力する。
ラムアドレスからなるアドレスパターンａを一つのトラ
ンザクションの実行毎に数パターン発生し、メモリコン
トローラ３へ出力する。
【０００５】メモリコントローラ３は、受け取ったアド
レスパターンａを被試験メモリ４のプロトコル転送方式
に応じたデータパターンに変換し、必要なタイミング調
整を行った後でこれをリクエストパケットｂとして被試
験メモリ４へ出力する。ここに、リクエストパケットｂ
については、被試験メモリによってパケットのフォーマ
ットが決まっており、このフォーマットに従ってデータ
を転送しないと、メモリ側では正しくアドレスパターン
を認識できない。
レスパターンａを被試験メモリ４のプロトコル転送方式
に応じたデータパターンに変換し、必要なタイミング調
整を行った後でこれをリクエストパケットｂとして被試
験メモリ４へ出力する。ここに、リクエストパケットｂ
については、被試験メモリによってパケットのフォーマ
ットが決まっており、このフォーマットに従ってデータ
を転送しないと、メモリ側では正しくアドレスパターン
を認識できない。
【０００６】被試験メモリ４は、良否判定試験の対象と
する半導体メモリであり、受け取ったリクエストパケッ
トｂからロウアドレスパターンとカラムアドレスパター
ンとを解読し、それらによって指定される一つのメモリ
セルにアクセスすることができるものである。
する半導体メモリであり、受け取ったリクエストパケッ
トｂからロウアドレスパターンとカラムアドレスパター
ンとを解読し、それらによって指定される一つのメモリ
セルにアクセスすることができるものである。
【０００７】このように、プロトコル転送方式を備えた
メモリ内部のメモリセルにアクセスする場合、一旦アド
レスパターンからリクエストパケットを生成して被試験
メモリに与える必要がある。
メモリ内部のメモリセルにアクセスする場合、一旦アド
レスパターンからリクエストパケットを生成して被試験
メモリに与える必要がある。
【０００８】次に、同一ロウアドレス内の４つのカラム
アドレスを順次指定するトランザクションを繰り返すこ
とにより、メモリセルに連続してアクセスする場合を例
として上記構成による動作について説明する。
アドレスを順次指定するトランザクションを繰り返すこ
とにより、メモリセルに連続してアクセスする場合を例
として上記構成による動作について説明する。
【０００９】尚、ここでは、ロウアドレス、カラムアド
レスをそれぞれ“Ｘ”、“Ｙ”とし、これらによってメ
モリセルのアドレス番地を指定するプログラム記述を例
えば“（Ｘ，Ｙ）＝（４，３）”とすると、ロウアドレ
ス４番地、カラムアドレス３番地のメモリセルにアクセ
スするものとする。そして、このようなプログラム記述
により図４に示すようなテストパターンを作成し、これ
に従って動作させるものとする。
レスをそれぞれ“Ｘ”、“Ｙ”とし、これらによってメ
モリセルのアドレス番地を指定するプログラム記述を例
えば“（Ｘ，Ｙ）＝（４，３）”とすると、ロウアドレ
ス４番地、カラムアドレス３番地のメモリセルにアクセ
スするものとする。そして、このようなプログラム記述
により図４に示すようなテストパターンを作成し、これ
に従って動作させるものとする。
【００１０】まず、アドレス発生器１が、図４のから
までの間に順次指定されたロウアドレス、カラムアド
レスに従い、“（Ｘ，Ｙ）＝（４，０）、（４，１）、
（４，２）、（４，３）”のアドレスパターンａを順次
発生させ、メモリコントローラ３へ供給する。
までの間に順次指定されたロウアドレス、カラムアド
レスに従い、“（Ｘ，Ｙ）＝（４，０）、（４，１）、
（４，２）、（４，３）”のアドレスパターンａを順次
発生させ、メモリコントローラ３へ供給する。
【００１１】次いで、メモリコントローラ３が、順次、
上記アドレスパターンａを受け取り、被試験メモリ４の
プロトコル転送方式に応じたデータパターンに変換し、
かつ、必要なタイミング調整を行った後、リクエストパ
ケットｂを生成して被試験メモリ４へ出力する。
上記アドレスパターンａを受け取り、被試験メモリ４の
プロトコル転送方式に応じたデータパターンに変換し、
かつ、必要なタイミング調整を行った後、リクエストパ
ケットｂを生成して被試験メモリ４へ出力する。
【００１２】これにより、被試験メモリ４では、順次、
受け取ったリクエストパケットｂからロウアドレスとカ
ラムアドレスとを解読し、それらによって指定されるあ
る一つのメモリセルにアクセスする。
受け取ったリクエストパケットｂからロウアドレスとカ
ラムアドレスとを解読し、それらによって指定されるあ
る一つのメモリセルにアクセスする。
【００１３】ここで、図４のプログラムは、からま
での間のアドレスパターンを発生させた後、ダミーパタ
ーン“（Ｘ，Ｙ）＝（ＮＯＯＰ，ＮＯＯＰ）”を発生さ
せるように記述されている。これは、被試験メモリ４が
一つのトランザクションを終了するのに要する時間と、
アドレス発生器１が一つのトランザクション内の全アド
レスパターンを発生させるのに要する時間との時間差を
調整し、タイミングを合わせる為に必要とされるもので
あり、被試験メモリ４の動作状態に適合して時間調整が
なされるようにプログラム作成者が予め記述しておく。
での間のアドレスパターンを発生させた後、ダミーパタ
ーン“（Ｘ，Ｙ）＝（ＮＯＯＰ，ＮＯＯＰ）”を発生さ
せるように記述されている。これは、被試験メモリ４が
一つのトランザクションを終了するのに要する時間と、
アドレス発生器１が一つのトランザクション内の全アド
レスパターンを発生させるのに要する時間との時間差を
調整し、タイミングを合わせる為に必要とされるもので
あり、被試験メモリ４の動作状態に適合して時間調整が
なされるようにプログラム作成者が予め記述しておく。
【００１４】図４では、アドレス発生器１が一つのアド
レスパターンを発生させるのに要する時間を１サイクル
としたとき、一つのトランザクションでアドレス発生器
１が４つのアドレスパターンを発生させ、被試験メモリ
４がこのトランザクションを終了するのに６サイクルの
時間を必要とする場合を想定しており、この時間差を調
整する為に、２サイクル分のダミーパターンを発生させ
ることとしている。従って、アドレス発生器１は、上述
したようにからまでの間のアドレスパターンを発生
させた後、ダミーパターン“（Ｘ，Ｙ）＝（ＮＯＯＰ，
ＮＯＯＰ）”を２度発生させる。そして、メモリコント
ローラ３は、これらダミーパターンを受けたときにはリ
クエストパケットｂを出力しない。
レスパターンを発生させるのに要する時間を１サイクル
としたとき、一つのトランザクションでアドレス発生器
１が４つのアドレスパターンを発生させ、被試験メモリ
４がこのトランザクションを終了するのに６サイクルの
時間を必要とする場合を想定しており、この時間差を調
整する為に、２サイクル分のダミーパターンを発生させ
ることとしている。従って、アドレス発生器１は、上述
したようにからまでの間のアドレスパターンを発生
させた後、ダミーパターン“（Ｘ，Ｙ）＝（ＮＯＯＰ，
ＮＯＯＰ）”を２度発生させる。そして、メモリコント
ローラ３は、これらダミーパターンを受けたときにはリ
クエストパケットｂを出力しない。
【００１５】続いて、アドレス発生器１は、次のトラン
ザクションであるからまでのアドレスパターン
“（Ｘ，Ｙ）＝（４，４）、（４，５）、（４，６）、
（４，７）”を順次発生させ、これにより、上記同様に
メモリコントローラ３がリクエストパケットｂを順次出
力し、被試験メモリ４のメモリセルが順次アクセスされ
る。その後、アドレス発生器１は、上記同様に再びダミ
ーパターン“（Ｘ，Ｙ）＝（ＮＯＯＰ，ＮＯＯＰ）”を
２度発生させる。以上の動作を繰り返すことにより、順
次メモリセルにアクセスし、被試験メモリ４の良否判定
試験が行われる。
ザクションであるからまでのアドレスパターン
“（Ｘ，Ｙ）＝（４，４）、（４，５）、（４，６）、
（４，７）”を順次発生させ、これにより、上記同様に
メモリコントローラ３がリクエストパケットｂを順次出
力し、被試験メモリ４のメモリセルが順次アクセスされ
る。その後、アドレス発生器１は、上記同様に再びダミ
ーパターン“（Ｘ，Ｙ）＝（ＮＯＯＰ，ＮＯＯＰ）”を
２度発生させる。以上の動作を繰り返すことにより、順
次メモリセルにアクセスし、被試験メモリ４の良否判定
試験が行われる。
【００１６】
【発明が解決しようとする課題】ところで、上述したよ
うに、プロトコル転送方式を備えたメモリの良否判定試
験を行う場合には、良否判定用のテストパターンが用い
られるが、このテストパターンの作成においては、試験
対象のメモリの動作状態を適切に考慮しつつアドレスパ
ターンが発生されるようにする必要がある。すなわち、
各トランザクション毎に、試験対象メモリへのリクエス
トパケットの転送タイミングと位相を合わせるようにア
ドレス発生器からアドレスパターンが出力されるように
しておかなければならない。
うに、プロトコル転送方式を備えたメモリの良否判定試
験を行う場合には、良否判定用のテストパターンが用い
られるが、このテストパターンの作成においては、試験
対象のメモリの動作状態を適切に考慮しつつアドレスパ
ターンが発生されるようにする必要がある。すなわち、
各トランザクション毎に、試験対象メモリへのリクエス
トパケットの転送タイミングと位相を合わせるようにア
ドレス発生器からアドレスパターンが出力されるように
しておかなければならない。
【００１７】このようなことから、従来においては、上
記プログラムがダミーパターン“（Ｘ，Ｙ）＝（ＮＯＯ
Ｐ，ＮＯＯＰ）”を発生させる記述となっていたよう
に、プログラム作成者が動作時の試験対象メモリの状態
を予め想定し、それに基づいてプロトコル転送による影
響を考慮しつつ、テストパターンのプログラムを作成し
なければならなかったので、プログラムの作成が難しい
という問題があった。このため、かかるプログラム作成
の困難性を解消し、試験対象メモリとの間の信号授受形
態による影響を考慮せずに所望の記憶領域へのアクセス
のみを考えてプログラム作成を行えるようにすることが
望まれていた。
記プログラムがダミーパターン“（Ｘ，Ｙ）＝（ＮＯＯ
Ｐ，ＮＯＯＰ）”を発生させる記述となっていたよう
に、プログラム作成者が動作時の試験対象メモリの状態
を予め想定し、それに基づいてプロトコル転送による影
響を考慮しつつ、テストパターンのプログラムを作成し
なければならなかったので、プログラムの作成が難しい
という問題があった。このため、かかるプログラム作成
の困難性を解消し、試験対象メモリとの間の信号授受形
態による影響を考慮せずに所望の記憶領域へのアクセス
のみを考えてプログラム作成を行えるようにすることが
望まれていた。
【００１８】本発明はこのような事情に鑑みてなされた
もので、プロトコル転送方式等の所定の信号授受形態を
備えたメモリの記憶領域へのアクセスのみを考えてテス
トパターンのプログラムを作成することを可能とし、メ
モリの良否判定試験におけるプログラム作成を容易にす
ることができるパターン発生装置を提供することを目的
とする。
もので、プロトコル転送方式等の所定の信号授受形態を
備えたメモリの記憶領域へのアクセスのみを考えてテス
トパターンのプログラムを作成することを可能とし、メ
モリの良否判定試験におけるプログラム作成を容易にす
ることができるパターン発生装置を提供することを目的
とする。
【００１９】
【課題を解決するための手段】請求項１記載の発明は、
試験対象メモリの記憶領域を指定するアドレスパターン
を順次発生させるアドレス発生手段と、前記試験対象メ
モリに対し、その信号授受形態に順次発生された前記ア
ドレスパターンを変換して供給し、各アドレスパターン
によって指定される前記記憶領域に順次アクセスする第
１の制御手段と、前記アドレス発生手段が発生させたア
ドレスパターンに対して前記試験対象メモリが動作する
状態を把握し、これに基づいて前記アドレスパターンの
発生タイミングを制御する第２の制御手段とを有するこ
とを特徴としている。
試験対象メモリの記憶領域を指定するアドレスパターン
を順次発生させるアドレス発生手段と、前記試験対象メ
モリに対し、その信号授受形態に順次発生された前記ア
ドレスパターンを変換して供給し、各アドレスパターン
によって指定される前記記憶領域に順次アクセスする第
１の制御手段と、前記アドレス発生手段が発生させたア
ドレスパターンに対して前記試験対象メモリが動作する
状態を把握し、これに基づいて前記アドレスパターンの
発生タイミングを制御する第２の制御手段とを有するこ
とを特徴としている。
【００２０】請求項２記載の発明は、請求項１記載のパ
ターン発生装置において、前記試験対象メモリは、動作
速度が異なる複数の記憶領域を有し、前記第２の制御手
段は、前記複数の記憶領域それぞれに記憶されているデ
ータのアドレスと、順次発生された前記アドレスパター
ンとにより前記状態を把握し、アドレス発生手段がアド
レス発生に要した第１の所要時間と、発生されたアドレ
スパターンに対して前記試験対象メモリが動作するのに
要する第２の所要時間との差を求め、その差に応じて前
記発生タイミングの制御を行うことを特徴としている。
ターン発生装置において、前記試験対象メモリは、動作
速度が異なる複数の記憶領域を有し、前記第２の制御手
段は、前記複数の記憶領域それぞれに記憶されているデ
ータのアドレスと、順次発生された前記アドレスパター
ンとにより前記状態を把握し、アドレス発生手段がアド
レス発生に要した第１の所要時間と、発生されたアドレ
スパターンに対して前記試験対象メモリが動作するのに
要する第２の所要時間との差を求め、その差に応じて前
記発生タイミングの制御を行うことを特徴としている。
【００２１】請求項３記載の発明は、請求項２記載のパ
ターン発生装置において、前記第２の制御手段は、前記
アドレス発生手段が所定の単位のアドレスパターンを発
生させる毎に前記差を求めて前記発生タイミングの制御
を行うことを特徴としている。
ターン発生装置において、前記第２の制御手段は、前記
アドレス発生手段が所定の単位のアドレスパターンを発
生させる毎に前記差を求めて前記発生タイミングの制御
を行うことを特徴としている。
【００２２】請求項４記載の発明は、請求項１から３の
いずれかの項記載のパターン発生装置において、前記ア
ドレス発生手段は、前記アドレスパターン若しくは前記
記憶領域を指定しない他のパターンを順次発生させるア
ドレス発生手段であり、前記第２の制御手段が、前記他
のパターンの発生を制御して前記発生タイミングを制御
することを特徴としている。
いずれかの項記載のパターン発生装置において、前記ア
ドレス発生手段は、前記アドレスパターン若しくは前記
記憶領域を指定しない他のパターンを順次発生させるア
ドレス発生手段であり、前記第２の制御手段が、前記他
のパターンの発生を制御して前記発生タイミングを制御
することを特徴としている。
【００２３】
【発明の実施の形態】以下に、図面を参照して本発明の
実施の形態について説明する。図１は、本発明の一実施
形態によるパターン発生装置の構成を示すブロック図で
ある。この図において、１はアドレス発生器、２はコン
トロール回路、３はメモリコントローラ、４は被試験メ
モリを示す。
実施の形態について説明する。図１は、本発明の一実施
形態によるパターン発生装置の構成を示すブロック図で
ある。この図において、１はアドレス発生器、２はコン
トロール回路、３はメモリコントローラ、４は被試験メ
モリを示す。
【００２４】アドレス発生器１は、ロウアドレス及びカ
ラムアドレスからなるアドレスパターンａを一つのトラ
ンザクションの実行毎に数パターン発生し、コントロー
ル回路２とメモリコントローラ３へ出力する。このアド
レス発生器１は、一つのトランザクションの全アドレス
パターンを発生させた後に、コントロール回路２から供
給される制御信号ｃにより制御されてダミーパターンを
発生させ（後述）、その後で次のトランザクションのア
ドレスパターンを発生させるものとなっている。ここ
に、ダミーパターンは、ロウアドレス及びカラムアドレ
スのいずれをも何等指定しないパターンである。
ラムアドレスからなるアドレスパターンａを一つのトラ
ンザクションの実行毎に数パターン発生し、コントロー
ル回路２とメモリコントローラ３へ出力する。このアド
レス発生器１は、一つのトランザクションの全アドレス
パターンを発生させた後に、コントロール回路２から供
給される制御信号ｃにより制御されてダミーパターンを
発生させ（後述）、その後で次のトランザクションのア
ドレスパターンを発生させるものとなっている。ここ
に、ダミーパターンは、ロウアドレス及びカラムアドレ
スのいずれをも何等指定しないパターンである。
【００２５】コントロール回路２は、アドレス発生器１
が一つのトランザクションの全アドレスパターンを発生
させるのに要する時間と、被試験メモリ４が当該一つの
トランザクションを終了するのに要する時間との時間差
を求め、その時間差に応じた分のダミーパターンを発生
させる制御信号ｃをアドレス発生器１へ出力する。
が一つのトランザクションの全アドレスパターンを発生
させるのに要する時間と、被試験メモリ４が当該一つの
トランザクションを終了するのに要する時間との時間差
を求め、その時間差に応じた分のダミーパターンを発生
させる制御信号ｃをアドレス発生器１へ出力する。
【００２６】ここで、コントロール回路２は、被試験メ
モリ４のキャッシュ内に格納されているデータ（後述）
のロウアドレスを記憶しており、これとアドレス発生器
１から順次受けたアドレスパターンとに基づいて、順次
供給される各アドレスパターンに対する被試験メモリ４
での処理時間を把握するものとなっている。又、それら
把握した処理時間により、被試験メモリ４が当該アドレ
スパターンの発生によって形成されるトランザクション
を終了するまでに要する時間も把握する。
モリ４のキャッシュ内に格納されているデータ（後述）
のロウアドレスを記憶しており、これとアドレス発生器
１から順次受けたアドレスパターンとに基づいて、順次
供給される各アドレスパターンに対する被試験メモリ４
での処理時間を把握するものとなっている。又、それら
把握した処理時間により、被試験メモリ４が当該アドレ
スパターンの発生によって形成されるトランザクション
を終了するまでに要する時間も把握する。
【００２７】メモリコントローラ３は、受け取ったアド
レスパターンａを被試験メモリ４のプロトコル転送方式
に応じたデータパターンに変換し、必要なタイミング調
整を行った後でこれをリクエストパケットｂとして被試
験メモリ４へ出力する。又、メモリコントローラ３も被
試験メモリ４のキャッシュ内に格納されているデータの
ロウアドレスを記憶しており、順次供給される各アドレ
スパターンに対する被試験メモリ４での処理時間を把握
し、これに基づいて上記タイミング調整を行う。尚、メ
モリコントローラ３は、アドレス発生器１からダミーパ
ターンを受けたときにはリクエストパケットｂを出力し
ない。
レスパターンａを被試験メモリ４のプロトコル転送方式
に応じたデータパターンに変換し、必要なタイミング調
整を行った後でこれをリクエストパケットｂとして被試
験メモリ４へ出力する。又、メモリコントローラ３も被
試験メモリ４のキャッシュ内に格納されているデータの
ロウアドレスを記憶しており、順次供給される各アドレ
スパターンに対する被試験メモリ４での処理時間を把握
し、これに基づいて上記タイミング調整を行う。尚、メ
モリコントローラ３は、アドレス発生器１からダミーパ
ターンを受けたときにはリクエストパケットｂを出力し
ない。
【００２８】被試験メモリ４は、良否判定試験の対象と
するキャッシュを備えた半導体メモリであり、受け取っ
たリクエストパケットｂからロウアドレスパターンとカ
ラムアドレスパターンとを解読し、それらによって指定
される一つのメモリセルにアクセスすることができるも
のである。この被試験メモリ４においては、解読したア
ドレスパターンによって指定されるメモリセルのデータ
がキャッシュに格納されているものであれば、キャッシ
ュ内のデータが高速で読み出され、格納されているもの
でなければ、内部のメモリセルアレイに格納されたデー
タが読み出される。そして、キャッシュ内のデータを使
うか否かにより、被試験メモリ４における各アドレスパ
ターンに対する処理時間は異なってくる。
するキャッシュを備えた半導体メモリであり、受け取っ
たリクエストパケットｂからロウアドレスパターンとカ
ラムアドレスパターンとを解読し、それらによって指定
される一つのメモリセルにアクセスすることができるも
のである。この被試験メモリ４においては、解読したア
ドレスパターンによって指定されるメモリセルのデータ
がキャッシュに格納されているものであれば、キャッシ
ュ内のデータが高速で読み出され、格納されているもの
でなければ、内部のメモリセルアレイに格納されたデー
タが読み出される。そして、キャッシュ内のデータを使
うか否かにより、被試験メモリ４における各アドレスパ
ターンに対する処理時間は異なってくる。
【００２９】ここで、被試験メモリ４のキャッシュ内に
格納されているデータは、メモリコントローラ３からの
リクエストパケットｂに含まれた命令によって更新され
る。すなわち、メモリコントローラ３は、順次アクセス
する（順次アドレスパターンａによって指定される）メ
モリセルに応じてキャッシュ内のデータを変更すること
ができ、その命令を被試験メモリ４へ発したときには、
それに応じて自己が記憶しているキャッシュ内データの
ロウアドレスも変更する。
格納されているデータは、メモリコントローラ３からの
リクエストパケットｂに含まれた命令によって更新され
る。すなわち、メモリコントローラ３は、順次アクセス
する（順次アドレスパターンａによって指定される）メ
モリセルに応じてキャッシュ内のデータを変更すること
ができ、その命令を被試験メモリ４へ発したときには、
それに応じて自己が記憶しているキャッシュ内データの
ロウアドレスも変更する。
【００３０】又、このようなキャッシュ内データの変更
を行うメモリコントローラ３の機能のうち、順次アクセ
スするメモリセルに応じて変更を決定する機能と同様の
機能をコントロール回路２も具備している。これによ
り、コントロール回路２は、順次受け取ったアドレスパ
ターンａに基づき、メモリコントローラ３によるキャッ
シュ内データの変更を把握し、キャッシュ内データが変
更されるときには、それに応じて自己が記憶しているキ
ャッシュ内データのロウアドレスも変更する。
を行うメモリコントローラ３の機能のうち、順次アクセ
スするメモリセルに応じて変更を決定する機能と同様の
機能をコントロール回路２も具備している。これによ
り、コントロール回路２は、順次受け取ったアドレスパ
ターンａに基づき、メモリコントローラ３によるキャッ
シュ内データの変更を把握し、キャッシュ内データが変
更されるときには、それに応じて自己が記憶しているキ
ャッシュ内データのロウアドレスも変更する。
【００３１】このようにして、コントロール回路２とメ
モリコントローラ３は、それぞれ、被試験メモリ４の動
作状態を常時把握している。
モリコントローラ３は、それぞれ、被試験メモリ４の動
作状態を常時把握している。
【００３２】次に、同一ロウアドレス内の４つのカラム
アドレスを順次指定するトランザクションを繰り返すこ
とにより、メモリセルに連続してアクセスする場合を例
として上記構成によるパターン発生装置の動作について
説明する。
アドレスを順次指定するトランザクションを繰り返すこ
とにより、メモリセルに連続してアクセスする場合を例
として上記構成によるパターン発生装置の動作について
説明する。
【００３３】ここで、かかる動作を実行させるためのプ
ログラムでは、ロウアドレス、カラムアドレスをそれぞ
れ“Ｘ”、“Ｙ”とし、これらによってメモリセルのア
ドレス番地を指定するプログラム記述を“（Ｘ，Ｙ）＝
（ロウアドレスの番地，カラムアドレスの番地）”とす
る。従って、例えば“（Ｘ，Ｙ）＝（４，３）”という
プログラム記述に対しては、ロウアドレス４番地、カラ
ムアドレス３番地のメモリセルにアクセスする動作が実
行される。又、各トランザクションの開始と終了とを識
別できるように、トランザクション開始時におけるアド
レス番地指定記述の先頭に“ＳＴＡＲＴ”、終了時にお
けるアドレス番地指定記述の先頭に“ＥＮＤ”の文字列
をそれぞれ付加するものとする。このようなプログラム
記述形式に準拠した実際のテストパターンプログラムの
一例を図２に示し、以下の動作説明では、同プログラム
によって実行される動作について述べる。
ログラムでは、ロウアドレス、カラムアドレスをそれぞ
れ“Ｘ”、“Ｙ”とし、これらによってメモリセルのア
ドレス番地を指定するプログラム記述を“（Ｘ，Ｙ）＝
（ロウアドレスの番地，カラムアドレスの番地）”とす
る。従って、例えば“（Ｘ，Ｙ）＝（４，３）”という
プログラム記述に対しては、ロウアドレス４番地、カラ
ムアドレス３番地のメモリセルにアクセスする動作が実
行される。又、各トランザクションの開始と終了とを識
別できるように、トランザクション開始時におけるアド
レス番地指定記述の先頭に“ＳＴＡＲＴ”、終了時にお
けるアドレス番地指定記述の先頭に“ＥＮＤ”の文字列
をそれぞれ付加するものとする。このようなプログラム
記述形式に準拠した実際のテストパターンプログラムの
一例を図２に示し、以下の動作説明では、同プログラム
によって実行される動作について述べる。
【００３４】まず、アドレス発生器１が、図２のから
までの間に順次指定されたロウアドレス、カラムアド
レスに従い、“（Ｘ，Ｙ）＝（４，０）、（４，１）、
（４，２）、（４，３）”のアドレスパターンａを順次
発生させ、コントロール回路２とメモリコントローラ３
へ供給する。
までの間に順次指定されたロウアドレス、カラムアド
レスに従い、“（Ｘ，Ｙ）＝（４，０）、（４，１）、
（４，２）、（４，３）”のアドレスパターンａを順次
発生させ、コントロール回路２とメモリコントローラ３
へ供給する。
【００３５】次いで、メモリコントローラ３が、順次、
上記アドレスパターンａを受け取り、被試験メモリ４の
プロトコル転送方式に応じたデータパターンに変換し、
かつ、必要なタイミング調整を行った後、リクエストパ
ケットｂを生成して被試験メモリ４へ出力する。
上記アドレスパターンａを受け取り、被試験メモリ４の
プロトコル転送方式に応じたデータパターンに変換し、
かつ、必要なタイミング調整を行った後、リクエストパ
ケットｂを生成して被試験メモリ４へ出力する。
【００３６】これにより、被試験メモリ４では、順次、
受け取ったリクエストパケットｂからロウアドレスとカ
ラムアドレスとを解読し、それらによって指定されるあ
る一つのメモリセルにアクセスする。すなわち、指定さ
れるメモリセルのデータがキャッシュに格納されていれ
ば、そのキャッシュ内のデータが読み出され、格納され
ていなければ、内部のメモリセルアレイに格納されたデ
ータが読み出される。
受け取ったリクエストパケットｂからロウアドレスとカ
ラムアドレスとを解読し、それらによって指定されるあ
る一つのメモリセルにアクセスする。すなわち、指定さ
れるメモリセルのデータがキャッシュに格納されていれ
ば、そのキャッシュ内のデータが読み出され、格納され
ていなければ、内部のメモリセルアレイに格納されたデ
ータが読み出される。
【００３７】一方、このときコントロール回路２は、受
け取ったアドレスパターンａのロウアドレスと、記憶し
ているキャッシュ内データのロウアドレスとの一致比較
をとる。これにより、当該アドレスパターンに対する被
試験メモリ４における処理がキャッシュ内のデータを使
うことになるかどうかを判断し、その判断結果に基づい
て当該アドレスパターンに対する被試験メモリ４での処
理時間（サイクル数）を把握する。
け取ったアドレスパターンａのロウアドレスと、記憶し
ているキャッシュ内データのロウアドレスとの一致比較
をとる。これにより、当該アドレスパターンに対する被
試験メモリ４における処理がキャッシュ内のデータを使
うことになるかどうかを判断し、その判断結果に基づい
て当該アドレスパターンに対する被試験メモリ４での処
理時間（サイクル数）を把握する。
【００３８】このようにして、コントロール回路２は、
アドレスパターンａを順次受け取る度に被試験メモリ４
での処理時間を把握し、その把握した処理時間を順次累
算する。そして、現在実行中のトランザクションにおけ
る最後のアドレスパターン（Ｘ，Ｙ）＝（４，３）を受
け取り、その処理時間を累算した時点で得られた累算値
によって、当該トランザクションを終了するまでに要す
る時間を把握する。
アドレスパターンａを順次受け取る度に被試験メモリ４
での処理時間を把握し、その把握した処理時間を順次累
算する。そして、現在実行中のトランザクションにおけ
る最後のアドレスパターン（Ｘ，Ｙ）＝（４，３）を受
け取り、その処理時間を累算した時点で得られた累算値
によって、当該トランザクションを終了するまでに要す
る時間を把握する。
【００３９】今、コントロール回路２にて把握されたト
ランザクション終了までの処理時間が６サイクルであっ
たとすると、コントロール回路２は、この処理時間から
当該トランザクション内の全アドレスパターンを発生さ
せるのに要した時間（４サイクル）を差し引き、当該ト
ランザクションの全アドレスパターンを発生させるのに
要する時間と、被試験メモリ４が当該トランザクション
を終了するのに要する時間との時間差（２サイクル）を
求める。
ランザクション終了までの処理時間が６サイクルであっ
たとすると、コントロール回路２は、この処理時間から
当該トランザクション内の全アドレスパターンを発生さ
せるのに要した時間（４サイクル）を差し引き、当該ト
ランザクションの全アドレスパターンを発生させるのに
要する時間と、被試験メモリ４が当該トランザクション
を終了するのに要する時間との時間差（２サイクル）を
求める。
【００４０】次いで、コントロール回路２は、求めた時
間差に基づき、その時間差分を調整するための２サイク
ル分のダミーパターンを発生させる制御信号ｃをアドレ
ス発生器１へ出力する。これにより、アドレス発生器１
は、上記“ＳＴＡＲＴ”から“ＥＮＤ”までの間のアド
レスパターンを発生させた後、ダミーパターン“（Ｘ，
Ｙ）＝（ＮＯＯＰ，ＮＯＯＰ）”を２度発生させる。
間差に基づき、その時間差分を調整するための２サイク
ル分のダミーパターンを発生させる制御信号ｃをアドレ
ス発生器１へ出力する。これにより、アドレス発生器１
は、上記“ＳＴＡＲＴ”から“ＥＮＤ”までの間のアド
レスパターンを発生させた後、ダミーパターン“（Ｘ，
Ｙ）＝（ＮＯＯＰ，ＮＯＯＰ）”を２度発生させる。
【００４１】このようにして、被試験メモリ４の動作状
態に適合するようにアドレスパターンａの発生タイミン
グが自動的に調整された後、アドレス発生器１は、続く
トランザクションである図２の以降のアドレスパター
ン“（Ｘ，Ｙ）＝（４，４）、（４，５）、（４，
６）、（４，７）”を順次発生させる。そして、上記同
様に、メモリコントローラ３がリクエストパケットｂを
順次出力し、被試験メモリ４のメモリセルが順次アクセ
スされると共に、コントロール回路２が把握した処理時
間から求めた時間差に基づいて制御信号ｃを出力し、こ
れに応じてアドレス発生器１がダミーパターン“（Ｘ，
Ｙ）＝（ＮＯＯＰ，ＮＯＯＰ）”を発生させる。
態に適合するようにアドレスパターンａの発生タイミン
グが自動的に調整された後、アドレス発生器１は、続く
トランザクションである図２の以降のアドレスパター
ン“（Ｘ，Ｙ）＝（４，４）、（４，５）、（４，
６）、（４，７）”を順次発生させる。そして、上記同
様に、メモリコントローラ３がリクエストパケットｂを
順次出力し、被試験メモリ４のメモリセルが順次アクセ
スされると共に、コントロール回路２が把握した処理時
間から求めた時間差に基づいて制御信号ｃを出力し、こ
れに応じてアドレス発生器１がダミーパターン“（Ｘ，
Ｙ）＝（ＮＯＯＰ，ＮＯＯＰ）”を発生させる。
【００４２】以後、上述した動作を同様に繰り返すこと
により、アドレスパターンａの発生タイミングが自動的
に調整されつつ順次メモリセルへのアクセスがなされ、
被試験メモリ４の良否判定試験が行われる。
により、アドレスパターンａの発生タイミングが自動的
に調整されつつ順次メモリセルへのアクセスがなされ、
被試験メモリ４の良否判定試験が行われる。
【００４３】
【発明の効果】以上説明したように本発明によれば、ア
ドレス発生手段が発生させたアドレスパターンに対して
試験対象メモリが動作する状態を把握し、これに基づい
てアドレスパターンの発生タイミングを制御する第２の
制御手段を設けることとしたので、発生させるアドレス
パターンのみを定めておけば、アドレスパターンを変換
してアクセスすることによるアドレス発生手段と試験対
象メモリとの動作タイミングの不一致が解消されて所望
の記憶領域へのアクセスを行うことができる。これによ
り、プロトコル転送方式等の所定の信号授受形態を備え
たメモリの記憶領域へのアクセスのみを考えてテストパ
ターンのプログラムを作成することが可能となり、メモ
リの良否判定試験におけるプログラム作成を容易にする
ことができるという効果が得られる。
ドレス発生手段が発生させたアドレスパターンに対して
試験対象メモリが動作する状態を把握し、これに基づい
てアドレスパターンの発生タイミングを制御する第２の
制御手段を設けることとしたので、発生させるアドレス
パターンのみを定めておけば、アドレスパターンを変換
してアクセスすることによるアドレス発生手段と試験対
象メモリとの動作タイミングの不一致が解消されて所望
の記憶領域へのアクセスを行うことができる。これによ
り、プロトコル転送方式等の所定の信号授受形態を備え
たメモリの記憶領域へのアクセスのみを考えてテストパ
ターンのプログラムを作成することが可能となり、メモ
リの良否判定試験におけるプログラム作成を容易にする
ことができるという効果が得られる。
【００４４】ここで、請求項２記載の発明によれば、試
験対象メモリの複数の記憶領域それぞれに記憶されてい
るデータのアドレスと、順次発生されたアドレスパター
ンとによって試験対象メモリの動作状態を把握すること
とし、アドレス発生とそれに対する試験対象メモリの動
作の所要時間との差に応じて発生タイミングを制御する
こととしたので、アドレス発生手段と試験対象メモリと
の動作タイミングの時間差に応じて自動的にアドレスパ
ターンの発生が制御される。又、請求項３記載の発明に
よれば、アドレス発生手段が所定の単位のアドレスパタ
ーンを発生させる毎に、かかる時間差を求めてアドレス
パターンの発生タイミングを制御することとしたので、
いくつかの記憶領域単位でテストパターンを作成すれ
ば、それぞれの記憶領域単位については続けてアクセス
し、各記憶領域単位の間でタイミング調整を行うように
することができる。
験対象メモリの複数の記憶領域それぞれに記憶されてい
るデータのアドレスと、順次発生されたアドレスパター
ンとによって試験対象メモリの動作状態を把握すること
とし、アドレス発生とそれに対する試験対象メモリの動
作の所要時間との差に応じて発生タイミングを制御する
こととしたので、アドレス発生手段と試験対象メモリと
の動作タイミングの時間差に応じて自動的にアドレスパ
ターンの発生が制御される。又、請求項３記載の発明に
よれば、アドレス発生手段が所定の単位のアドレスパタ
ーンを発生させる毎に、かかる時間差を求めてアドレス
パターンの発生タイミングを制御することとしたので、
いくつかの記憶領域単位でテストパターンを作成すれ
ば、それぞれの記憶領域単位については続けてアクセス
し、各記憶領域単位の間でタイミング調整を行うように
することができる。
【００４５】尚、請求項４記載の発明によれば、アドレ
ス発生手段をアドレスパターン若しくは記憶領域を指定
しない他のパターンを順次発生させるものとし、第２の
制御手段が他のパターンの発生を制御してアドレスパタ
ーンの発生タイミングを制御することとしたので、ここ
にいう他のパターンを発生させるためにダミーパターン
をテストプログラムに含めていた従来のパターン発生装
置におけるアドレス発生手段や制御手段を利用して本発
明によるパターン発生装置を構成することができる。
ス発生手段をアドレスパターン若しくは記憶領域を指定
しない他のパターンを順次発生させるものとし、第２の
制御手段が他のパターンの発生を制御してアドレスパタ
ーンの発生タイミングを制御することとしたので、ここ
にいう他のパターンを発生させるためにダミーパターン
をテストプログラムに含めていた従来のパターン発生装
置におけるアドレス発生手段や制御手段を利用して本発
明によるパターン発生装置を構成することができる。
【図１】 本発明の一実施形態によるパターン発生装置
の構成を示すブロック図である。
の構成を示すブロック図である。
【図２】 同パターン発生装置におけるテストパターン
のプログラム例を示す図である。
のプログラム例を示す図である。
【図３】 プロトコル転送方式を備えた半導体メモリを
試験するための従来のパターン発生装置のブロック図で
ある。
試験するための従来のパターン発生装置のブロック図で
ある。
【図４】 従来のパターン発生装置におけるテストパタ
ーンのプログラム例を示す図である。
ーンのプログラム例を示す図である。
１ アドレス発生器 ２ コントロール回路 ３ メモリコントローラ ４ 被試験メモリ
Claims (4)
- 【請求項１】 試験対象メモリの記憶領域を指定するア
ドレスパターンを順次発生させるアドレス発生手段と、 前記試験対象メモリに対し、その信号授受形態に順次発
生された前記アドレスパターンを変換して供給し、各ア
ドレスパターンによって指定される前記記憶領域に順次
アクセスする第１の制御手段と、 前記アドレス発生手段が発生させたアドレスパターンに
対して前記試験対象メモリが動作する状態を把握し、こ
れに基づいて前記アドレスパターンの発生タイミングを
制御する第２の制御手段とを有することを特徴とするパ
ターン発生装置。 - 【請求項２】 請求項１記載のパターン発生装置におい
て、 前記試験対象メモリは、動作速度が異なる複数の記憶領
域を有し、 前記第２の制御手段は、前記複数の記憶領域それぞれに
記憶されているデータのアドレスと、順次発生された前
記アドレスパターンとにより前記状態を把握し、アドレ
ス発生手段がアドレス発生に要した第１の所要時間と、
発生されたアドレスパターンに対して前記試験対象メモ
リが動作するのに要する第２の所要時間との差を求め、
その差に応じて前記発生タイミングの制御を行うことを
特徴とするパターン発生装置。 - 【請求項３】 請求項２記載のパターン発生装置におい
て、 前記第２の制御手段は、前記アドレス発生手段が所定の
単位のアドレスパターンを発生させる毎に前記差を求め
て前記発生タイミングの制御を行うことを特徴とするパ
ターン発生装置。 - 【請求項４】 請求項１から３のいずれかの項記載のパ
ターン発生装置において、 前記アドレス発生手段は、前記アドレスパターン若しく
は前記記憶領域を指定しない他のパターンを順次発生さ
せるアドレス発生手段であり、 前記第２の制御手段が、前記他のパターンの発生を制御
して前記発生タイミングを制御することを特徴とするパ
ターン発生装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13414397A JP3233068B2 (ja) | 1997-05-23 | 1997-05-23 | パターン発生装置 |
| US09/082,785 US6148424A (en) | 1997-05-23 | 1998-05-21 | Pattern generating apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13414397A JP3233068B2 (ja) | 1997-05-23 | 1997-05-23 | パターン発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10326498A true JPH10326498A (ja) | 1998-12-08 |
| JP3233068B2 JP3233068B2 (ja) | 2001-11-26 |
Family
ID=15121483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13414397A Expired - Fee Related JP3233068B2 (ja) | 1997-05-23 | 1997-05-23 | パターン発生装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6148424A (ja) |
| JP (1) | JP3233068B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6078637A (en) | 1998-06-29 | 2000-06-20 | Cypress Semiconductor Corp. | Address counter test mode for memory device |
| US6671845B1 (en) * | 1999-10-19 | 2003-12-30 | Schlumberger Technologies, Inc. | Packet-based device test system |
| US7114112B2 (en) * | 2003-06-18 | 2006-09-26 | International Business Machines Corporation | Method, system, and program for simulating Input/Output (I/O) requests to test a system |
| JP2012252530A (ja) * | 2011-06-03 | 2012-12-20 | Fujitsu Ltd | メモリコントローラ及び制御方法 |
| US10074436B1 (en) * | 2017-06-13 | 2018-09-11 | Winbound Electronics Corp. | Memory device and data reading method thereof |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5552581A (en) * | 1978-10-11 | 1980-04-17 | Advantest Corp | Pattern generator |
| JPS5914840B2 (ja) * | 1979-10-19 | 1984-04-06 | 日本電信電話株式会社 | 半導体メモリ試験用パタ−ン発生装置 |
| WO1986004686A1 (en) * | 1985-01-31 | 1986-08-14 | Hitachi, Ltd. | Test pattern generator |
| JPS62185177A (ja) * | 1986-02-12 | 1987-08-13 | Yokogawa Electric Corp | テストシステム |
| EP0429673B1 (en) * | 1989-06-16 | 1996-11-13 | Advantest Corporation | Test pattern generator |
| JPH05281299A (ja) * | 1992-03-31 | 1993-10-29 | Ando Electric Co Ltd | アドレスパターン発生器 |
| JPH08129056A (ja) * | 1994-10-31 | 1996-05-21 | Ando Electric Co Ltd | 半導体試験装置のパターン発生器 |
| WO1997025717A1 (fr) * | 1996-01-12 | 1997-07-17 | Advantest Corporation | Generateur de motif de contrôle |
| US5883905A (en) * | 1997-02-18 | 1999-03-16 | Schlumberger Technologies, Inc. | Pattern generator with extended register programming |
| JP3833341B2 (ja) * | 1997-05-29 | 2006-10-11 | 株式会社アドバンテスト | Ｉｃ試験装置のテストパターン発生回路 |
-
1997
- 1997-05-23 JP JP13414397A patent/JP3233068B2/ja not_active Expired - Fee Related
-
1998
- 1998-05-21 US US09/082,785 patent/US6148424A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6148424A (en) | 2000-11-14 |
| JP3233068B2 (ja) | 2001-11-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP1356468B1 (en) | Method for programming memory controller in a high performance microprocessor | |
| EP2443556B1 (en) | Parallel training of dynamic random access memory channel controllers | |
| US20040133758A1 (en) | Memory controller, interface device and method using a mode selection signal to support different types of memories | |
| JP2002288037A (ja) | メモリ制御装置及び方法 | |
| JP3233068B2 (ja) | パターン発生装置 | |
| KR930002962A (ko) | 프로그램 가능한 제어기 | |
| JP2003050739A (ja) | メモリ制御装置 | |
| JPH0844559A (ja) | データ処理装置およびそのオペレーション方法 | |
| JP2000020451A (ja) | 情報処理装置および方法、並びに提供媒体 | |
| JP2004171678A (ja) | 情報記憶装置、情報記憶方法、及び情報記憶プログラム | |
| KR20080105512A (ko) | 반도체 장치의 테스트 시스템 및 테스트 방법 | |
| US20040024923A1 (en) | Coordination of multiple multi-speed devices | |
| JP2000137997A (ja) | 半導体試験装置のフェイルデータメモリ回路 | |
| JPH04262435A (ja) | メモリ制御方式 | |
| JP2005010095A (ja) | 半導体試験装置 | |
| JP2004074623A (ja) | 画像形成装置 | |
| JP2000011645A (ja) | 半導体記憶装置 | |
| JPH0635697A (ja) | 制御装置 | |
| JPH06348581A (ja) | メモリアクセス制御装置 | |
| JPH052553A (ja) | メモリ制御システム | |
| JPH0635696A (ja) | 制御装置 | |
| JP2000148657A (ja) | Ｄｍａコントローラ | |
| JPH03250316A (ja) | 同期調整装置 | |
| JPH0883207A (ja) | データ処理装置及びデータ処理方法 | |
| JP2001034588A (ja) | データ処理装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010821 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080921 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080921 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090921 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |