JP2004074623A - 画像形成装置 - Google Patents
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Abstract
【課題】本発明は省電力モード時に、CPUやASICの動作クロック周波数を低くして効率的に省電力を行う画像形成装置を提供する。
【解決手段】画像形成装置のコントローラ1は、ASIC3のDMA動作等のASIC3主導で動作する機構を停止して、CPU2がNOPコマンドを実行している間に、周波数の変更に関連するとともに画像形成装置がシステム動作上使用しているタイマ21、DRAMのリフレッシュ用のリフレッシュカウンタ21及びRS232Cシリアル通信用のプリスケーラ23等の周波数の変更前後の設定値をそれぞれ対となる設定レジスタ26a、26b〜30a、30bに設定し、各設定値の変更を行って、継続動作を行いつつ、クロックジェネレータ5の周波数を変更する。したがって、不具合の発生を防止しつつ、ASIC3やCPU2等のクロック周波数を低くして、効率的に消費電力を削減できる。
【選択図】 図1
【解決手段】画像形成装置のコントローラ1は、ASIC3のDMA動作等のASIC3主導で動作する機構を停止して、CPU2がNOPコマンドを実行している間に、周波数の変更に関連するとともに画像形成装置がシステム動作上使用しているタイマ21、DRAMのリフレッシュ用のリフレッシュカウンタ21及びRS232Cシリアル通信用のプリスケーラ23等の周波数の変更前後の設定値をそれぞれ対となる設定レジスタ26a、26b〜30a、30bに設定し、各設定値の変更を行って、継続動作を行いつつ、クロックジェネレータ5の周波数を変更する。したがって、不具合の発生を防止しつつ、ASIC3やCPU2等のクロック周波数を低くして、効率的に消費電力を削減できる。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、画像形成装置に関し、詳細には、省電力モード時に、CPUやASICの動作クロック周波数を低くして効率的に省電力を行う画像形成装置に関する。
【0002】
【従来の技術】
近時、プリンタ、複写装置、ファクシミリ装置等の画像形成装置においても、省電力化が要望され、各種方法で消費電力の削減を図っている。
【0003】
ところが、従来から、周波数を低くして消費電力を削減することは行われておらず、回路設計においても、クロック周波数は変化しないとの前提で、回路設計されている。すなわち、従来においては、例えば、クロック周波数が変化しないとの前提で、タイマの設定値やDRAM(Dynamic Random Access Memory)のリフレッシュカウンタやRS232C通信のためのボーレートクロック生成のためのプリスケーラ値は、固定されている。
【0004】
【発明が解決しようとする課題】
しかしながら、従来技術にあっては、クロック周波数は、変化しないとの前提で、回路設計されているため、クロック周波数を低くして省電力を行うと、種々の問題があった。
【0005】
例えば、上述のように、従来、クロック周波数が変化しないとの前提で、タイマの設定値やDRAMのリフレッシュカウンタやRS232C通信のためのボーレートクロック生成のためのプリスケーラ値は、固定されている。この状態で周波数を低く変化させると、タイマの設定値が固定であるため、タイマが規定値までカウントを終了するまでの時間が長くなってしまう。また、同様にDRAMのリフレッシュ周期が長くなり、最悪の場合、リフレッシュ不良に陥りデータ化けを起こすという問題があった。また、同様に、RS232C通信のボーレートが低くなってしまい、通信相手と正常に通信することができなくなるという問題があった。
【0006】
ただし、RS232Cのシリアル通信については、ASICが専用のクロック端子を備えているため、メインクロックの周波数に関係なく動作することはできるが、逆に、クロックが2本必要になり、クロック発生源や不要なクロックパターンも必要になり、ボード上の面積も増加することとなり、1本のクロックで達成できることが、要望されている。
【0007】
そこで、請求項1記載の発明は、クロックジェネレータからの所定周波数のクロックに基づいてCPU、ASIC及びSDRAMが動作して、画像データに基づいて画像を記録するに際して、ASICのDMA動作等の当該ASIC主導で動作する機構を停止して、CPUがNOPコマンドを実行している間に、周波数の変更に関連するとともに当該画像形成装置がシステム動作上使用しているタイマ、DRAMのリフレッシュ用のリフレッシュカウンタ及びRS232Cシリアル通信用のプリスケーラ等の周波数の変更前後の設定値をそれぞれ対となる設定レジスタに設定し、各設定値の変更を行って、継続動作を行いつつ、クロックジェネレータの周波数を変更する周波数変更手段でクロック周波数の変更を行うことにより、ASICやCPU等のクロック周波数を低くして、効率的に消費電力を削減するとともに、周波数を変更することによる不具合を解消し、かつ、例えば、RS232C通信用に設定していた専用信号をメインクロックと兼用できるようにしてクロックの本数を削減し、システム構成を簡略化して安価にするとともに、効率的に消費電力を削減する画像形成装置を提供することを目的としている。
【0008】
請求項2記載の発明は、フラッシュメモリ、DRAM、SRAM等のメモリデバイスのタイミング設定値を、複数対の設定レジスタを利用して最適なタイミング設定値に変更することにより、クロック周波数を低下させることによるメモリデバイスの処理速度の低下による不具合を解消し、消費電力を効率的に削減しつつ利用性の良好な画像形成装置を提供することを目的としている。
【0009】
すなわち、クロック周波数を低下させて省電力を行っている状態では、CPUやASIC以外の他のデバイスのメモリ系は既に消費電力が十分に下がっており、それ以上省電力効果を向上させることができないだけでなく、メモリ系のアクセス時間が無駄に待つことで性能が低下する。
【0010】
例えば、フラッシュメモリやDRAM、SRAM等のメモリデバイスのタイミング設定は、デバイス毎に多少なりとも異なっているリード時のアクセスタイムを合わせるのに使用される。例えば、フラッシュメモリにおいては、リードアクセスタイムは、90nsec(max.)であるため、クロック周期が10nsecである場合には、9クロックの間待つことでリード時の有効なデータを得ることができる。周波数が低くなってクロック周期が20nsecになった場合でも、従来では固定値を使用しているため、同じく9クロックの時間、すなわち20nsec×9クロック=180nsec待つことになり、90nsec無駄に待つことになる。この場合、5クロックに設定を変更すると、20nsec×5クロック=100nsecとなり、10nsecの無駄だけで済むことになる。
【0011】
請求項3記載の発明は、クロック周波数を変更する際の設定値の設定単位以下の端数に対する端数処理として、切り上げ、切り捨て、または、四捨五入の端数処理を各タイミング設定毎に選択することにより、クロック周波数を変化させた時の不具合を防止し、より適切に消費電力を削減することのできる画像形成装置を提供することを目的としている。
【0012】
例えば、128MbitのDRAMでは、リフレッシュ時間は64msecの間に4096回行わなければならず、規格上は64msecより大きくなってはDRAMのデータ化け等が起こるおそれがあるため、この場合、リフレッシュカウンタのカウンタ値は切り捨てることが望ましい。また、RS232Cのボーレートの設定では、例えば、規定の通信レートに対してボーレートを±5%程度の範囲に入れる必要があり、この場合、システムの周波数を下げたときの端数処理はなるべく目標値に近づけることから、四捨五入処理が望ましい。さらに、フラッシュメモリのタイミング設定では、例えば、90nsec(max.)のアドレスアクセスタイムのフラッシュメモリを使用している場合には、90nsec未満にすると、リードデータが確定しない場合があり、90nsec以上に設定しないと安定して有効データを得ることはできないため、この場合のシステム周波数を低くしたときの処理は、切り上げが望ましい。
【0013】
そこで、使用するデバイスにより、設定値の端数を切り捨て、四捨五入、切り上げ等の処理を行って、不具合が発生するのを防止している。
【0014】
【課題を解決するための手段】
請求項1記載の発明の画像形成装置は、クロックジェネレータからの所定周波数のクロックに基づいてCPU、ASIC及びSDRAMが動作して、画像データに基づいて画像を記録する画像形成装置において、複数対の設定レジスタと、前記クロックジェネレータの周波数を変更する周波数変更手段と、を有し、前記ASICのDMA動作等の当該ASIC主導で動作する機構を停止して、前記CPUがNOPコマンドを実行している間に、周波数の変更に関連するとともに当該画像形成装置がシステム動作上使用しているタイマ、DRAMのリフレッシュ用のリフレッシュカウンタ及びRS232Cシリアル通信用のプリスケーラ等の周波数の変更前後の設定値をそれぞれ対となる前記設定レジスタに設定し、前記各設定値の変更を行って、継続動作を行いつつ、前記周波数変更手段でクロック周波数の変更を行うことにより、上記目的を達成している。
【0015】
上記構成によれば、クロックジェネレータからの所定周波数のクロックに基づいてCPU、ASIC及びSDRAMが動作して、画像データに基づいて画像を記録するに際して、ASICのDMA動作等の当該ASIC主導で動作する機構を停止して、CPUがNOPコマンドを実行している間に、周波数の変更に関連するとともに当該画像形成装置がシステム動作上使用しているタイマ、DRAMのリフレッシュ用のリフレッシュカウンタ及びRS232Cシリアル通信用のプリスケーラ等の周波数の変更前後の設定値をそれぞれ対となる設定レジスタに設定し、各設定値の変更を行って、継続動作を行いつつ、クロックジェネレータの周波数を変更する周波数変更手段でクロック周波数の変更を行っているので、ASICやCPU等のクロック周波数を低くして、効率的に消費電力を削減することができるとともに、周波数を変更することによる不具合を解消することができ、かつ、例えば、RS232C通信用に設定していた専用信号をメインクロックと兼用できるようにしてクロックの本数を削減することができ、システム構成を簡略化して安価にすることができるとともに、効率的に消費電力を削減することができる。
【0016】
この場合、例えば、請求項2に記載するように、前記画像形成装置は、フラッシュメモリ、DRAM、SRAM等のメモリデバイスのタイミング設定値を、前記複数対の設定レジスタを利用して最適なタイミング設定値に変更するものであってもよい。
【0017】
上記構成によれば、フラッシュメモリ、DRAM、SRAM等のメモリデバイスのタイミング設定値を、複数対の設定レジスタを利用して最適なタイミング設定値に変更するので、クロック周波数を低下させることによるメモリデバイスの処理速度の低下による不具合を解消することができ、消費電力を効率的に削減しつつ画像形成装置の利用性を向上させることができる。
【0018】
また、例えば、請求項3に記載するように、前記画像形成装置は、前記クロック周波数を変更する際の前記設定値の設定単位以下の端数に対する端数処理として、切り上げ、切り捨て、または、四捨五入の端数処理を各タイミング設定毎に選択するものであってもよい。
【0019】
上記構成によれば、クロック周波数を変更する際の設定値の設定単位以下の端数に対する端数処理として、切り上げ、切り捨て、または、四捨五入の端数処理を各タイミング設定毎に選択するので、クロック周波数を変化させた時の不具合を防止することができ、より適切に消費電力を削減することができる。
【0020】
【発明の実施の形態】
以下、本発明の好適な実施の形態を添付図面に基づいて詳細に説明する。なお、以下に述べる実施の形態は、本発明の好適な実施の形態であるから、技術的に好ましい種々の限定が付されているが、本発明の範囲は、以下の説明において特に本発明を限定する旨の記載がない限り、これらの態様に限られるものではない。
【0021】
図1〜図3は、本発明の画像形成装置の第1の実施の形態を示す図であり、図1は、本発明の画像形成装置の第1の実施の形態を適用したプリンタ、複写装置、ファクシミリ装置等の画像形成装置のコントローラ1の概略ブロック構成図である。
【0022】
図1において、コントローラ1は、CPU(Central Processing Unit )2、ASIC(Application Specific Integrated Circuit )3、SDRAM(Synchronous Dynamic Random Access Memory)4、クロッジェネレータ5、ハードディスク(HDD)6、エンジンI/F7、フラッシュメモリ8、IEEE1284I/F9、ネットワークI/F10及び操作パネルI/F11等を備えており各部は、システムバス12で接続されている。
【0023】
このコントローラ1は、CPU2の制御下で、画像形成装置1としてのシーケンスを実行するとともに、システムバス12の周波数を変更して省電力を行う。
【0024】
エンジンI/F7には、プリンタエンジンが接続されており、プリンタエンジンは、所定の印刷方式、例えば、電子写真方式等の印刷方式で印刷データに基づいて印刷処理を行う。
【0025】
フラッシュメモリ8は、プログラムを格納しており、CPU2は、フラッシュメモリ8内のプログラムに基づいて、画像形成装置1の各部を制御する。
【0026】
クロックジェネレータ5は、各種周波数のクロックを生成して、CPU2にCPUクロックCPUCLKを、ASIC3にASICクロックASICCLKを、SDRAM4にメモリクロックMEMCLKをそれぞれ出力する。
【0027】
IEEE1284I/F9には、各種周辺機器が接続され、IEEE1284I/F9は、当該接続されている周辺機器との間で、高速の双方向パラレル通信を行う。
【0028】
ネットワークI/F10には、図示しないホストコンピュータが接続され、ネットワークI/F10は、ホストコンピュータとの通信を行う。
【0029】
上記ASIC(周波数変更手段)3は、クロックジェネレータ5とI2C(IスクウェアC)インタフェースで接続されており、クロックジェネレータ5に対して、CPUクロックCPUCLK、ACICクロックASICCLK及びメモリクロックMEMCLKの周波数やその他の設定を指示する。
【0030】
このASIC3は、図2に示すようにブロック構成されており、タイマ21、DRAM(Dynamic Random Access Memory)リフレッシュカウンタ22、RS232Cプリスケーラ23、フラッシュメモリタイミングコントローラ24及びSSCG(クロックジェネレータ)コントローラ25を有するとともに、各1対のタイマレジスタ26aとタイマレジスタ26b、DRAMリフレッシュカウンタ設定レジスタ27aとDRAMリフレッシュカウンタ設定レジスタ27b、RS232Cプリスケーラ設定レジスタ28aとRS232Cプリスケーラ設定レジスタ28b、フラッシュメモリタイミング設定レジスタ29aとフラッシュメモリタイミング設定レジスタ29b、SSCG設定レジスタ30aとSSCG設定レジスタ30b及び設定値変更a→bレジスタ31等を備えている。
【0031】
タイマ21は、システムで定期的に状態の監視を行うトリガを出力し、DARMリフレッシュカウンタ22は、DRAM4のリフレッシュ信号を発生する。
【0032】
RS232Cプリスケーラ23は、RS232C通信の通信クロックを作成するためにメインクロックを分周し、フラッシュメモリタイミングコントローラ24は、フラッシュメモリ8のタイミングをコントロールする。
【0033】
SSCGコントローラ25は、SSCG(SPREAD SPECTRUM CLOCK GENERATOR :クロックジェネレータ)5とI2Cインタフェースで接続されており、I2Cインタフェースを経由してクロックジェネレータ5をコントロール(周波数の設定等)する。
【0034】
タイマ設定レジスタ26a、26bは、それぞれタイマ21の設定値を記憶し、DRAMリフレッシュカウンタ設定レジスタ27a、27bは、4DRAMのリフレッシュカウンタ値を設定値として記憶する。
【0035】
RS232Cプリスケーラ設定レジスタ28a、28bは、RS232Cプリスケーラの分周比を設定値として記憶し、フラッシュメモリタイミング設定レジスタ29a、29bは、フラッシュメモリ8のリード時のタイミングを設定値として記憶する。
【0036】
SSCG設定レジスタ30a、30bは、SSCG(クロックジェネレータ)5の周波数等を設定値として記憶する。
【0037】
そして、設定値変更a→bレジスタ31は、上記5組のa系のレジスタ26a〜30aからb系のレジスタ26b〜30bの内容に変更するトリガを記憶する。
【0038】
次に、本実施の形態の作用を説明する。本実施の形態のコントローラ1は、動作クロック周波数を変更して省電力を行う。
【0039】
いま、例として、100MHzから66MHzに変更する場合について、図3のフローチャートに基づいて説明する。まず、コントローラ1は、そのASIC3のb系の5個の各レジスタ26b〜30bにクロック周波数が66MHzのときの適正な値を書き込み(ステップS101)、ASIC3のDMA(Direct Memory Access)等の動作が終了していることを確認し、終了していない場合は、終了するまで待つ(ステップS102)。
【0040】
ステップS102で、ASIC3の動作が終了していることを確認すると、CPU2のNOP(No Operation)コマンドが100MHzのクロックで10μsec続くループにプログラムの実行を移し、CPU2が何も動作しないようにする(ステップS103)。
【0041】
次に、設定値変更a→bレジスタ31をダミーライトする(ステップS104)。この設定値変更a→bレジスタ31をアクセスすると、現在のa系のレジスタ26a〜30aの設定値が上記設定したb系のレジスタ26b〜30bの内容で上書きされる。
【0042】
SSCG設定レジスタ30bで、66MHzが設定されると、SSCGコントローラ25は、I2Cインタフェースを通してSSCG(クロックジェネレータ)5にコマンドを送り、SSCG(クロックジェネレータ)5は、周波数を66MHzに変更する。このときSSCG(クロックジェネレータ)の内部PLLの動作により、約10msecの時間を掛けてゆっくり66MHzに周波数が落ちてゆく。
【0043】
CPU2は、設定値変更a→bレジスタ31をダミーライトした後、100MHzの周波数として10msecの時間、NOPコマンドをループするようにプログラムを移し、そのプログラムが終わると、元のプログラムに戻って、プログラムを再開する(ステップS105)。
【0044】
そして、コントローラ1は、フラッシュメモリ8、SDRAM4等のメモリデバイスのタイミング設定値を上記レジスタ26b〜30bを利用して、最適なタイミング設定値を変更する。
【0045】
まず、上記タイマ21の設定値について説明すると、タイマ21は、100msecに1回ステータスの変化が無いかどうかをチェックするトリガとして使用される。そして、100MHzのときには、1CLKの周期が10nsecであるため、100msec÷10nsec=989680(H)が設定され、66MHzのときには、1CLKの周期が15.1515nsecであるため、100msec÷15.15151515nsec=64B540(H)が設定される。なお、1以下の端数については四捨五入処理を行う。
【0046】
DRAMリフレッシュカウンタ22の設定値については、64msecの間に4096回のリフレッシュを行う必要があるため、64msec÷4096=15.625μsecである。タイマ21のときと同様に、100MHzのクロック周波数の場合は、15.625μsec÷10nsec=1562.5(DEC)であるが、端数を切り捨てると、1562→16進数→61A(H)となる。また、66MHzのクロック周波数のときには、15.625μsec÷15.1515nsec=1031.25(DEC)であるが、端数を切り捨てると、1031→16進数→407(H)となる。
【0047】
また、RS232Cプリスケーラ23についても、同様に、端数を四捨五入処理し、値を決定する。
【0048】
そして、コントローラ1は、フラッシュメモリ8のリードアクセス時間の設定値を以下のように行う。なお、いま、フラッシュメモリ8は、アドレスアクセスタイム及びCS(フラッシュメモリチップセレクト信号)からのアクセスタイムが90nsecであるとし、アドレスアクセスタイムとCSからのアクセスタイムの遅いほうで処理し、また、この場合、クロックの立ち上がりからのACIC3のCSがアサートされるまでのACタイミングも考慮する。さらに、あるクロックの立ち上がりでアドレス線ドライブを開始し、次のクロックの立ち上がりでCSのアサートを開始する場合で、1CLKの差とACタイミングの差も考慮する。また、100MHzのクロック周波数のとき、1CLK=10nsecで、アドレスとCSのACタイミングの差が7nsec(max)と仮定し、CSからのアクセスタイムのみとし、ASIC3では、CSアクセスのクロックの立ち上がりからフラッシュメモリ8のリードデータをラッチするタイミングのクロック数を設定する。
【0049】
ここでは、CSアサートの時間の最大値を3nsecと仮定すると、90nsecのフラッシュメモリ8の待たなくてはいけない時間は、3+90nsec(min.)となる。100MHzのクロック周波数の場合は、93÷10=9.3であり、端数切り上げを行うと、10CLKとなる。また、クロック周波数が66MHzの場合は、93÷15.151515=6.07であり、端数切り上げを行うと、7CLKとなる。
【0050】
このように、ASIC3は、変更後の周波数におけるクロック数の計算を行った後に、フラッシュメモリタイミング設定レジスタ29bに設定値を書き込み、設定値変更a→bレジスタ31をアクセスすることで、変更を行う。
【0051】
さらに、上記周波数変更処理において、周波数を可変した際の設定単位以下の端数については、各タイミング設定毎に、切り上げ、切り捨て、または、四捨五入処理を選択するようにしてもよい。
【0052】
すなわち、周波数を変更した後の各種設定レジスタ26b〜30bの設定値を決定する際に、タイマ21、RS232C通信、リフレッシュ、フラッシュメモリタイミング制御の種類毎に端数処理を変更する。
【0053】
このように端数処理を変更するのは、タイマ21及びRS232Cは、なるべく目標値のセンタ値に近づける狙いがあり、DRAMリフレッシュは、規定時間にリフレッシュを掛ける必要があり、フラッシュメモリ8のタイミング設定は、リードアクセス時間のmaxより時間を待たなければならないからである。
【0054】
このように設定種類に応じて、切り上げ、切り捨て、四捨五入を適宜切り換えて端数処理を行う。
【0055】
このように、本実施の形態の画像形成装置のコントローラ1は、ASIC3のDMA動作等のASIC3主導で動作する機構を停止して、CPU2がNOPコマンドを実行している間に、周波数の変更に関連するとともに当該画像形成装置がシステム動作上使用しているタイマ21、DRAMのリフレッシュ用のリフレッシュカウンタ21及びRS232Cシリアル通信用のプリスケーラ23等の周波数の変更前後の設定値をそれぞれ対となる設定レジスタ26a、26b〜30a、30bに設定し、各設定値の変更を行って、継続動作を行いつつ、クロックジェネレータ5の周波数を変更している。
【0056】
したがって、ASIC3やCPU2等のクロック周波数を低くして、効率的に消費電力を削減することができるとともに、周波数を変更することによる不具合を解消することができ、かつ、例えば、RS232C通信用に設定していた専用信号をメインクロックと兼用できるようにしてクロックの本数を削減することができ、システム構成を簡略化して安価にすることができるとともに、効率的に消費電力を削減することができる。
【0057】
また、本実施の形態の画像形成装置のコントローラ1は、フラッシュメモリ、DRAM、SRAM等のメモリデバイスのタイミング設定値を、複数対の設定レジスタ27a、27b、29a、29bを利用して最適なタイミング設定値に変更している。
【0058】
したがって、クロック周波数を低下させることによるメモリデバイスの処理速度の低下による不具合を解消することができ、消費電力を効率的に削減しつつ画像形成装置の利用性を向上させることができる。
【0059】
さらに、本実施の形態の画像形成装置のコントローラ1は、クロック周波数を変更する際の設定値の設定単位以下の端数に対する端数処理として、切り上げ、切り捨て、または、四捨五入の端数処理を各タイミング設定毎に選択している。
【0060】
したがって、クロック周波数を変化させた時の不具合を防止することができ、より適切に消費電力を削減することができる。
【0061】
以上、本発明者によってなされた発明を好適な実施の形態に基づき具体的に説明したが、本発明は上記のものに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【0062】
【発明の効果】
請求項1記載の発明の画像形成装置によれば、クロックジェネレータからの所定周波数のクロックに基づいてCPU、ASIC及びSDRAMが動作して、画像データに基づいて画像を記録するに際して、ASICのDMA動作等の当該ASIC主導で動作する機構を停止して、CPUがNOPコマンドを実行している間に、周波数の変更に関連するとともに当該画像形成装置がシステム動作上使用しているタイマ、DRAMのリフレッシュ用のリフレッシュカウンタ及びRS232Cシリアル通信用のプリスケーラ等の周波数の変更前後の設定値をそれぞれ対となる設定レジスタに設定し、各設定値の変更を行って、継続動作を行いつつ、クロックジェネレータの周波数を変更する周波数変更手段でクロック周波数の変更を行っているので、ASICやCPU等のクロック周波数を低くして、効率的に消費電力を削減することができるとともに、周波数を変更することによる不具合を解消することができ、かつ、例えば、RS232C通信用に設定していた専用信号をメインクロックと兼用できるようにしてクロックの本数を削減することができ、システム構成を簡略化して安価にすることができるとともに、効率的に消費電力を削減することができる。
【0063】
請求項2記載の発明の画像形成装置によれば、フラッシュメモリ、DRAM、SRAM等のメモリデバイスのタイミング設定値を、複数対の設定レジスタを利用して最適なタイミング設定値に変更するので、クロック周波数を低下させることによるメモリデバイスの処理速度の低下による不具合を解消することができ、消費電力を効率的に削減しつつ画像形成装置の利用性を向上させることができる。
【0064】
請求項3記載の発明の画像形成装置によれば、クロック周波数を変更する際の設定値の設定単位以下の端数に対する端数処理として、切り上げ、切り捨て、または、四捨五入の端数処理を各タイミング設定毎に選択するので、クロック周波数を変化させた時の不具合を防止することができ、より適切に消費電力を削減することができる。
【図面の簡単な説明】
【図1】本発明の画像形成装置の一実施の形態を適用した画像形成装置のコントローラの概略回路ブロック構成図。
【図2】図1のASICの要部回路ブロック図。
【図3】図1のコントローラによる周波数変更による省電力制御処理を示すフローチャート。
【符号の説明】
1 コントローラ
2 CPU
3 ASIC
4 SDRAM
5 クロックジェネレータ
6 ハードディスク
7 エンジンI/F
8 フラッシュメモリ
9 IEEE1284I/F
10 ネットワークI/F
11 操作パネルI/F
12 システムバス
21 タイマ
22 DRAMリフレッシュカウンタ
23 RS232Cプリスケーラ
24 フラッシュメモリタイミングコントローラ
25 SSCGコントローラ
26a、26b タイマ設定レジスタ
27a、27b DRAMリフレッシュカウンタ設定レジスタ
28a、28b RS232Cプリスケーラ設定レジスタ
29a、29b フラッシュメモリタイミング設定レジスタ
30a、30b SSCG設定レジスタ
31 設定値変更a→bレジスタ
【発明の属する技術分野】
本発明は、画像形成装置に関し、詳細には、省電力モード時に、CPUやASICの動作クロック周波数を低くして効率的に省電力を行う画像形成装置に関する。
【0002】
【従来の技術】
近時、プリンタ、複写装置、ファクシミリ装置等の画像形成装置においても、省電力化が要望され、各種方法で消費電力の削減を図っている。
【0003】
ところが、従来から、周波数を低くして消費電力を削減することは行われておらず、回路設計においても、クロック周波数は変化しないとの前提で、回路設計されている。すなわち、従来においては、例えば、クロック周波数が変化しないとの前提で、タイマの設定値やDRAM(Dynamic Random Access Memory)のリフレッシュカウンタやRS232C通信のためのボーレートクロック生成のためのプリスケーラ値は、固定されている。
【0004】
【発明が解決しようとする課題】
しかしながら、従来技術にあっては、クロック周波数は、変化しないとの前提で、回路設計されているため、クロック周波数を低くして省電力を行うと、種々の問題があった。
【0005】
例えば、上述のように、従来、クロック周波数が変化しないとの前提で、タイマの設定値やDRAMのリフレッシュカウンタやRS232C通信のためのボーレートクロック生成のためのプリスケーラ値は、固定されている。この状態で周波数を低く変化させると、タイマの設定値が固定であるため、タイマが規定値までカウントを終了するまでの時間が長くなってしまう。また、同様にDRAMのリフレッシュ周期が長くなり、最悪の場合、リフレッシュ不良に陥りデータ化けを起こすという問題があった。また、同様に、RS232C通信のボーレートが低くなってしまい、通信相手と正常に通信することができなくなるという問題があった。
【0006】
ただし、RS232Cのシリアル通信については、ASICが専用のクロック端子を備えているため、メインクロックの周波数に関係なく動作することはできるが、逆に、クロックが2本必要になり、クロック発生源や不要なクロックパターンも必要になり、ボード上の面積も増加することとなり、1本のクロックで達成できることが、要望されている。
【0007】
そこで、請求項1記載の発明は、クロックジェネレータからの所定周波数のクロックに基づいてCPU、ASIC及びSDRAMが動作して、画像データに基づいて画像を記録するに際して、ASICのDMA動作等の当該ASIC主導で動作する機構を停止して、CPUがNOPコマンドを実行している間に、周波数の変更に関連するとともに当該画像形成装置がシステム動作上使用しているタイマ、DRAMのリフレッシュ用のリフレッシュカウンタ及びRS232Cシリアル通信用のプリスケーラ等の周波数の変更前後の設定値をそれぞれ対となる設定レジスタに設定し、各設定値の変更を行って、継続動作を行いつつ、クロックジェネレータの周波数を変更する周波数変更手段でクロック周波数の変更を行うことにより、ASICやCPU等のクロック周波数を低くして、効率的に消費電力を削減するとともに、周波数を変更することによる不具合を解消し、かつ、例えば、RS232C通信用に設定していた専用信号をメインクロックと兼用できるようにしてクロックの本数を削減し、システム構成を簡略化して安価にするとともに、効率的に消費電力を削減する画像形成装置を提供することを目的としている。
【0008】
請求項2記載の発明は、フラッシュメモリ、DRAM、SRAM等のメモリデバイスのタイミング設定値を、複数対の設定レジスタを利用して最適なタイミング設定値に変更することにより、クロック周波数を低下させることによるメモリデバイスの処理速度の低下による不具合を解消し、消費電力を効率的に削減しつつ利用性の良好な画像形成装置を提供することを目的としている。
【0009】
すなわち、クロック周波数を低下させて省電力を行っている状態では、CPUやASIC以外の他のデバイスのメモリ系は既に消費電力が十分に下がっており、それ以上省電力効果を向上させることができないだけでなく、メモリ系のアクセス時間が無駄に待つことで性能が低下する。
【0010】
例えば、フラッシュメモリやDRAM、SRAM等のメモリデバイスのタイミング設定は、デバイス毎に多少なりとも異なっているリード時のアクセスタイムを合わせるのに使用される。例えば、フラッシュメモリにおいては、リードアクセスタイムは、90nsec(max.)であるため、クロック周期が10nsecである場合には、9クロックの間待つことでリード時の有効なデータを得ることができる。周波数が低くなってクロック周期が20nsecになった場合でも、従来では固定値を使用しているため、同じく9クロックの時間、すなわち20nsec×9クロック=180nsec待つことになり、90nsec無駄に待つことになる。この場合、5クロックに設定を変更すると、20nsec×5クロック=100nsecとなり、10nsecの無駄だけで済むことになる。
【0011】
請求項3記載の発明は、クロック周波数を変更する際の設定値の設定単位以下の端数に対する端数処理として、切り上げ、切り捨て、または、四捨五入の端数処理を各タイミング設定毎に選択することにより、クロック周波数を変化させた時の不具合を防止し、より適切に消費電力を削減することのできる画像形成装置を提供することを目的としている。
【0012】
例えば、128MbitのDRAMでは、リフレッシュ時間は64msecの間に4096回行わなければならず、規格上は64msecより大きくなってはDRAMのデータ化け等が起こるおそれがあるため、この場合、リフレッシュカウンタのカウンタ値は切り捨てることが望ましい。また、RS232Cのボーレートの設定では、例えば、規定の通信レートに対してボーレートを±5%程度の範囲に入れる必要があり、この場合、システムの周波数を下げたときの端数処理はなるべく目標値に近づけることから、四捨五入処理が望ましい。さらに、フラッシュメモリのタイミング設定では、例えば、90nsec(max.)のアドレスアクセスタイムのフラッシュメモリを使用している場合には、90nsec未満にすると、リードデータが確定しない場合があり、90nsec以上に設定しないと安定して有効データを得ることはできないため、この場合のシステム周波数を低くしたときの処理は、切り上げが望ましい。
【0013】
そこで、使用するデバイスにより、設定値の端数を切り捨て、四捨五入、切り上げ等の処理を行って、不具合が発生するのを防止している。
【0014】
【課題を解決するための手段】
請求項1記載の発明の画像形成装置は、クロックジェネレータからの所定周波数のクロックに基づいてCPU、ASIC及びSDRAMが動作して、画像データに基づいて画像を記録する画像形成装置において、複数対の設定レジスタと、前記クロックジェネレータの周波数を変更する周波数変更手段と、を有し、前記ASICのDMA動作等の当該ASIC主導で動作する機構を停止して、前記CPUがNOPコマンドを実行している間に、周波数の変更に関連するとともに当該画像形成装置がシステム動作上使用しているタイマ、DRAMのリフレッシュ用のリフレッシュカウンタ及びRS232Cシリアル通信用のプリスケーラ等の周波数の変更前後の設定値をそれぞれ対となる前記設定レジスタに設定し、前記各設定値の変更を行って、継続動作を行いつつ、前記周波数変更手段でクロック周波数の変更を行うことにより、上記目的を達成している。
【0015】
上記構成によれば、クロックジェネレータからの所定周波数のクロックに基づいてCPU、ASIC及びSDRAMが動作して、画像データに基づいて画像を記録するに際して、ASICのDMA動作等の当該ASIC主導で動作する機構を停止して、CPUがNOPコマンドを実行している間に、周波数の変更に関連するとともに当該画像形成装置がシステム動作上使用しているタイマ、DRAMのリフレッシュ用のリフレッシュカウンタ及びRS232Cシリアル通信用のプリスケーラ等の周波数の変更前後の設定値をそれぞれ対となる設定レジスタに設定し、各設定値の変更を行って、継続動作を行いつつ、クロックジェネレータの周波数を変更する周波数変更手段でクロック周波数の変更を行っているので、ASICやCPU等のクロック周波数を低くして、効率的に消費電力を削減することができるとともに、周波数を変更することによる不具合を解消することができ、かつ、例えば、RS232C通信用に設定していた専用信号をメインクロックと兼用できるようにしてクロックの本数を削減することができ、システム構成を簡略化して安価にすることができるとともに、効率的に消費電力を削減することができる。
【0016】
この場合、例えば、請求項2に記載するように、前記画像形成装置は、フラッシュメモリ、DRAM、SRAM等のメモリデバイスのタイミング設定値を、前記複数対の設定レジスタを利用して最適なタイミング設定値に変更するものであってもよい。
【0017】
上記構成によれば、フラッシュメモリ、DRAM、SRAM等のメモリデバイスのタイミング設定値を、複数対の設定レジスタを利用して最適なタイミング設定値に変更するので、クロック周波数を低下させることによるメモリデバイスの処理速度の低下による不具合を解消することができ、消費電力を効率的に削減しつつ画像形成装置の利用性を向上させることができる。
【0018】
また、例えば、請求項3に記載するように、前記画像形成装置は、前記クロック周波数を変更する際の前記設定値の設定単位以下の端数に対する端数処理として、切り上げ、切り捨て、または、四捨五入の端数処理を各タイミング設定毎に選択するものであってもよい。
【0019】
上記構成によれば、クロック周波数を変更する際の設定値の設定単位以下の端数に対する端数処理として、切り上げ、切り捨て、または、四捨五入の端数処理を各タイミング設定毎に選択するので、クロック周波数を変化させた時の不具合を防止することができ、より適切に消費電力を削減することができる。
【0020】
【発明の実施の形態】
以下、本発明の好適な実施の形態を添付図面に基づいて詳細に説明する。なお、以下に述べる実施の形態は、本発明の好適な実施の形態であるから、技術的に好ましい種々の限定が付されているが、本発明の範囲は、以下の説明において特に本発明を限定する旨の記載がない限り、これらの態様に限られるものではない。
【0021】
図1〜図3は、本発明の画像形成装置の第1の実施の形態を示す図であり、図1は、本発明の画像形成装置の第1の実施の形態を適用したプリンタ、複写装置、ファクシミリ装置等の画像形成装置のコントローラ1の概略ブロック構成図である。
【0022】
図1において、コントローラ1は、CPU(Central Processing Unit )2、ASIC(Application Specific Integrated Circuit )3、SDRAM(Synchronous Dynamic Random Access Memory)4、クロッジェネレータ5、ハードディスク(HDD)6、エンジンI/F7、フラッシュメモリ8、IEEE1284I/F9、ネットワークI/F10及び操作パネルI/F11等を備えており各部は、システムバス12で接続されている。
【0023】
このコントローラ1は、CPU2の制御下で、画像形成装置1としてのシーケンスを実行するとともに、システムバス12の周波数を変更して省電力を行う。
【0024】
エンジンI/F7には、プリンタエンジンが接続されており、プリンタエンジンは、所定の印刷方式、例えば、電子写真方式等の印刷方式で印刷データに基づいて印刷処理を行う。
【0025】
フラッシュメモリ8は、プログラムを格納しており、CPU2は、フラッシュメモリ8内のプログラムに基づいて、画像形成装置1の各部を制御する。
【0026】
クロックジェネレータ5は、各種周波数のクロックを生成して、CPU2にCPUクロックCPUCLKを、ASIC3にASICクロックASICCLKを、SDRAM4にメモリクロックMEMCLKをそれぞれ出力する。
【0027】
IEEE1284I/F9には、各種周辺機器が接続され、IEEE1284I/F9は、当該接続されている周辺機器との間で、高速の双方向パラレル通信を行う。
【0028】
ネットワークI/F10には、図示しないホストコンピュータが接続され、ネットワークI/F10は、ホストコンピュータとの通信を行う。
【0029】
上記ASIC(周波数変更手段)3は、クロックジェネレータ5とI2C(IスクウェアC)インタフェースで接続されており、クロックジェネレータ5に対して、CPUクロックCPUCLK、ACICクロックASICCLK及びメモリクロックMEMCLKの周波数やその他の設定を指示する。
【0030】
このASIC3は、図2に示すようにブロック構成されており、タイマ21、DRAM(Dynamic Random Access Memory)リフレッシュカウンタ22、RS232Cプリスケーラ23、フラッシュメモリタイミングコントローラ24及びSSCG(クロックジェネレータ)コントローラ25を有するとともに、各1対のタイマレジスタ26aとタイマレジスタ26b、DRAMリフレッシュカウンタ設定レジスタ27aとDRAMリフレッシュカウンタ設定レジスタ27b、RS232Cプリスケーラ設定レジスタ28aとRS232Cプリスケーラ設定レジスタ28b、フラッシュメモリタイミング設定レジスタ29aとフラッシュメモリタイミング設定レジスタ29b、SSCG設定レジスタ30aとSSCG設定レジスタ30b及び設定値変更a→bレジスタ31等を備えている。
【0031】
タイマ21は、システムで定期的に状態の監視を行うトリガを出力し、DARMリフレッシュカウンタ22は、DRAM4のリフレッシュ信号を発生する。
【0032】
RS232Cプリスケーラ23は、RS232C通信の通信クロックを作成するためにメインクロックを分周し、フラッシュメモリタイミングコントローラ24は、フラッシュメモリ8のタイミングをコントロールする。
【0033】
SSCGコントローラ25は、SSCG(SPREAD SPECTRUM CLOCK GENERATOR :クロックジェネレータ)5とI2Cインタフェースで接続されており、I2Cインタフェースを経由してクロックジェネレータ5をコントロール(周波数の設定等)する。
【0034】
タイマ設定レジスタ26a、26bは、それぞれタイマ21の設定値を記憶し、DRAMリフレッシュカウンタ設定レジスタ27a、27bは、4DRAMのリフレッシュカウンタ値を設定値として記憶する。
【0035】
RS232Cプリスケーラ設定レジスタ28a、28bは、RS232Cプリスケーラの分周比を設定値として記憶し、フラッシュメモリタイミング設定レジスタ29a、29bは、フラッシュメモリ8のリード時のタイミングを設定値として記憶する。
【0036】
SSCG設定レジスタ30a、30bは、SSCG(クロックジェネレータ)5の周波数等を設定値として記憶する。
【0037】
そして、設定値変更a→bレジスタ31は、上記5組のa系のレジスタ26a〜30aからb系のレジスタ26b〜30bの内容に変更するトリガを記憶する。
【0038】
次に、本実施の形態の作用を説明する。本実施の形態のコントローラ1は、動作クロック周波数を変更して省電力を行う。
【0039】
いま、例として、100MHzから66MHzに変更する場合について、図3のフローチャートに基づいて説明する。まず、コントローラ1は、そのASIC3のb系の5個の各レジスタ26b〜30bにクロック周波数が66MHzのときの適正な値を書き込み(ステップS101)、ASIC3のDMA(Direct Memory Access)等の動作が終了していることを確認し、終了していない場合は、終了するまで待つ(ステップS102)。
【0040】
ステップS102で、ASIC3の動作が終了していることを確認すると、CPU2のNOP(No Operation)コマンドが100MHzのクロックで10μsec続くループにプログラムの実行を移し、CPU2が何も動作しないようにする(ステップS103)。
【0041】
次に、設定値変更a→bレジスタ31をダミーライトする(ステップS104)。この設定値変更a→bレジスタ31をアクセスすると、現在のa系のレジスタ26a〜30aの設定値が上記設定したb系のレジスタ26b〜30bの内容で上書きされる。
【0042】
SSCG設定レジスタ30bで、66MHzが設定されると、SSCGコントローラ25は、I2Cインタフェースを通してSSCG(クロックジェネレータ)5にコマンドを送り、SSCG(クロックジェネレータ)5は、周波数を66MHzに変更する。このときSSCG(クロックジェネレータ)の内部PLLの動作により、約10msecの時間を掛けてゆっくり66MHzに周波数が落ちてゆく。
【0043】
CPU2は、設定値変更a→bレジスタ31をダミーライトした後、100MHzの周波数として10msecの時間、NOPコマンドをループするようにプログラムを移し、そのプログラムが終わると、元のプログラムに戻って、プログラムを再開する(ステップS105)。
【0044】
そして、コントローラ1は、フラッシュメモリ8、SDRAM4等のメモリデバイスのタイミング設定値を上記レジスタ26b〜30bを利用して、最適なタイミング設定値を変更する。
【0045】
まず、上記タイマ21の設定値について説明すると、タイマ21は、100msecに1回ステータスの変化が無いかどうかをチェックするトリガとして使用される。そして、100MHzのときには、1CLKの周期が10nsecであるため、100msec÷10nsec=989680(H)が設定され、66MHzのときには、1CLKの周期が15.1515nsecであるため、100msec÷15.15151515nsec=64B540(H)が設定される。なお、1以下の端数については四捨五入処理を行う。
【0046】
DRAMリフレッシュカウンタ22の設定値については、64msecの間に4096回のリフレッシュを行う必要があるため、64msec÷4096=15.625μsecである。タイマ21のときと同様に、100MHzのクロック周波数の場合は、15.625μsec÷10nsec=1562.5(DEC)であるが、端数を切り捨てると、1562→16進数→61A(H)となる。また、66MHzのクロック周波数のときには、15.625μsec÷15.1515nsec=1031.25(DEC)であるが、端数を切り捨てると、1031→16進数→407(H)となる。
【0047】
また、RS232Cプリスケーラ23についても、同様に、端数を四捨五入処理し、値を決定する。
【0048】
そして、コントローラ1は、フラッシュメモリ8のリードアクセス時間の設定値を以下のように行う。なお、いま、フラッシュメモリ8は、アドレスアクセスタイム及びCS(フラッシュメモリチップセレクト信号)からのアクセスタイムが90nsecであるとし、アドレスアクセスタイムとCSからのアクセスタイムの遅いほうで処理し、また、この場合、クロックの立ち上がりからのACIC3のCSがアサートされるまでのACタイミングも考慮する。さらに、あるクロックの立ち上がりでアドレス線ドライブを開始し、次のクロックの立ち上がりでCSのアサートを開始する場合で、1CLKの差とACタイミングの差も考慮する。また、100MHzのクロック周波数のとき、1CLK=10nsecで、アドレスとCSのACタイミングの差が7nsec(max)と仮定し、CSからのアクセスタイムのみとし、ASIC3では、CSアクセスのクロックの立ち上がりからフラッシュメモリ8のリードデータをラッチするタイミングのクロック数を設定する。
【0049】
ここでは、CSアサートの時間の最大値を3nsecと仮定すると、90nsecのフラッシュメモリ8の待たなくてはいけない時間は、3+90nsec(min.)となる。100MHzのクロック周波数の場合は、93÷10=9.3であり、端数切り上げを行うと、10CLKとなる。また、クロック周波数が66MHzの場合は、93÷15.151515=6.07であり、端数切り上げを行うと、7CLKとなる。
【0050】
このように、ASIC3は、変更後の周波数におけるクロック数の計算を行った後に、フラッシュメモリタイミング設定レジスタ29bに設定値を書き込み、設定値変更a→bレジスタ31をアクセスすることで、変更を行う。
【0051】
さらに、上記周波数変更処理において、周波数を可変した際の設定単位以下の端数については、各タイミング設定毎に、切り上げ、切り捨て、または、四捨五入処理を選択するようにしてもよい。
【0052】
すなわち、周波数を変更した後の各種設定レジスタ26b〜30bの設定値を決定する際に、タイマ21、RS232C通信、リフレッシュ、フラッシュメモリタイミング制御の種類毎に端数処理を変更する。
【0053】
このように端数処理を変更するのは、タイマ21及びRS232Cは、なるべく目標値のセンタ値に近づける狙いがあり、DRAMリフレッシュは、規定時間にリフレッシュを掛ける必要があり、フラッシュメモリ8のタイミング設定は、リードアクセス時間のmaxより時間を待たなければならないからである。
【0054】
このように設定種類に応じて、切り上げ、切り捨て、四捨五入を適宜切り換えて端数処理を行う。
【0055】
このように、本実施の形態の画像形成装置のコントローラ1は、ASIC3のDMA動作等のASIC3主導で動作する機構を停止して、CPU2がNOPコマンドを実行している間に、周波数の変更に関連するとともに当該画像形成装置がシステム動作上使用しているタイマ21、DRAMのリフレッシュ用のリフレッシュカウンタ21及びRS232Cシリアル通信用のプリスケーラ23等の周波数の変更前後の設定値をそれぞれ対となる設定レジスタ26a、26b〜30a、30bに設定し、各設定値の変更を行って、継続動作を行いつつ、クロックジェネレータ5の周波数を変更している。
【0056】
したがって、ASIC3やCPU2等のクロック周波数を低くして、効率的に消費電力を削減することができるとともに、周波数を変更することによる不具合を解消することができ、かつ、例えば、RS232C通信用に設定していた専用信号をメインクロックと兼用できるようにしてクロックの本数を削減することができ、システム構成を簡略化して安価にすることができるとともに、効率的に消費電力を削減することができる。
【0057】
また、本実施の形態の画像形成装置のコントローラ1は、フラッシュメモリ、DRAM、SRAM等のメモリデバイスのタイミング設定値を、複数対の設定レジスタ27a、27b、29a、29bを利用して最適なタイミング設定値に変更している。
【0058】
したがって、クロック周波数を低下させることによるメモリデバイスの処理速度の低下による不具合を解消することができ、消費電力を効率的に削減しつつ画像形成装置の利用性を向上させることができる。
【0059】
さらに、本実施の形態の画像形成装置のコントローラ1は、クロック周波数を変更する際の設定値の設定単位以下の端数に対する端数処理として、切り上げ、切り捨て、または、四捨五入の端数処理を各タイミング設定毎に選択している。
【0060】
したがって、クロック周波数を変化させた時の不具合を防止することができ、より適切に消費電力を削減することができる。
【0061】
以上、本発明者によってなされた発明を好適な実施の形態に基づき具体的に説明したが、本発明は上記のものに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【0062】
【発明の効果】
請求項1記載の発明の画像形成装置によれば、クロックジェネレータからの所定周波数のクロックに基づいてCPU、ASIC及びSDRAMが動作して、画像データに基づいて画像を記録するに際して、ASICのDMA動作等の当該ASIC主導で動作する機構を停止して、CPUがNOPコマンドを実行している間に、周波数の変更に関連するとともに当該画像形成装置がシステム動作上使用しているタイマ、DRAMのリフレッシュ用のリフレッシュカウンタ及びRS232Cシリアル通信用のプリスケーラ等の周波数の変更前後の設定値をそれぞれ対となる設定レジスタに設定し、各設定値の変更を行って、継続動作を行いつつ、クロックジェネレータの周波数を変更する周波数変更手段でクロック周波数の変更を行っているので、ASICやCPU等のクロック周波数を低くして、効率的に消費電力を削減することができるとともに、周波数を変更することによる不具合を解消することができ、かつ、例えば、RS232C通信用に設定していた専用信号をメインクロックと兼用できるようにしてクロックの本数を削減することができ、システム構成を簡略化して安価にすることができるとともに、効率的に消費電力を削減することができる。
【0063】
請求項2記載の発明の画像形成装置によれば、フラッシュメモリ、DRAM、SRAM等のメモリデバイスのタイミング設定値を、複数対の設定レジスタを利用して最適なタイミング設定値に変更するので、クロック周波数を低下させることによるメモリデバイスの処理速度の低下による不具合を解消することができ、消費電力を効率的に削減しつつ画像形成装置の利用性を向上させることができる。
【0064】
請求項3記載の発明の画像形成装置によれば、クロック周波数を変更する際の設定値の設定単位以下の端数に対する端数処理として、切り上げ、切り捨て、または、四捨五入の端数処理を各タイミング設定毎に選択するので、クロック周波数を変化させた時の不具合を防止することができ、より適切に消費電力を削減することができる。
【図面の簡単な説明】
【図1】本発明の画像形成装置の一実施の形態を適用した画像形成装置のコントローラの概略回路ブロック構成図。
【図2】図1のASICの要部回路ブロック図。
【図3】図1のコントローラによる周波数変更による省電力制御処理を示すフローチャート。
【符号の説明】
1 コントローラ
2 CPU
3 ASIC
4 SDRAM
5 クロックジェネレータ
6 ハードディスク
7 エンジンI/F
8 フラッシュメモリ
9 IEEE1284I/F
10 ネットワークI/F
11 操作パネルI/F
12 システムバス
21 タイマ
22 DRAMリフレッシュカウンタ
23 RS232Cプリスケーラ
24 フラッシュメモリタイミングコントローラ
25 SSCGコントローラ
26a、26b タイマ設定レジスタ
27a、27b DRAMリフレッシュカウンタ設定レジスタ
28a、28b RS232Cプリスケーラ設定レジスタ
29a、29b フラッシュメモリタイミング設定レジスタ
30a、30b SSCG設定レジスタ
31 設定値変更a→bレジスタ
Claims (3)
- クロックジェネレータからの所定周波数のクロックに基づいてCPU、ASIC及びSDRAMが動作して、画像データに基づいて画像を記録する画像形成装置において、複数対の設定レジスタと、前記クロックジェネレータの周波数を変更する周波数変更手段と、を有し、前記ASICのDMA動作等の当該ASIC主導で動作する機構を停止して、前記CPUがNOPコマンドを実行している間に、周波数の変更に関連するとともに当該画像形成装置がシステム動作上使用しているタイマ、DRAMのリフレッシュ用のリフレッシュカウンタ及びRS232Cシリアル通信用のプリスケーラ等の周波数の変更前後の設定値をそれぞれ対となる前記設定レジスタに設定し、前記各設定値の変更を行って、継続動作を行いつつ、前記周波数変更手段でクロック周波数の変更を行うことを特徴とする画像形成装置。
- 前記画像形成装置は、フラッシュメモリ、DRAM、SRAM等のメモリデバイスのタイミング設定値を、前記複数対の設定レジスタを利用して最適なタイミング設定値に変更することを特徴とする請求項1記載の画像形成装置。
- 前記画像形成装置は、前記クロック周波数を変更する際の前記設定値の設定単位以下の端数に対する端数処理として、切り上げ、切り捨て、または、四捨五入の端数処理を各タイミング設定毎に選択することを特徴とする請求項1または請求項2記載の画像形成装置。
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