JPH10326322A - 複合トランジスタおよびコンプリメンタリ型複合トランジスタ対ならびにそれらを用いた電流二乗回路およびマルチプライヤ - Google Patents

複合トランジスタおよびコンプリメンタリ型複合トランジスタ対ならびにそれらを用いた電流二乗回路およびマルチプライヤ

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JPH10326322A
JPH10326322A JP10082190A JP8219098A JPH10326322A JP H10326322 A JPH10326322 A JP H10326322A JP 10082190 A JP10082190 A JP 10082190A JP 8219098 A JP8219098 A JP 8219098A JP H10326322 A JPH10326322 A JP H10326322A
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composite transistor
complementary
gate
drain
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JP10082190A
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Katsuharu Kimura
克治 木村
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NEC Corp
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NEC Corp
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Abstract

(57)【要約】 【課題】 半導体集積回路上に実現でき、理想的な線形
動作をするマルチプライヤを提供する。 【解決手段】ＭＯＳトランジスタＭ５、Ｍ６のソースを
接続し、ＭＯＳトランジスタＭ７、Ｍ８のソースを接続
して、第１および第２の複合トランジスタを形成する。
ＭＯＳトランジスタＭ６、Ｍ７のドレインを接続して第
１入力電流（ＩIN−ＩS）を入力する。ＭＯＳトランジ
スタＭ５、Ｍ８のドレイン電流を加算して二乗電流Ｉ1
を得る。ＭＯＳトランジスタＭ９、Ｍ１０のソースを接
続し、ＭＯＳトランジスタＭ１１、Ｍ１２のソースを接
続して、第３および第４の複合トランジスタを形成す
る。ＭＯＳトランジスタＭ１０、Ｍ１１のドレインを接
続して第２入力電流（ＩIN＋ＩS）を入力する。ＭＯＳ
トランジスタＭ９、Ｍ１２のドレイン電流を加算して二
乗電流Ｉ2を得る。二乗電流Ｉ1、Ｉ2の差を出力電流Ｉ
OUTとする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、複合トランジスタ
およびコンプリメンタリ複合トランジスタ対ならびにそ
れらを用いた電流二乗回路およびマルチプライヤに関
し、さらに言えば、半導体集積回路上に好適に実現でき
る複合トランジスタおよびコンプリメンタリ複合トラン
ジスタ対ならびにそれらを用いた電流二乗回路およびマ
ルチプライヤに関する。
【０００２】
【従来の技術】従来の技術の例としては、K. Wawryn, "
AB class current-mode multiplier for programable n
eural networks", IEE Electronics Letters 26th Sep
t. 1996vol. 32, No. 20, pp. 1902-1903.に記載された
ＣＭＯＳマルチプライヤがある。
【０００３】図８は、従来例におけるＣＭＯＳマルチプ
ライヤの回路構成を示す図であり、上記文献に記載され
ているものを示している。
【０００４】図８において、３つのＮチャンネル電解効
果型トランジスタ（Metal-Oxide-Semiconductor Field-
Effect Transistor、ＭＯＳＦＥＴ）（以下、ＭＯＳト
ランジスタという）Ｍ１０１、Ｍ１０３、Ｍ１０５、Ｍ
ｎ１、Ｍｎ２、Ｍｎ３、Ｍｎ４、Ｍｎ５と、８つのＰチ
ャンネルＭＯＳトランジスタＭ１０２、Ｍ１０４、Ｍ１
０６、Ｍｐ１、Ｍｐ２、Ｍｐ３、Ｍｐ４、Ｍｐ５と、２
つの定電流源１０１、１０２（電流値：Ｉ）とを備えて
いる。
【０００５】ＭＯＳトランジスタ１０１のソースはＭＯ
ＳトランジスタＭ１０２のソースと接続され、さらに接
地されている。ＭＯＳトランジスタＭ１０１ゲートは、
ＭＯＳトランジスタＭ１０３、Ｍ１０５のゲートに共通
接続されている。ＭＯＳトランジスタＭ１０１のドレイ
ンはゲートに接続され、さらに定電流源１０１を介して
電源電圧線（電圧値：ＶDD）に接続されている。ＭＯＳ
トランジスタＭ１０２のゲートは、ＭＯＳトランジスタ
Ｍ１０４、Ｍ１０６のゲートに共通接続されている。Ｍ
ＯＳトランジスタＭ１０２のドレインはゲートに接続さ
れ、さらに定電圧源１０２を介して電源電圧線（電圧
値：ＶSS）に接続されている。ＭＯＳトランジスタＭ１
０１とＭ１０２は、コンプリメンタリトランジスタ対を
構成する。
【０００６】ＭＯＳトランジスタＭ１０１は定電流源１
０１の生成する定電流Ｉによって駆動され、Ｍ１０２は
定電流源１０２の生成する定電流Ｉによって駆動され
る。
【０００７】ＭＯＳトランジスタ１０３のソースはＭＯ
ＳトランジスタＭ１０４のソースに接続され、当該ＣＭ
ＯＳマルチプライヤの第１入力端子を形成している。ド
レインは、ＭＯＳトランジスタＭｐ１のドレインに接続
されている。ＭＯＳトランジスタＭ１０４のドレインは
ＭＯＳトランジスタＭｎ１のドレインに接続されてい
る。ＭＯＳトランジスタＭ１０３とＭ１０４は、コンプ
リメンタリトランジスタ対を形成している。
【０００８】ＭＯＳトランジスタ１０５のソースはＭＯ
ＳトランジスタＭ１０６のソースに接続され、当該ＣＭ
ＯＳマルチプライヤの第２入力端子を形成している。ド
レインは、ＭＯＳトランジスタＭｐ３のドレインに接続
されている。ＭＯＳトランジスタＭ１０６のドレインは
ＭＯＳトランジスタＭｎ３のドレインに接続されてい
る。ＭＯＳトランジスタＭ１０５とＭ１０６は、コンプ
リメンタリトランジスタ対を形成している。
【０００９】ＭＯＳトランジスタＭｐ１のソースは電源
電圧線（電圧値ＶDD）に接続され、ゲートとドレインは
互いに接続されている。ゲートはさらにＭＯＳトランジ
スタＭｐ２のゲートに接続されている。ＭＯＳトランジ
スタＭｐ２のソースは、電源電圧線（電圧値ＶDD）に接
続されている。ＭＯＳトランジスタＭｐ１とＭｐ２は、
カレントミラー回路を形成している。
【００１０】ＭＯＳトランジスタＭｐ３のソースは電源
電圧線（電圧値ＶDD）に接続され、ゲートとドレインは
互いに接続されている。ゲートはさらにＭＯＳトランジ
スタＭｐ４のゲートに接続されている。ＭＯＳトランジ
スタＭｐ４のソースは、電源電圧線（電圧値ＶDD）に接
続されている。ＭＯＳトランジスタＭｐ３とＭｐ４は、
カレントミラー回路を形成している。
【００１１】ＭＯＳトランジスタＭｐ５のソースは電源
電圧線（電圧値ＶDD）に接続され、ゲートとドレインは
互いに接続されている。ゲートはさらにＭＯＳトランジ
スタＭｐ６のゲートに接続されている。ＭＯＳトランジ
スタＭｐ６のソースは、電源電圧線（電圧値ＶDD）に接
続されている。ＭＯＳトランジスタＭｐ５とＭｐ６は、
カレントミラー回路を形成している。
【００１２】ＭＯＳトランジスタＭｎ１のソースは電源
電圧線（電圧値ＶDD）に接続され、ゲートとドレインは
互いに接続されている。ゲートはさらにＭＯＳトランジ
スタＭｎ２のゲートに接続されている。ＭＯＳトランジ
スタＭｎ２のソースは、電源電圧線（電圧値ＶDD）に接
続されている。ＭＯＳトランジスタＭｎ１とＭｎ２は、
カレントミラー回路を形成している。
【００１３】ＭＯＳトランジスタＭｎ３のソースは電源
電圧線（電圧値ＶDD）に接続され、ゲートとドレインは
互いに接続されている。ゲートはさらにＭＯＳトランジ
スタＭｎ４のゲートに接続されている。ＭＯＳトランジ
スタＭｎ４のソースは、電源電圧線（電圧値ＶDD）に接
続されている。ＭＯＳトランジスタＭｎ３とＭｎ４は、
カレントミラー回路を形成している。
【００１４】ＭＯＳトランジスタＭｎ５のソースは電源
電圧線（電圧値ＶDD）に接続され、ゲートとドレインは
互いに接続されている。ゲートはさらにＭＯＳトランジ
スタＭｎ６のゲートに接続されている。ＭＯＳトランジ
スタＭｎ６のソースは、電源電圧線（電圧値ＶDD）に接
続されている。ＭＯＳトランジスタＭｎ５とＭｎ６は、
カレントミラー回路を形成している。
【００１５】ＭＯＳトランジスタＭｐ４のドレインは、
ＭＯＳトランジスタＭｎ５のドレインに接続されてい
る。ＭＯＳトランジスタＭｐ５のドレインは、ＭＯＳト
ランジスタＭｎ５のドレインに接続されている。ＭＯＳ
トランジスタＭｐ２、Ｍｐ６、Ｍｎ４、Ｍｎ６のドレイ
ンは、共通接続されてＣＭＯＳマルチプライヤの出力端
子を形成している。
【００１６】ＣＭＯＳマルチプライヤの第１入力端子に
第１入力電流（ＩIN−ＩS）が入力され、第２の入力端
子に第２入力電流（ＩIN＋ＩS）が入力される。ＭＯＳ
トランジスタＭ１０３，Ｍ１０４，Ｍ１０５，Ｍ１０６
のドレイン電流を加算した出力電流ＩOUTが出力端子か
ら出力される。
【００１７】次に、図８の従来のＣＭＯＳマルチプライ
ヤの動作について説明する。ただし、上記文献に記載さ
れた回路解析式は、コンプリメンタリトランジスタ対の
コンプリメンタリ特性が正確に保たれているとするなら
ば有効である。すなわち、ＮチャネルＭＯＳトランジス
タのトランスコンダクタンス・パラメータβNとＰチャ
ネルＭＯＳトランジスタのトランスコンダクタンス・パ
ラメータβPとが等しく（βN＝βP＝β）、且つ、Ｎチ
ャネルＭＯＳトランジスタのスレッショルド電圧ＶTH N
とＰチャネルＭＯＳトランジスタのスレッショルド電圧
ＶTHPとが等しい（ＶTH N＝ＶTHP＝ＶTH）とすれば良
い。
【００１８】素子の整合性は良いものとし、チャネル長
変調と基板効果を無視し、ＭＯＳトランジスタのドレイ
ン電流とゲート−ソース間電圧ＶGSとの関係は２乗則に
従うものとすると、飽和領域でのＭＯＳトランジスタの
ドレイン電流ＩDは、数式（１）で表される。
【００１９】
【数１】
【００２０】ここで、βはトランスコンダクタンス・パ
ラメータであり、β＝μ（ＣOX／２）（Ｗ／Ｌ）と表さ
れる。ただし、μはキャリアの実効モビリティであり、
ＣOXは単位面積当たりのゲート酸化膜容量であり、Ｗ，
Ｌはそれぞれゲート幅，ゲート長である。
【００２１】図８において、ＭＯＳトランジスタＭ１０
１、Ｍ１０２には等しい電流Ｉが流れているので、ＭＯ
ＳトランジスタＭ１０１、Ｍ１０２のゲート−ソース間
電圧ＶGS101，ＶGS102の間に、数式（２）の関係が成立
する。
【００２２】
【数２】
【００２３】また、図８において、ＭＯＳトランジスタ
Ｍ１０４のソースへの入力電流は、上記文献では（ＩIN
＋ＩS）と記載されているが、正しくは（ＩIN−ＩS）で
あるので、ＭＯＳトランジスタＭ１０３、Ｍ１０４のゲ
ート−ソース間電圧ＶGS103，ＶGS104およびドレイン電
流ＩD103，ＩD104の間に、数式（３ａ）、（３ｂ）の関
係が成立する。
【００２４】
【数３】
【００２５】同様に、ＭＯＳトランジスタＭ１０６のソ
ースへの入力電流は（ＩIN＋ＩS）であるので、ＭＯＳ
トランジスタＭ１０５、Ｍ１０６のゲート−ソース間電
圧ＶGS 105，ＶGS106およびＩD105，ＩD106の間に、数式
（４ａ）、（４ｂ）の関係が成立する。
【００２６】
【数４】
【００２７】ここで、数式（３ａ）〜数式（４ｂ）を解
くと、数式（５ａ）〜数式（５ｄ）の関係が得られる。
【００２８】
【数５】
【００２９】上記数式（５ａ）〜（５ｄ）よりドレイン
電流ＩD103、ＩD104、ＩD105、ＩD1 06が第１入力電流
（ＩIN−ＩS）または第２入力電流（ＩIN＋ＩS）の二乗
成分を含むことが分かる。これは、コンプリメンタリト
ランジスタ対１０３，１０４が二乗回路としての機能を
持つことを意味する。
【００３０】上記数式（５ａ）〜（５ｄ）より、出力電
流ＩOUTは数式（６）で表される。
【００３１】
【数６】
【００３２】このように、βN＝βP＝β、かつＶTHN＝
ＶTHP＝ＶTHの場合には、第１および第２入力電流が含
む２つの電流成分ＩINとＩSの積が得られ、４象限マル
チプライヤが実現される。
【００３３】
【発明が解決しようとする課題】上記従来のＣＭＯＳマ
ルチプライヤにおいては、次の問題がある。
【００３４】一般に、通常のプロセスでは、Ｎチャネル
ＭＯＳトランジスタのトランスコンダクタンス・パラメ
ータβNとＰチャネルＭＯＳトランジスタのトランスコ
ンダクタンス・パラメータβPとを等しくすることも、
ＮチャネルＭＯＳトランジスタのスレッショルド電圧Ｖ
THNとＰチャネルＭＯＳトランジスタのスレッショルド
電圧ＶTHPとを等しくすることも甚だ困難を伴う。すな
わち、βN≠βPであり、且つ、ＶTHN≠ＶTHPである。
【００３５】上述したように、上記従来のＣＭＯＳマル
チプライヤが線形動作するためには、ソース結合された
ＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳ
トランジスタのスレショルド電圧とトランスコンダクタ
ンス・パラメータが等しくなければならない（すなわ
ち、βN＝βP、且つ、ＶTHN＝ＶTHP）。よって、上記従
来のＣＭＯＳマルチプライヤでは、理想的な線形動作を
実現することができないという問題がある。
【００３６】同様に、従来の電流二乗回路においても、
理想的な二乗特性が得られないという問題がある。
【００３７】換言すると、理想的な線形動作を実現する
ためには、スレショルド電圧とトランスコンダクタンス
・パラメータが等しいＮチャンネルおよびＰチャンネル
ＭＯＳトランジスタを備えた理想的なコンプリメンタリ
特性を持つコンプリメンタリトランジスタ対が必要であ
るという問題がある。
【００３８】そこで、本発明の目的は、スレショルド電
圧とトランスコンダクタンス・パラメータが等しい複合
トランジスタを提供することにある。
【００３９】本発明の他の目的は、理想的なコンプリメ
ンタリ特性を持つコンプリメンタリ型複合トランジスタ
対を提供することにある。
【００４０】本発明の他の目的は、理想的なコンプリメ
ンタリ特性を持つＣＭＯＳ電流二乗回路を提供すること
にある。
【００４１】本発明のさらに他の目的は、理想的な乗算
特性を持つＣＭＯＳマルチプライヤを提供することにあ
る。
【００４２】
【課題を解決するための手段】
（１） 本発明の複合トランジスタは、第１導電型の第
１ＭＯＳＦＥＴと、前記第１導電型とは逆の極性を持つ
第２導電型の第２ＭＯＳＦＥＴとを備えて構成され、全
体として前記第１導電型の一つのＭＯＳＦＥＴとして動
作する複合トランジスタであって、前記第１および第２
のＭＯＳＦＥＴのソースが互いに接続されており、前記
第１ＭＯＳＦＥＴのゲートおよびドレインが当該複合ト
ランジスタのゲートおよびドレインをそれぞれ形成し、
且つ前記第２ＭＯＳＦＥＴのゲートとドレインが互いに
接続されて当該複合トランジスタのソースを形成してい
ることを特徴とする。
【００４３】（２） 本発明の複合トランジスタでは、
第１導電型を持つ第１ＭＯＳＦＥＴと第２導電型を持つ
第２ＭＯＳＦＥＴとを含んでおり、第１および第２のＭ
ＯＳＦＥＴのソースのそれぞれが互いに接続され、第２
ＭＯＳＦＥＴのゲートとドレインが互いに接続されて構
成されている。
【００４４】複合トランジスタの持つスレッショルド電
圧値は、第１ＭＯＳＦＥＴの持つスレッショルド電圧値
と第２ＭＯＳＦＥＴの持つスレッショルド電圧値の和と
等しい。同時に、複合トランジスタの持つトランスコン
ダクタンス・パラメータ値は、第１ＭＯＳＦＥＴの持つ
トランスコンダクタンス・パラメータ値と第２ＭＯＳＦ
ＥＴの持つトランスコンダクタンス・パラメータ値とが
均衡する形態で含んでいる。
【００４５】第１ＭＯＳＦＥＴがＰチャネルＭＯＳＦＥ
Ｔであり、第２ＭＯＳＦＥＴがＮチャネルＭＯＳＦＥＴ
である場合、複合トランジスタはＰチャネルＭＯＳＦＥ
Ｔとして動作する。他方、第１ＭＯＳＦＥＴがＮチャネ
ルＭＯＳＦＥＴであり、第２ＭＯＳＦＥＴがＰチャネル
ＭＯＳＦＥＴである場合、複合トランジスタはＮチャネ
ルＭＯＳＦＥＴとして動作する。
【００４６】よって、複合トランジスタがＰチャネルＭ
ＯＳＦＥＴとして動作する場合のスレッショルド電圧値
とＮチャネルＭＯＳＦＥＴとして動作する場合のスレッ
ショルド電圧値は等しくなる。同時に、複合トランジス
タがＰチャネルＭＯＳＦＥＴとして動作する場合のトラ
ンスコンダクタンス・パラメータ値とＮチャネルＭＯＳ
ＦＥＴとして動作する場合のトランスコンダクタンス・
パラメータ値は、等しくなる。
【００４７】すなわち、トランスコンダクタンス・パラ
メータとスレッショルド電圧がともに等しいＰチャネル
またはＮチャネルのＭＯＳＦＥＴとして動作する。
【００４８】（３） 本発明のコンプリメンタリ複合ト
ランジスタ対は、第１導電型の第１ＭＯＳＦＥＴと、前
記第１導電型とは逆の極性を持つ第２導電型の第２ＭＯ
ＳＦＥＴと、前記第１導電型の第３ＭＯＳＦＥＴと、前
記第２導電型の第４ＭＯＳＦＥＴとを備えて構成され、
全体として一対のコンプリメンタリ型トランジスタ対と
して動作するコンプリメンタリ型複合トランジスタ対で
あって、前記第１および第２のＭＯＳＦＥＴのソースは
互いに接続されていると共に、前記第１ＭＯＳＦＥＴの
ゲートおよびドレインが当該複合トランジスタ対の第１
ゲートおよび第１ドレインをそれぞれ形成し、前記第３
および第４のＭＯＳＦＥＴのソースは互いに接続されて
いると共に、前記第４ＭＯＳＦＥＴのゲートおよびドレ
インが当該複合トランジスタ対の第２ゲートおよび第２
ドレインをそれぞれ形成し、前記第２ＭＯＳＦＥＴのゲ
ートおよびドレインと前記第３ＭＯＳＦＥＴのゲートお
よびドレインとが共通に接続されて当該複合トランジス
タ対の共通ソースを形成していることを特徴とする。
【００４９】（４）本発明のコンプリメンタリ複合トラ
ンジスタ対では、第１導電型を持つＭＯＳＦＥＴとして
動作する第１複合トランジスタと第２導電型を持つＭＯ
ＳＦＥＴとして動作する第２複合トランジスタとを含ん
で構成される。
【００５０】よって、（１）で述べたのと同じ理由によ
り、第１および第２の複合トランジスタのトランスコン
ダクタンス・パラメータおよびスレショルド電圧は互い
に等しくなるので、理想的なコンプリメンタリ特性が得
られる。
【００５１】（５） 本発明の第１の電流二乗回路は、
上記（３）の構成を持つ第１コンプリメンタリ型複合ト
ランジスタ対と、カレントミラー回路と、電流加算器と
を備えてなる電流二乗回路であって、前記コンプリメン
タリ型複合トランジスタ対の第１ゲートおよび第２ゲー
トに第１および第２の定電圧がそれぞれ印加され、前記
コンプリメンタリ型複合トランジスタ対の共通ソースに
入力電流が供給され、前記コンプリメンタリ型複合トラ
ンジスタ対の第１ドレインは前記電流加算器の第１入力
端子に接続され、前記コンプリメンタリ型複合トランジ
スタ対の第２ドレインは前記カレントミラー回路の入力
端子に接続され、前記カレントミラー回路の出力端子は
前記電流加算器の第２入力端子に接続され、前記入力電
流に対して二乗特性を持つ当該電流二乗回路の出力電流
は、前記加算器の出力端子から取り出されることを特徴
とする。
【００５２】（６）本発明の第１の電流二乗回路では、
第１導電型を持つ第１複合トランジスタと第２導電型を
持つ第２複合トランジスタを含んで構成されるコンプリ
メンタリ型複合トランジスタ対を備えている。そのコン
プリメンタリ型複合トランジスタ対の共通ソースに入力
電流を入力すると、第１および第２の複合トランジスタ
には入力電流の二乗成分を含む電流が流れる。これらの
電流は加算器で加算されるので、入力電流に対して二乗
特性を持つ電流が得られる。
【００５３】この際、（１）で述べたと同じ理由によ
り、第１および第２の複合トランジスタのトランスコン
ダクタンス・パラメータおよびスレショルド電圧は互い
に等しくできるので、コンプリメンタリ複合トランジス
タ対が理想的なコンプリメンタリ特性を持つ。この結
果、理想的なコンプリメンタリ特性を持つＣＭＯＳ電流
二乗回路が得られる。
【００５４】（７） 本発明の第１の二乗回路の好まし
い例では、前記第１および第２の定電圧を供給するバイ
アス回路として、上記（３）の構成を持つ第２コンプリ
メンタリ型複合トランジスタ対と、その第２コンプリメ
ンタリ型複合トランジスタ対に定電流を供給するための
少なくとも一つの定電流源とをさらに備えており、前記
第２コンプリメンタリ型複合トランジスタ対の第１ゲー
トおよび第２ゲートは前記第１コンプリメンタリ型複合
トランジスタ対の第１ゲートおよび第２ゲートにそれぞ
れ接続される。
【００５５】（８） 本発明の第２の電流二乗回路は、
上記（１）に記載の複合トランジスタを形成する導電型
の異なる第１および第２のＭＯＳＦＥＴと、互いに導電
型が異なり且つダイオード接続された第３および第４の
ＭＯＳＦＥＴをカスコード接続してなる第１ＭＯＳダイ
オード対と、前記第３および第４のＭＯＳＦＥＴのいず
れか一方と共にカレントミラー回路を形成する第５ＭＯ
ＳＦＥＴと、電流加算器とを備え、前記複合トランジス
タのソースまたはドレインのいずれか一方は前記電流加
算器の第１入力端子に接続され、且つ前記複合トランジ
スタのソースまたはドレインの他方は前記第１ＭＯＳダ
イオード対の一端にカスコード接続され、前記複合トラ
ンジスタのゲートには定電圧が印加され、前記カレント
ミラー回路の出力端子は前記電流加算器の第２入力端子
に接続され、前記複合トランジスタと前記第１ＭＯＳダ
イオード対の接続点に入力電流が供給され、前記入力電
流に対して二乗特性を持つ当該電流二乗回路の出力電流
は、前記加算器の出力端子から取り出されることを特徴
とする。
【００５６】（９） 本発明の第２の電流二乗回路で
は、複合トランジスタにカスコード接続された第１ＭＯ
Ｓダイオード対を含んでいる。複合トランジスタと第１
ＭＯＳダイオード対の接続点に入力電流を供給すると、
その複合トランジスタと第１ダイオード対には、入力電
流の二乗成分を含む電流がそれぞれ流れる。これら二つ
の電流を加算すると、入力電流に対して二乗特性を持つ
電流が得られる。
【００５７】第１ダイオード対を構成する第３および第
４のＭＯＳＦＥＴは、１つの複合ダイオードとして考え
ることができる。この複合ダイオードと複合トランジス
タのトランスコンダクタンス・パラメータおよびスレシ
ョルド電圧は、互いに等しくできるので、理想的なコン
プリメンタリ特性を持つＣＭＯＳ電流二乗回路が得られ
る。
【００５８】本発明の第２の電流二乗回路は、本発明の
第１の電流二乗回路よりも低電圧で動作するという利点
がある。
【００５９】（１０） 本発明の第２の電流二乗回路の
好ましい例では、前記定電圧を供給するバイアス回路を
さらに備えており、そのバイアス回路は、請求項１に記
載の複合トランジスタを形成する導電型の異なる第６お
よび第７のＭＯＳＦＥＴと、互いに導電型が異なり且つ
ダイオード接続された第８および第９のＭＯＳＦＥＴを
カスコード接続してなる第２ＭＯＳダイオード対と、前
記複合トランジスタと前記第２ＭＯＳダイオード対に定
電流を供給するための少なくとも一つの定電流源とを備
えており、前記複合トランジスタのゲートは前記複合ト
ランジスタのゲートに接続されている。
【００６０】（１１） 本発明の第３の電流二乗回路
は、上記（３）の構成を持つ第１および第２のコンプリ
メンタリ型複合トランジスタ対を備えてなる電流二乗回
路であって、前記第１および第２のコンプリメンタリ型
複合トランジスタ対の第１ドレインは互いに接続されて
当該電流二乗回路の出力端子を形成し、前記第１および
第２のコンプリメンタリ型複合トランジスタ対の第２ド
レインは互いに接続され、前記第１および第２のコンプ
リメンタリ型複合トランジスタ対の第１ゲートには第１
定電圧が共通に印加され、前記第１および第２のコンプ
リメンタリ型複合トランジスタ対の第２ゲートには第２
定電圧が共通に印加され、前記第２コンプリメンタリ型
複合トランジスタ対の共通ソースに入力電流が供給さ
れ、前記入力電流に対して二乗特性を持つ当該電流二乗
回路の出力電流は、前記出力端子から取り出されること
を特徴とする。
【００６１】（１２） 本発明の第３の電流二乗回路で
は、本発明の第１の電流二乗回路においてカレントミラ
ー回路に代えてコンプリメンタリ型複合トランジスタ対
が設けられている。このため、本発明の第１の電流二乗
回路におけると同様の理由により、理想的なコンプリメ
ンタリ特性を持つＣＭＯＳ電流二乗回路が得られる。
【００６２】（１３） 本発明の第３の電流二乗回路の
好ましい例では、前記第１および第２の定電圧を供給す
るバイアス回路として、請求項３の構成を持つ第３コン
プリメンタリ型複合トランジスタ対と、その第３コンプ
リメンタリ型複合トランジスタ対に定電流を供給するた
めの少なくとも一つの定電流源とをさらに備え、前記第
３コンプリメンタリ型複合トランジスタ対の第１ゲート
および第２ゲートは、前記第１コンプリメンタリ型複合
トランジスタ対の第１ゲートおよび第２ゲートにそれぞ
れ接続される。
【００６３】（１４） 本発明の第４の電流二乗回路
は、上記（３）の構成を持つ第１コンプリメンタリ型複
合トランジスタ対と、第１定電流源とを備えてなる電流
二乗回路であって、前記第１コンプリメンタリ型複合ト
ランジスタ対の第１ドレインは前記第１定電流源の一方
の端子に接続されて当該電流二乗回路の出力端子を形成
し、前記第１コンプリメンタリ型複合トランジスタ対の
第２ドレインは前記第１定電流源の他方の端子に接続さ
れ、前記第１コンプリメンタリ型複合トランジスタ対の
第１および第２のゲートには第１および第２の定電圧が
それぞれ印加され、前記第１コンプリメンタリ型複合ト
ランジスタ対の共通ソースに入力電流が供給され、前記
入力電流に対して二乗特性を持つ当該電流二乗回路の出
力電流は、前記出力端子から取り出されることを特徴と
する。
【００６４】（１５） 本発明の第４の電流二乗回路で
は、本発明の第３の電流二乗回路において、一方のコン
プリメンタリ型複合トランジスタ対に代えて定電流源が
設けられている。このため、本発明の第３の電流二乗回
路におけると同様の理由により、理想的なコンプリメン
タリ特性を持つＣＭＯＳ電流二乗回路が得られる。
【００６５】（１６） 本発明の第４の電流二乗回路の
好ましい例では、前記第１および第２の定電圧を供給す
るバイアス回路として、上記（３）の構成を持つ第２コ
ンプリメンタリ型複合トランジスタ対と、その第２コン
プリメンタリ型複合トランジスタ対に定電流を供給する
ための少なくとも一つの定電流源とをさらに備え、前記
第２コンプリメンタリ型複合トランジスタ対の第１ゲー
トおよび第２ゲートは、前記第１コンプリメンタリ型複
合トランジスタ対の第１ゲートおよび第２ゲートにそれ
ぞれ接続される。
【００６６】（１７） 本発明の第１のマルチプライヤ
は、上記（３）の構成を持つ第１および第２のコンプリ
メンタリ型複合トランジスタ対と、第１および第２のカ
レントミラー回路と、第１および第２の電流加算器と、
電流減算器とを備えてなるマルチプライヤであって、前
記第１および第２のコンプリメンタリ型複合トランジス
タ対の第１ゲートに第１定電圧が共通に印加され、前記
第１および第２のコンプリメンタリ型複合トランジスタ
対の第２ゲートに第２定電圧が共通に印加され、前記第
１および第２のコンプリメンタリ型複合トランジスタ対
の共通ソースに第１および第２の入力電流がそれぞれ供
給され、前記第１および第２のコンプリメンタリ型複合
トランジスタ対の第１ドレインは前記第１および第２の
電流加算器の第１入力端子にそれぞれ接続され、前記第
１および第２のコンプリメンタリ型複合トランジスタ対
の第２ドレインは前記第１および第２のカレントミラー
回路の入力端子にそれぞれ接続され、前記第１および第
２のカレントミラー回路の出力端子は前記第１および第
２の電流加算器の第２入力端子にそれぞれ接続され、前
記第１入力電流に対して二乗特性を持つ第１出力電流
は、前記第１電流加算器の出力端子から取り出され、前
記第２入力電流に対して二乗特性を持つ第２出力電流
は、前記第２電流加算器の出力端子から取り出され、前
記電流減算器は前記第１および第２の出力電流の間で減
算を行って当該マルチプライヤの出力電流を出力するこ
とを特徴とする。
【００６７】（１８） 本発明の第１のマルチプライヤ
では、本発明の第１の電流二乗回路を二つ組み合わせ、
それら電流二乗回路の出力電流の間で減算を行ってい
る。よって、理想的な乗算特性を持つＣＭＯＳマルチプ
ライヤが得られる。
【００６８】（１９） 本発明の第２のマルチプライヤ
の好ましい例では、前記第１および第２の定電圧を供給
するバイアス回路として、請求項３の構成を持つ第３コ
ンプリメンタリ型複合トランジスタ対と、その第３コン
プリメンタリ型複合トランジスタ対に定電流を供給する
ための少なくとも一つの定電流源とをさらに備え、前記
第３コンプリメンタリ型複合トランジスタ対の第１ゲー
トは、前記第１および第２のコンプリメンタリ型複合ト
ランジスタ対の第１ゲートに共通に接続され、前記第３
コンプリメンタリ型複合トランジスタ対の第２ゲート
は、前記第１および第２のコンプリメンタリ型複合トラ
ンジスタ対の第２ゲートに共通に接続される。
【００６９】（２０） 本発明の第２のマルチプライヤ
は、上記（１）に記載の構成を持つ第１複合トランジス
タを形成する導電型の異なる第１および第２のＭＯＳＦ
ＥＴと、互いに導電型が異なり且つダイオード接続され
た第３および第４のＭＯＳＦＥＴをカスコード接続して
なる第１ＭＯＳダイオード対と、前記第３および第４の
ＭＯＳＦＥＴのいずれか一方と共に第１カレントミラー
回路を形成する第５ＭＯＳＦＥＴと第１電流加算器と、
請求項１に記載の構成を持つ第２複合トランジスタを形
成する導電型の異なる第６および第７のＭＯＳＦＥＴ
と、互いに導電型が異なり且つダイオード接続された第
８および第９のＭＯＳＦＥＴをカスコード接続してなる
第２ＭＯＳダイオード対と、前記第８および第９のＭＯ
ＳＦＥＴのいずれか一方と共に第２カレントミラー回路
を形成する第１０ＭＯＳＦＥＴと、第２電流加算器と、
電流減算器とを備え、前記第１複合トランジスタのソー
スまたはドレインのいずれか一方は前記第１電流加算器
の第１入力端子に接続され、且つ前記第１複合トランジ
スタのソースまたはドレインの他方は前記第１ＭＯＳダ
イオード対の一端にカスコード接続され、前記第１複合
トランジスタのゲートには定電圧が印加され、前記第１
カレントミラー回路の出力端子は前記第１電流加算器の
第２入力端子に接続され、前記第２複合トランジスタと
前記第１ＭＯＳダイオード対の接続点に第１入力電流が
供給され、前記第１入力電流に対して二乗特性を持つ第
１出力電流は、前記第１加算器の出力端子から取り出さ
れ、前記第２複合トランジスタのソースまたはドレイン
のいずれか一方は前記第２電流加算器の第１入力端子に
接続され、且つ前記第２複合トランジスタのソースまた
はドレインの他方は前記第２ＭＯＳダイオード対の一端
にカスコード接続され、前記第２複合トランジスタのゲ
ートには前記定電圧が印加され、前記第２カレントミラ
ー回路の出力端子は前記第２電流加算器の第２入力端子
に接続され、前記第２複合トランジスタと前記第２ＭＯ
Ｓダイオード対の接続点に第２入力電流が供給され、前
記第２入力電流に対して二乗特性を持つ第２出力電流
は、前記第２加算器の出力端子から取り出され、前記電
流減算器は、前記第１および第２の出力電流の間で減算
を行って当該マルチプライヤの出力電流を出力すること
を特徴とする。
【００７０】（２１） 本発明の第２のマルチプライヤ
では、本発明の第２の電流二乗回路を二つ組み合わせ、
それら電流二乗回路の出力電流の間で減算を行ってい
る。よって、理想的な乗算特性を持つＣＭＯＳマルチプ
ライヤが得られる。
【００７１】（２２） 本発明の第２のマルチプライヤ
の好ましい例では、前記定電圧を供給するバイアス回路
をさらに備えており、そのバイアス回路は、上記（１）
に記載の構成を持つ第３複合トランジスタを形成する導
電型の異なる第１１および第１２のＭＯＳＦＥＴと、互
いに導電型が異なり且つダイオード接続された第１３お
よび第１４のＭＯＳＦＥＴをカスコード接続してなる第
３ＭＯＳダイオード対と、前記第３複合トランジスタと
前記第３ＭＯＳダイオード対に定電流を供給するための
少なくとも一つの定電流源とを備えており、前記第３複
合トランジスタのゲートは前記第１および第２の複合ト
ランジスタのゲートに共通に接続される。
【００７２】（２３） 本発明の第３のマルチプライヤ
は、上記（３）の構成を持つ第１および第２のコンプリ
メンタリ型複合トランジスタ対を備えてなる第１電流二
乗回路と、上記（３）の構成を持つ第４および第４のコ
ンプリメンタリ型複合トランジスタ対を備えてなる第２
電流二乗回路と、電流減算器とを備えてなり、第１およ
び第２の入力電流を乗算するマルチプライヤであって、
前記第１電流二乗回路では、前記第１および第２のコン
プリメンタリ型複合トランジスタ対の第１ドレインは互
いに接続されて当該第１電流二乗回路の出力端子を形成
し、前記第１および第２のコンプリメンタリ型複合トラ
ンジスタ対の第２ドレインは互いに接続され、前記第１
および第２のコンプリメンタリ型複合トランジスタ対の
第１ゲートには第１定電圧が共通に印加され、前記第１
および第２のコンプリメンタリ型複合トランジスタ対の
第２ゲートには第２定電圧が共通に印加され、前記第２
コンプリメンタリ型複合トランジスタ対の共通ソースに
前記第１および第２の入力電流の和電流が供給され、前
記第１および第２の入力電流の和電流に対して二乗特性
を持つ当該第１電流二乗回路の出力電流は、前記電流減
算器の第１入力端子に印加され、前記第２電流二乗回路
では、前記第３および第４のコンプリメンタリ型複合ト
ランジスタ対の第１ドレインは互いに接続されて当該第
２電流二乗回路の出力端子を形成し、前記第３および第
４のコンプリメンタリ型複合トランジスタ対の第２ドレ
インは互いに接続され、前記第３および第４のコンプリ
メンタリ型複合トランジスタ対の第１ゲートには前記第
１定電圧が共通に印加され、前記第３および第４のコン
プリメンタリ型複合トランジスタ対の第２ゲートには前
記第２定電圧が共通に印加され、前記第３および第４の
コンプリメンタリ型複合トランジスタ対の共通ソースに
前記第１および第２の入力電流がそれぞれ供給され、前
記第１入力電流と前記第２入力電流の差に対して二乗特
性を持つ当該第２電流二乗回路の出力電流は、前記電流
減算器の第２入力端子に印加され、前記第１および第２
の入力電流の積に対応する当該マルチプライヤの出力電
流は前記電流減算器の出力端子から取り出されることを
特徴とする。
【００７３】（２４） 本発明の第３のマルチプライヤ
では、本発明の第３の電流二乗回路を二つ組み合わせ、
それら電流二乗回路の出力電流の間で減算を行ってい
る。よって、理想的な乗算特性を持つＣＭＯＳマルチプ
ライヤが得られる。
【００７４】（２５） 本発明の第３のマルチプライヤ
の好ましい例では、前記第１および第２の定電圧を供給
するバイアス回路として、上記（３）の構成を持つ第５
コンプリメンタリ型複合トランジスタ対と、その第５コ
ンプリメンタリ型複合トランジスタ対に定電流を供給す
るための少なくとも一つの定電流源とをさらに備えてお
り、前記第５コンプリメンタリ型複合トランジスタ対の
第１ゲートは、前記第１、第２、第３および第４のコン
プリメンタリ型複合トランジスタ対の第１ゲートに共通
に接続され、前記第５コンプリメンタリ型複合トランジ
スタ対の第２ゲートは、前記第１、第２、第３および第
４のコンプリメンタリ型複合トランジスタ対の第２ゲー
トに共通に接続されている。
【００７５】（２６） 本発明の第４のマルチプライヤ
は、上記（３）の構成を持つ第１、第２および第３のコ
ンプリメンタリ型複合トランジスタ対と、第１定電流源
と、電流減算器とを備えてなり、第１および第２の入力
電流を乗算するマルチプライヤであって、前記第１コン
プリメンタリ型複合トランジスタ対の第１ドレインと前
記第１定電流源の一方の端子は、前記電流減算器の第１
入力端子に共通に接続され、前記第１コンプリメンタリ
型複合トランジスタ対の第２ドレインと前記第１定電流
源の他方の端子は互いに接続され、前記第２および第３
のコンプリメンタリ型複合トランジスタ対の第１ドレイ
ンは、前記電流減算器の第２入力端子に共通に接続さ
れ、前記第２および第３のコンプリメンタリ型複合トラ
ンジスタ対の第２ドレインは互いに接続され、前記第
１、第２および第３のコンプリメンタリ型複合トランジ
スタ対の第１ゲートには第１定電圧がそれぞれ印加さ
れ、前記第１、第２および第３のコンプリメンタリ型複
合トランジスタ対の第２ゲートには第２の定電圧がそれ
ぞれ印加され、前記第１コンプリメンタリ型複合トラン
ジスタ対の共通ソースに前記第１および第２の入力電流
の和電流が供給され、前記第２および第３のコンプリメ
ンタリ型複合トランジスタ対の共通ソースに前記第１お
よび第２の入力電流がそれぞれ供給され、前記第１およ
び第２の入力電流の積に対応する当該マルチプライヤの
出力電流は前記電流減算器の出力端子から取り出される
ことを特徴とする。
【００７６】（２７） 本発明の第４のマルチプライヤ
は、本発明の第３のマルチプライヤにおいて、一つのコ
ンプリメンタリ型複合トランジスタ対を定電流源に置き
換えたものに相当する。よって、理想的な乗算特性を持
つＣＭＯＳマルチプライヤが得られる。
【００７７】（２８） 本発明の第４のマルチプライヤ
の好ましい例では、前記第１および第２の定電圧を供給
するバイアス回路として、請求項３の構成を持つ第４コ
ンプリメンタリ型複合トランジスタ対と、その第４コン
プリメンタリ型複合トランジスタ対に定電流を供給する
ための少なくとも一つの定電流源とをさらに備えてお
り、前記第４コンプリメンタリ型複合トランジスタ対の
第１ゲートは、前記第１、第２および第３のコンプリメ
ンタリ型複合トランジスタ対の第１ゲートにそれぞれ接
続され、前記第４コンプリメンタリ型複合トランジスタ
対の第２ゲートは、前記第１、第２および第３のコンプ
リメンタリ型複合トランジスタ対の第２ゲートにそれぞ
れ接続されている。
【００７８】
【発明の実施の形態】
（第１の実施形態）図１は、本発明の第１実施形態の複
合トランジスタの回路構成を示す。図１（ａ）はＮチャ
ネル複合トランジスタを示し、図１（ｂ）はＰチャネル
複合トランジスタを示す。
【００７９】図１（ａ）の複合トランジスタ１は、Ｎチ
ャンネルＭＯＳトランジスタＭａとＰチャンネルＭＯＳ
トランジスタＭｂとを備えている。ＭＯＳトランジスタ
ＭａのソースはＭＯＳトランジスタＭｂのソースと接続
されている。ＭＯＳトランジスタＭｂのゲートとドレイ
ンは互いに接続され、さらに複合トランジスタ１の入力
端子（すなわち、ソース端子）ＳNを形成している。Ｍ
ＯＳトランジスタＭａのゲートとドレインは、複合トラ
ンジスタ１の制御端子（すなわち、ゲート端子）ＧNと
出力端子（すまわち、ドレイン端子）ＤNを形成してい
る。
【００８０】この複合トランジスタ１において、等価的
スレッショルド電圧ＶTHは、数式（７）に示すように、
Ｎチャネルトランジスタのスレッショルド電圧ＶTHNと
Ｐチャネルトランジスタのスレッショルド電圧ＶTHPと
の和となる。
【００８１】
【数７】
【００８２】複合トランジスタ１のドレイン電流ＩDお
よび等価的トランスコンダクタンス・パラメータβの関
係は、数式（８）で表される。
【００８３】
【数８】
【００８４】ここで、Ｎチャネルトランジスタのトラン
スコンダクタンス・パラメータをβNとし、Ｐチャネル
トランジスタのトランスコンダクタンス・パラメータを
βPとすると、数式（８）は数式（９）のように表され
る。
【００８５】
【数９】
【００８６】また、ゲート−ソース間電圧ＶGSは、数式
（１０）で表される。
【００８７】
【数１０】
【００８８】上記数式（７）〜数式（１０）を解くと、
数式（１１）が得られる。
【００８９】
【数１１】
【００９０】上記数式（１１）は、複合トランジスタ１
の等価コンダクタンス・パラメータβとＭＯＳトランジ
スタＭａ、Ｍｂのトランスコンダクタンス・パラメータ
βN、βPの関係を示している。
【００９１】図１（ｂ）の複合トランジスタ２は、Ｎチ
ャンネルＭＯＳトランジスタＭｃとＰチャンネルＭＯＳ
トランジスタＭｄとを備えている。ＭＯＳトランジスタ
ＭｃのソースはＭＯＳトランジスタＭｄのソースと接続
されている。ＭＯＳトランジスタＭｃのゲートとドレイ
ンは互いに接続され、さらに複合トランジスタ２の入力
端子（すなわち、ソース端子）ＳNを形成している。Ｍ
ＯＳトランジスタＭｄのゲートとドレインは、複合トラ
ンジスタ２の制御端子（すなわち、ゲート端子）ＧPと
出力端子（すなわち、ドレイン端子）ＤPを形成してい
る。
【００９２】複合トランジスタ２においても、上記数式
（１１）が成立する。したがって、複合トランジスタ１
と複合トランジスタ２のトランスコンダクタンス・パラ
メータとは等しくなる。
【００９３】（第２実施形態）図２は、本発明の第２実
施形態のコンプリメンタリ複合トランジスタ対を示す。
【００９４】図２のコンプリメンタリ複合トランジスタ
対３は、図１のＮチャネル複合トランジスタ１のソース
端子ＳNとＰチャネル複合トランジスタ２のソース端子
ＳPとを接続したものである。コンプリメンタリ複合ト
ランジスタ対３は、理想的なコンプリメンタリ・トラン
ジスタ対として動作する。こうして得られる理想的なコ
ンプリメンタリ複合トランジスタ対３は利用価値が高
い。
【００９５】（第３実施形態）次に図２のコンプリメン
タリ複合トランジスタ対３を応用した一例として、電流
二乗回路を備えたＣＭＯＳマルチプライヤについて説明
する。
【００９６】図３は、本発明の第３実施形態のＣＭＯＳ
マルチプライヤを示す 図３のマルチプライヤは、バイアス回路５と第１および
第２の電流二乗回路６，７と電流減算器８により構成さ
れる。
【００９７】バイアス回路５は、ＮチャネルＭＯＳトラ
ンジスタＭ１，Ｍ３と、ＰチャネルＭＯＳトランジスタ
Ｍ２，Ｍ４と電流源１１，１２（電流値：Ｉ）とを備え
ている。
【００９８】ＭＯＳトランジスタＭ１のソースはＭＯＳ
トランジスタＭ２のソースに接続され、ドレインとゲー
トは互いに接続されれている。ドレインは、さらに定電
流源１１を介して電源電圧ＶDDの電源線に接続されてい
る。ＭＯＳトランジスタＭ２のドレインとゲートは互い
に接続されている。ＭＯＳトランジスタＭ１とＭ２は、
Ｎチャネル複合トランジスタを形成する。
【００９９】ＭＯＳトランジスタＭ３のドレインとゲー
トは互いに接続され、ソースはＭＯＳトランジスタＭ４
のソースに接続されている。ＭＯＳトランジスタＭ４の
ドレインとゲートは互いに接続され、ドレインはさらに
定電流源１２を介して接地されている。ＭＯＳトランジ
スタＭ３とＭ４は、Ｐチャネル複合トランジスタを形成
する。
【０１００】さらに、ＭＯＳトランジスタＭ２、Ｍ３の
ドレインが互いに接続されて、ＭＯＳトランジスタＭ
１，Ｍ２，Ｍ３，Ｍ４はコンプリメンタリ複合トランジ
スタ対を形成する。
【０１０１】ＭＯＳトランジスタＭ１、Ｍ２は定電流源
１１の生成する定電流Ｉによって駆動され、ＭＯＳトラ
ンジスタＭ３、Ｍ４は定電流源１２の生成する定電流Ｉ
によって駆動される。ＭＯＳトランジスタＭ１のゲート
にバイアス電圧ＶB1が生成され、ＭＯＳトランジスタＭ
４のゲートにバイアス電圧ＶB2が生成される。
【０１０２】他方、第１電流二乗回路６は、Ｎチャネル
ＭＯＳトランジスタＭ５，Ｍ７，Ｍ１３，Ｍ１４と、Ｐ
チャネルＭＯＳトランジスタＭ６，Ｍ８と電流加算器１
３とを備えている。
【０１０３】ＭＯＳトランジスタＭ５のソースはＭＯＳ
トランジスタＭ６のソースに接続され、ドレインは、さ
らに電流加算器１３の一方の入力端子に接続されてい
る。ＭＯＳトランジスタＭ１のゲートに接続されたＭＯ
ＳトランジスタＭ５のゲートには、バイアス電圧ＶB1が
印加される。ＭＯＳトランジスタＭ６のドレインとゲー
トは互いに接続されている。ＭＯＳトランジスタＭ５と
Ｍ６は、Ｎチャネル複合トランジスタを形成する。
【０１０４】ＭＯＳトランジスタＭ７のドレインとゲー
トは互いに接続され、ソースはＭＯＳトランジスタＭ８
のソースに接続されている。ＭＯＳトランジスタＭ８の
ドレインは、ＭＯＳトランジスタＭ１３のソースに接続
されている。ＭＯＳトランジスタＭ４のゲートに接続さ
れたＭＯＳトランジスタＭ８のゲートには、バイアス電
圧ＶB2が印加される。ＭＯＳトランジスタＭ７とＭ８
は、Ｐチャネル複合トランジスタを形成する。
【０１０５】ＭＯＳトランジスタＭ６，Ｍ７のドレイン
が互いに接続されて、ＭＯＳトランジスタＭ５，Ｍ６，
Ｍ７，Ｍ８はコンプリメンタリ複合トランジスタ対を形
成する。ＭＯＳトランジスタＭ６，Ｍ７の共通接続され
たドレインは、第１電流二乗回路６の入力端子を形成す
る。この入力端子には、第１入力電流（ＩIN−ＩS）が
入力される。
【０１０６】ＭＯＳトランジスタＭ１３のドレインとゲ
ートは互いに接続され、ゲートはさらにＭＯＳトランジ
スタＭ１４のゲートに接続され、ソースは接地されてい
る。ＭＯＳトランジスタＭ１４のドレインは電流加算器
１３の他方の入力端子に接続され、ソースは接地されて
いる。ＭＯＳトランジスタＭ１３とＭ１４は、カレント
ミラー回路１５を形成する。
【０１０７】電流加算器１３の出力端子は、電流減算器
８の一方の入力端子に接続されている。
【０１０８】また、第２電流二乗回路７は、Ｎチャネル
ＭＯＳトランジスタＭ９，Ｍ１１と、ＰチャネルＭＯＳ
トランジスタＭ１０，Ｍ１２，Ｍ１５，Ｍ１６と電流加
算器１４とを備えている。
【０１０９】ＭＯＳトランジスタＭ９のソースはＭＯＳ
トランジスタＭ１０のソースに接続され、ドレインは、
さらに電流加算器１４の一方の入力端子に接続されてい
る。ＭＯＳトランジスタＭ１のゲートに接続されたＭＯ
ＳトランジスタＭ９のゲートには、バイアス電圧ＶB1が
印加される。ＭＯＳトランジスタＭ１０のドレインとゲ
ートは互いに接続されている。ＭＯＳトランジスタＭ９
とＭ１０は、Ｎチャネル複合トランジスタを形成する。
【０１１０】ＭＯＳトランジスタＭ１１のドレインとゲ
ートは互いに接続され、ソースはＭＯＳトランジスタＭ
１２のソースに接続されている。ＭＯＳトランジスタＭ
１２のドレインは、ＭＯＳトランジスタＭ１５のソース
に接続されている。ＭＯＳトランジスタＭ４のゲートに
接続されたＭＯＳトランジスタＭ１２のゲートには、バ
イアス電圧ＶB2が印加される。ＭＯＳトランジスタＭ１
１とＭ１２は、Ｐチャネル複合トランジスタを形成す
る。
【０１１１】ＭＯＳトランジスタＭ１０，Ｍ１１のドレ
インが互いに接続されて、ＭＯＳトランジスタＭ９，Ｍ
１０，Ｍ１１，Ｍ１２はコンプリメンタリ複合トランジ
スタ対を形成する。ＭＯＳトランジスタＭ１０，Ｍ１１
の共通接続されたドレインは、第２電流二乗回路７の入
力端子を形成する。この入力端子には、第２入力電流
（ＩIN＋ＩS）が入力される。
【０１１２】ＭＯＳトランジスタＭ１５のドレインとゲ
ートは互いに接続され、ゲートはさらにＭＯＳトランジ
スタＭ１６のゲートに接続され、ソースは接地されてい
る。ＭＯＳトランジスタＭ１４のドレインは電流加算器
１４の他方の入力端子に接続され、ソースは接地されて
いる。ＭＯＳトランジスタＭ１５とＭ１６は、カレント
ミラー回路１６を形成する。
【０１１３】電流加算器１４の出力端子は、電流減算器
８の他方の入力端子に接続されている。
【０１１４】電流加算器１４の一方の入力端子にはＭＯ
ＳトランジスタＭ９のドレイン電流ＩD9が入力され、他
方の入力端子にはＭＯＳトランジスタＭ１６のドレイン
電流ＩD16が入力される。電流加算器１４の出力端子
は、電流減算器８の他方の入力端子に接続されている。
電流ＩD9とＩD16の加算電流Ｉ2がその出力端子から出力
される。
【０１１５】電流減算器８は、入力電流Ｉ1とＩ2を減算
して出力電流ＩOUTを出力する。
【０１１６】次に、図３のマルチプライヤの動作につい
て説明する。
【０１１７】図３のマルチプライヤにおいては、Ｎチャ
ネルトランジスタのトランスコンダクタンス・パラメー
タβNとＰチャネルトランジスタのトランスコンダクタ
ンス・パラメータβPが異なり（βＮ≠βＰ）、かつＮ
チャネルトランジスタのスレッショルド電圧ＶTHNとＰ
チャネルトランジスタのスレッショルド電圧ＶTHPが異
なる（ＶTHN≠ＶTHP）ものとする。この条件は、一般的
なＣＭＯＳプロセスのトランジスタの製造条件に合致し
ている。
【０１１８】また、ここでは素子の整合性は良いものと
し、チャネル長変調と基板効果を無視し、ＭＯＳトラン
ジスタのドレイン電流とゲート−ソース間電圧との関係
は２乗則に従うものとする。
【０１１９】バイアス回路５において、ＭＯＳトランジ
スタＭ１、Ｍ２は定電流源１１で駆動され、ＭＯＳトラ
ンジスタＭ３、Ｍ４は定電流源１２で駆動されるので、
ＭＯＳトランジスタＭ１〜Ｍ４のそれぞれに等しい電流
Ｉが流れる。ＭＯＳトランジスタＭ１〜Ｍ４のドレイン
電流をそれぞれＩD1〜ＩD4とし、ＭＯＳトランジスタＭ
１，Ｍ３のゲート−ソース間電圧をＶGSNとし、ＭＯＳ
トランジスタＭ２，Ｍ４のゲート−ソース間電圧をＶ
GSPとすると、それらの間に数式（１２ａ）、（１２
ｂ）の関係が成立する。
【０１２０】
【数１２】
【０１２１】第１電流二乗回路６において、ＭＯＳトラ
ンジスタＭ５、Ｍ６には等しい電流が流れ、ＭＯＳトラ
ンジスタＭ７、Ｍ８にも等しい電流が流れ、それらの電
流差は（ＩIN−ＩS）である。ＭＯＳトランジスタＭ５
〜Ｍ８のドレイン電流をそれぞれＩD5〜ＩD8とし、ゲー
ト−ソース間電圧をＶGS5〜ＶGS8とすると、それらの間
に数式（１３ａ）、（１３ｂ）の関係が成立する。
【０１２２】
【数１３】
【０１２３】また、ＭＯＳトランジスタＭ５のゲートに
はＭＯＳトランジスタＭ１のゲートに生成されるバイア
ス電圧ＶB1が印加され、ＭＯＳトランジスタＭ８のゲー
トにはＭＯＳトランジスタＭ４のゲートに生成されるバ
イアス電圧ＶB2が印加されるので、ＭＯＳトランジスタ
Ｍ１〜Ｍ８のゲート−ソース間電圧の間には、数式（１
４）の関係が成立する。
【０１２４】
【数１４】
【０１２５】ここで、数式（８）を適用して、数式（１
２ａ）、（１２ｂ）、（１３ａ）、（１３ｂ）、（１
４）を解いてドレイン電流ＩD5，ＩD8を求めると、数式
（１５ａ）、（１５ｂ）に示す関係が得られる。
【０１２６】
【数１５】
【０１２７】ＭＯＳトランジスタＭ５のドレイン電流Ｉ
D5は、電流加算器１３の一方の入力端子に入力される。
ＭＯＳトランジスタＭ８のドレイン電流ＩD8は、ＭＯＳ
トランジスタＭ１３のドレインに入力される。ＭＯＳト
ランジスタＭ１３とＭ１４はカレントミラー回路１５を
構成するので、ＭＯＳトランジスタＭ１４のドレイン電
流ＩD14はＭＯＳトランジスタＭ８のドレイン電流ＩD8
と等しい。電流加算器１３の他方の入力端子には、ＭＯ
ＳトランジスタＭ１４のドレイン電流ＩD14（＝ＩD8）
が入力される。電流加算器１３の出力端子から電流ＩD5
とＩD14（＝ＩD8）を加算した電流が第１電流二乗回路
６の出力電流Ｉ1として出力される。
【０１２８】上記数式（１５ａ）、（１５ｂ）から、電
流加算器１３の出力電流Ｉ1は数式（１６）で表され
る。
【０１２９】
【数１６】
【０１３０】上記数式（１６）より、第１電流二乗回路
６の出力電流Ｉ1が第１入力電流（ＩIN−ＩS）の二乗に
比例することが分かる。これは、βN≠βP，ＶTHN≠Ｖ
THPの場合に、電流二乗回路６が理想的な二乗特性を持
つことを意味する。
【０１３１】第２電流二乗回路においても、同様に、Ｍ
ＯＳトランジスタＭ９、Ｍ１０には等しい電流が流れ、
ＭＯＳトランジスタＭ１１、Ｍ１２にも等しい電流が流
れ、その電流差は（ＩIN＋ＩS）である。ＭＯＳトラン
ジスタＭ９〜Ｍ１２のドレイン電流ＩD9〜ＩD12の関係
は、数式（１７ａ）、（１７ｂ）で表される。
【０１３２】
【数１７】
【０１３３】また、ＭＯＳトランジスタＭ９のゲートに
はＭＯＳトランジスタＭ１のゲートに生成されるバイア
ス電圧ＶB1が印加され、ＭＯＳトランジスタＭ１２のゲ
ートにはＭＯＳトランジスタＭ４のゲートに生成される
バイアス電圧ＶB2が印加されるので、ＭＯＳトランジス
タＭ１〜Ｍ４およびＭ９〜Ｍ１２のゲート−ソース間電
圧の間には、数式（１８）の関係が成立する。
【０１３４】
【数１８】
【０１３５】ここで、数式（８）を適用して、数式（１
２ａ）、（１２ｂ）、（１７ａ）、（１７ｂ）、（１
８）を解いてドレイン電流ＩD9，ＩD12を求めると、数
式（１９ａ）、（１９ｂ）に示す関係が得られる。
【０１３６】
【数１９】
【０１３７】ＭＯＳトランジスタＭ９のドレイン電流Ｉ
D9は、電流加算器１４の一方の入力端子に入力される。
ＭＯＳトランジスタＭ１２のドレイン電流ＩD12は、Ｍ
ＯＳトランジスタＭ１５のドレインに入力される。ＭＯ
ＳトランジスタＭ１５とＭ１６はカレントミラー回路１
６を構成するので、ＭＯＳトランジスタＭ１６のドレイ
ン電流ＩD16はＭＯＳトランジスタＭ１２のドレイン電
流ＩD12と等しい。電流加算器１４の他方の入力端子に
は、ＭＯＳトランジスタＭ１６のドレイン電流Ｉ
D1 6（＝ＩD12）が入力される。電流加算器１４の出力端
子から電流ＩD9とＩD16（＝ＩD12）を加算した電流が第
２電流二乗回路７の出力電流Ｉ2として出力される。
【０１３８】上記数式（１９ａ）、（１９ｂ）から、電
流二乗回路１４の出力電流Ｉ2は数式（２０）で表され
る。
【０１３９】
【数２０】
【０１４０】上記数式（２０）より、電流二乗回路７の
出力電流Ｉ2が第２入力電流（ＩIN＋ＩS）の二乗に比例
することが分かる。これは、βN≠βP，ＶTHN≠ＶTHPの
場合に、電流二乗回路７が理想的な二乗特性を持つこと
を意味する。
【０１４１】電流二乗回路６、７の出力電流Ｉ1，Ｉ2が
電流減算器８に入力されて、当該マルチプライヤの出力
電流ＩOUTが生成される。
【０１４２】したがって、数式（１６）、（２０）より
出力電流ＩOUTが求められ、それは数式（２１）で表さ
れる。
【０１４３】
【数２１】
【０１４４】上記数式（２１）より、βN≠βP，ＶTHN
≠ＶTHPの場合に、第１および第２入力電流（ＩIN−
ＩS）、（ＩIN＋ＩS）に含まれる電流成分ＩINとＩSと
の積が得られ、４象限マルチプライヤが実現されること
が分かる。
【０１４５】上記の通り、Ｎチャンネル複合トランジス
タとＰチャネル複合トランジスタを含むコンプリメンタ
リ複合トランジスタ対を用いることにより、Ｐチャネル
ＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴのトランスコン
ダクタンス・パラメータβN、βPやスレッショルド電圧
ＶTHN、ＶTHPの影響を受けることなく、理想的な二乗特
性を持つ電流二乗回路を実現でき、理想的な線形性を持
つマルチプライヤを実現できる。
【０１４６】なお、図２のマルチプライヤのバイアス回
路５において、２つの定電流源１１，１２を用いている
が、どちらか１つの定電流源のみを用いる構成とするこ
とができる。この場合にも上述した回路動作は変わらな
い。例えば、定電流源１１を省略する場合には、ＭＯＳ
トランジスタＭ１のドレインをダイオード接続したＭＯ
ＳＦＥＴを介して電源電圧線に接続すればよい。定電流
源１２を省略する場合には、ＭＯＳＦＥＴ４のドレイン
をダイオード接続したＭＯＳＦＥＴを介して接地すれば
よい。
【０１４７】（第４の実施形態）図４は、本発明の第４
実施形態のＣＭＯＳマルチプライヤを示す。図４のＣＭ
ＯＳマルチプライヤは、図３の第３実施形態のＣＭＯＳ
マルチプライヤを低電圧化したものである。
【０１４８】図４のマルチプライヤは、バイアス回路
５’と第１および第２の電流二乗回路６’，７’と電流
減算器８’により構成される。
【０１４９】バイアス回路５’は、ＮチャネルＭＯＳト
ランジスタＭ２１，Ｍ２４と、ＰチャネルＭＯＳトラン
ジスタＭ２２，Ｍ２３と電流源１１，１２（電流値：
Ｉ）とを備えている。
【０１５０】ＭＯＳトランジスタＭ２１のソースはＭＯ
ＳトランジスタＭ２２のソースに接続され、ドレインと
ゲートは互いに接続されれている。ドレインは、さらに
定電流源１１を介して電源電圧ＶDDの電源線に接続され
ている。ＭＯＳトランジスタＭ２２のドレインとゲート
は互いに接続され、ドレインはさらにＭＯＳトランジス
タＭ２３のソースに接続されている。ＭＯＳトランジス
タＭ２１とＭ２２は、Ｎチャネル複合トランジスタを形
成する。
【０１５１】ＭＯＳトランジスタＭ２３のドレインとゲ
ートは互いに接続され、ドレインはさらにＭＯＳトラン
ジスタＭ２４のドレインに接続されている。ＭＯＳトラ
ンジスタＭ２４のドレインとゲートは互いに接続され、
ソースは接地されている。ＭＯＳトランジスタＭ２３と
Ｍ２４はダイオード対を形成して、ＭＯＳトランジスタ
Ｍ２１，Ｍ２２により構成される複合トランジスタをバ
イアスする。
【０１５２】ＭＯＳトランジスタＭ２１、Ｍ２２、Ｍ２
３、Ｍ２４は定電流源１１の生成する定電流Ｉによって
駆動される。そして、ＭＯＳトランジスタＭ２１のゲー
トにバイアス電圧ＶBが生成される。
【０１５３】他方、第１電流二乗回路６’は、Ｎチャネ
ルＭＯＳトランジスタＭ２５，Ｍ２８，Ｍ３３と、Ｐチ
ャネルＭＯＳトランジスタＭ２６，Ｍ２７と電流加算器
１３とを備えている。
【０１５４】ＭＯＳトランジスタＭ２５のソースはＭＯ
ＳトランジスタＭ２６のソースに接続され、ドレインは
電流加算器１３の一方の入力端子に接続されている。Ｍ
ＯＳトランジスタＭ２１のゲートに接続されたＭＯＳト
ランジスタＭ２５のゲートには、バイアス電圧ＶBが印
加される。ＭＯＳトランジスタＭ２６のドレインとゲー
トは互いに接続され、ドレインはさらにＭＯＳトランジ
スタＭ２７のソースに接続されいる。ＭＯＳトランジス
タ２６のドレインは、ＭＯＳトランジスタＭ２５とＭ２
６は、Ｎチャネル複合トランジスタを形成する。電流二
乗回路６の入力端子を形成する。この入力端子には、第
１入力電流（ＩIN−ＩS）が入力される。
【０１５５】ＭＯＳトランジスタＭ２７のドレインとゲ
ートは互いに接続され、ドレインはさらにＭＯＳトラン
ジスタＭ２８のドレインに接続されている。ＭＯＳトラ
ンジスタＭ２８のドレインとゲートは互いに接続され、
ソースは接地されている。ＭＯＳトランジスタＭ２７と
Ｍ２８は、ダイオード対を形成して、ＭＯＳトランジス
タＭ２５，Ｍ２６により構成される複合トランジスタを
バイアスする。
【０１５６】ＭＯＳトランジスタＭ２８のドレインはさ
らにＭＯＳトランジスタＭ３３のゲートに接続されてい
る。ＭＯＳトランジスタＭ３３のドレインは電流加算器
１３の他方の入力端子に接続され、ソースは接地されて
いる。ＭＯＳトランジスタＭ２８とＭ３３はカレントミ
ラー回路１５’を形成する。
【０１５７】電流加算器１３の出力端子は、電流減算器
８の一方の入力端子に接続されている。
【０１５８】また、第２電流二乗回路７’は、Ｎチャネ
ルＭＯＳトランジスタＭ２９，Ｍ３２，３４と、Ｐチャ
ネルＭＯＳトランジスタＭ３０，Ｍ３１と電流加算器１
３とを備えている。
【０１５９】ＭＯＳトランジスタＭ２９のソースはＭＯ
ＳトランジスタＭ３０のソースに接続され、ドレインは
電流加算器１３の一方の入力端子に接続されている。Ｍ
ＯＳトランジスタＭ２１のゲートに接続されたＭＯＳト
ランジスタＭ２９のゲートには、バイアス電圧ＶBが印
加される。ＭＯＳトランジスタＭ３０のドレインとゲー
トは互いに接続され、ドレインはさらにＭＯＳトランジ
スタＭ３１のソースに接続されいる。ＭＯＳトランジス
タ４０のドレインは、ＭＯＳトランジスタＭ２９とＭ３
０は、Ｎチャネル複合トランジスタを形成する。第２電
流二乗回路７’の入力端子を形成する。この入力端子に
は、第２入力電流（ＩIN＋ＩS）が入力される。
【０１６０】ＭＯＳトランジスタＭ３１のドレインとゲ
ートは互いに接続され、ドレインはさらにＭＯＳトラン
ジスタＭ３２のドレインに接続されている。ＭＯＳトラ
ンジスタＭ３２のドレインとゲートは互いに接続され、
ソースは接地されている。ＭＯＳトランジスタＭ３１と
Ｍ３２は、ダイオード対を形成して、ＭＯＳトランジス
タＭ２９，Ｍ３０により構成される複合トランジスタを
バイアスする。
【０１６１】ＭＯＳトランジスタＭ３２のドレインはさ
らにＭＯＳトランジスタＭ３４のゲートに接続されてい
る。ＭＯＳトランジスタＭ３３のドレインは電流加算器
１３の他方の入力端子に接続され、ソースは接地されて
いる。ＭＯＳトランジスタＭ３２とＭ３４はカレントミ
ラー回路１６’を形成する。
【０１６２】電流加算器１４の出力端子は、電流減算器
８の一方の入力端子に接続されている。
【０１６３】電流減算器８は、入力電流Ｉ1とＩ2を減算
して出力電流ＩOUTを出力する。
【０１６４】次に、図４のマルチプライヤの動作につい
て説明する。
【０１６５】図４のマルチプライヤにおいても、Ｎチャ
ネルトランジスタのトランスコンダクタンス・パラメー
タβNとＰチャネルトランジスタのトランスコンダクタ
ンス・パラメータβPが異なり（βN≠βP）、かつＮチ
ャネルトランジスタのスレッショルド電圧ＶTHNとＰチ
ャネルトランジスタのスレッショルド電圧ＶTHPが異な
る（ＶTHN≠ＶTHP）ものとする。
【０１６６】また、素子の整合性は良いものとし、チャ
ネル長変調と基板効果を無視し、ＭＯＳトランジスタの
ドレイン電流とゲート−ソース間電圧との関係は２乗則
に従うものとする。
【０１６７】バイアス回路５’において、ＭＯＳトラン
ジスタＭ２１、Ｍ２２、Ｍ２３、Ｍ２４は定電流源１１
で駆動されるので、ＭＯＳトランジスタＭ２１〜Ｍ２４
のそれぞれに等しい電流Ｉが流れる。ＭＯＳトランジス
タＭ２１〜Ｍ２４のドレイン電流をそれぞれＩD21〜Ｉ
D24とし、ＭＯＳトランジスタＭ２１，Ｍ２３のゲート
−ソース間電圧をＶGSNとし、ＭＯＳトランジスタＭ２
２，Ｍ２４のゲート−ソース間電圧をＶGSPとすると、
それらの間に数式（２２ａ）、（２２ｂ）の関係が成立
する。
【０１６８】
【数２２】
【０１６９】第１電流二乗回路６’において、ＭＯＳト
ランジスタＭ２５、Ｍ２６には等しい電流が流れ、ＭＯ
ＳトランジスタＭ２７、Ｍ２８にも等しい電流が流れ、
それらの電流差は（ＩIN−ＩS）である。ＭＯＳトラン
ジスタＭ２５〜Ｍ２８のドレイン電流をそれぞれＩD25
〜ＩD28とし、ゲート−ソース間電圧をＶGS25〜ＶGS28
とすると、それらの間に数式（２３ａ）、（２３ｂ）の
関係が成立する。
【０１７０】
【数２３】
【０１７１】また、ＭＯＳトランジスタＭ２５のゲート
にはＭＯＳトランジスタＭ１のゲートに生成されるバイ
アス電圧ＶBが印加されるので、ＭＯＳトランジスタＭ
２１〜Ｍ２８のゲート−ソース間電圧の間には、数式
（２４）の関係が成立する。
【０１７２】
【数２４】
【０１７３】ここで、数式（８）を適用して、数式（２
２ａ）、（２２ｂ）、（２３ａ）、（２３ｂ）、（２
４）を解いてドレイン電流ＩD25，ＩD28を求めると、数
式（２５ａ）、（２５ｂ）に示す関係が得られる。
【０１７４】
【数２５】
【０１７５】ＭＯＳトランジスタＭ５のドレイン電流Ｉ
D25は、電流加算器１３の一方の入力端子に入力され
る。ＭＯＳトランジスタＭ２８とＭ３３はカレントミラ
ー回路１５’を構成するので、ＭＯＳトランジスタＭ３
３のドレイン電流ＩD33はＭＯＳトランジスタＭ２８の
ドレイン電流ＩD28と等しい。電流加算器１３の他方の
入力端子には、ＭＯＳトランジスタＭ３３のドレイン電
流ＩD33（＝ＩD28）が入力される。電流加算器１３の出
力端子から電流ＩD25とＩD33（＝ＩD28）を加算した電
流が第１二乗回路６’の出力電流Ｉ1として出力され
る。
【０１７６】上記数式（２５ａ）、（２５ｂ）から、第
１電流二乗回路１３の出力電流Ｉ1は数式（２６）で表
される。
【０１７７】
【数２６】
【０１７８】上記数式（２６）より、第１電流二乗回路
６’の出力電流Ｉ1が第１入力電流（ＩIN−ＩS）の二乗
に比例することが分かる。これは、βN≠βP，ＶTHN≠
ＶTH Pの場合に、第１電流二乗回路６’が理想的な二乗
特性を持つことを意味する。
【０１７９】第２電流二乗回路７’においても、同様
に、ＭＯＳトランジスタＭ２９、Ｍ３０には等しい電流
が流れ、ＭＯＳトランジスタＭ３１、Ｍ３２にも等しい
電流が流れ、その電流差は（ＩIN＋ＩS）である。ＭＯ
ＳトランジスタＭ２９〜Ｍ３２のドレイン電流ＩD29〜
ＩD32の関係は、数式（２７ａ）、（２７ｂ）で表され
る。
【０１８０】
【数２７】
【０１８１】また、ＭＯＳトランジスタＭ２９のゲート
にはＭＯＳトランジスタＭ２１のゲートに生成されるバ
イアス電圧ＶBが印加されるので、ＭＯＳトランジスタ
Ｍ２１〜Ｍ２４およびＭ２９〜Ｍ３２のゲート−ソース
間電圧の間には、数式（２８）の関係が成立する。
【０１８２】
【数２８】
【０１８３】ここで、数式（８）を適用して、数式（２
２ａ）、（２２ｂ）、（２７ａ）、（２７ｂ）、（２
８）を解いてドレイン電流ＩD29，ＩD32を求めると、数
式（２９ａ）、（２９ｂ）に示す関係が得られる。
【０１８４】
【数２９】
【０１８５】ＭＯＳトランジスタＭ２９のドレイン電流
ＩD29は、電流加算器１４の一方の入力端子に入力され
る。ＭＯＳトランジスタＭ３２とＭ３４はカレントミラ
ー回路１６’を構成するので、ＭＯＳトランジスタＭ３
４のドレイン電流ＩD34はＭＯＳトランジスタＭ３２の
ドレイン電流ＩD32と等しい。電流加算器１４の他方の
入力端子には、ＭＯＳトランジスタＭ３４のドレイン電
流ＩD34（＝ＩD32）が入力される。電流加算器１４の出
力端子から電流ＩD29とＩD34（＝ＩD32）を加算した電
流が第２電流二乗回路の出力電流Ｉ2として出力され
る。
【０１８６】上記数式（２９ａ）、（２９ｂ）から、第
２電流二乗回路７’の出力電流Ｉ2は数式（３０）で表
される。
【０１８７】
【数３０】
【０１８８】上記数式（３０）より、電流二乗回路７’
の出力電流Ｉ2が第２入力電流（ＩIN＋ＩS）の二乗に比
例することが分かる。これは、βN≠βP，ＶTHN≠ＶTHP
の場合に、電流二乗回路７’が理想的な二乗特性を持つ
ことを意味する。
【０１８９】第１および第２の電流二乗回路６’、７’
の出力電流Ｉ1，Ｉ2が電流減算器８に入力されて、当該
マルチプライヤの出力電流ＩOUTが生成される。
【０１９０】したがって、数式（２６）、（３０）より
出力電流ＩOUTが求められ、それは数式（３１）で表さ
れる。
【０１９１】
【数３１】
【０１９２】上記数式（３１）より、βN≠βP，ＶTHN
≠ＶTHPの場合に、第１および第２入力電流（ＩIN−
ＩS）、（ＩIN＋ＩS）に含まれる電流成分ＩINとＩSと
の積が得られ、４象限マルチプライヤが実現されること
が分かる。
【０１９３】上記の通り、Ｎチャンネル複合トランジス
タとダイオード接続されたＰチャネルおよびＮチャネル
ＭＯＳＦＥＴからなるダイオード対を用いることによ
り、ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴ
のトランスコンダクタンス・パラメータβN、βPやスレ
ッショルド電圧ＶTHN、ＶTHPの影響を受けることなく、
理想的な二乗特性を持つ電流二乗回路を実現でき、理想
的な線形性を持つマルチプライヤを実現できる。
【０１９４】図４のマルチプライヤでは、トランジスタ
Ｍ２４、Ｍ２８、Ｍ３２をダイオード接続としてソース
を接地しているので、図３の第１実施形態のマルチプラ
イヤに比べ低電圧駆動できる利点がある。
【０１９５】なお、上記第３および第４の実施形態のマ
ルチプライヤに用いられるカレントミラー回路は、図示
された構成に限られるものではなく、同様の機能が得ら
れれば他の構成としても良い。
【０１９６】（第５の実施形態）図５は、本発明の第５
実施形態のＣＭＯＳマルチプライヤを示す図５のマルチ
プライヤは、バイアス回路５と第１〜第４のコンプリメ
ンタリ複合トランジスタ対３Ａ，３Ｂ，３Ｃ，３Ｄとカ
レントミラー回路２１により構成される。
【０１９７】バイアス回路５は、図３の第１実施形態の
マルチプライヤを構成するバイアス回路と実質的に同じ
であり、図５において図３のマルチプライヤのバイアス
回路と同一の要素には同じ符号を付してその説明を省略
する。
【０１９８】図５のマルチプライヤを構成する第１コン
プリメンタリ複合トランジスタ対３Ａは、ＮチャネルＭ
ＯＳトランジスタＭ４５，Ｍ４７と、ＰチャネルＭＯＳ
トランジスタＭ４６，Ｍ４８とを備えている。
【０１９９】ＭＯＳトランジスタＭ４５のソースはＭＯ
ＳトランジスタＭ４６のソースに接続されている。ＭＯ
ＳトランジスタＭ１のゲートに接続されたＭＯＳトラン
ジスタＭ４５のゲートには、バイアス電圧ＶB1が印加さ
れる。ＭＯＳトランジスタＭ４６のドレインとゲートは
互いに接続されている。ＭＯＳトランジスタＭ４５とＭ
４６は、Ｎチャネル複合トランジスタを形成する。
【０２００】ＭＯＳトランジスタＭ４７のドレインとゲ
ートは互いに接続され、ソースはＭＯＳトランジスタＭ
４８のソースに接続されている。ＭＯＳトランジスタＭ
４８のドレインは、接地されている。ＭＯＳトランジス
タＭ４のゲートに接続されたＭＯＳトランジスタＭ４８
のゲートには、バイアス電圧ＶB2が印加される。ＭＯＳ
トランジスタＭ４７とＭ４８は、Ｐチャネル複合トラン
ジスタを形成する。
【０２０１】ＭＯＳトランジスタＭ４６，Ｍ４７のドレ
インは、互いに接続されている。
【０２０２】第２コンプリメンタリ複合トランジスタ対
３Ｂは、ＮチャネルＭＯＳトランジスタＭ４９，Ｍ５１
と、ＰチャネルＭＯＳトランジスタＭ５０，Ｍ５２とを
備えている。
【０２０３】ＭＯＳトランジスタＭ４９のソースはＭＯ
ＳトランジスタＭ５０のソースに接続されている。ＭＯ
ＳトランジスタＭ１のゲートに接続されたＭＯＳトラン
ジスタＭ４９のゲートには、バイアス電圧ＶB1が印加さ
れる。ＭＯＳトランジスタＭ５０のドレインとゲートは
互いに接続されている。ＭＯＳトランジスタＭ４９とＭ
５０は、Ｎチャネル複合トランジスタを形成する。
【０２０４】ＭＯＳトランジスタＭ５１のドレインとゲ
ートは互いに接続され、ソースはＭＯＳトランジスタＭ
５２のソースに接続されている。ＭＯＳトランジスタＭ
５２のドレインは、接地されている。ＭＯＳトランジス
タＭ４のゲートに接続されたＭＯＳトランジスタＭ５２
のゲートには、バイアス電圧ＶB2が印加される。ＭＯＳ
トランジスタＭ５１Ｍ５２は、Ｐチャネル複合トランジ
スタを形成する。
【０２０５】ＭＯＳトランジスタＭ５０，Ｍ５１のドレ
インは、互いに接続されていて、共通接続されたドレイ
ンは、当該マルチプライヤの第１入力端子を形成する。
この第１入力端子には、第１入力電流（Ｉx＋Ｉy）が入
力される。
【０２０６】第３コンプリメンタリ複合トランジスタ対
３Ｃは、ＮチャネルＭＯＳトランジスタＭ５３，Ｍ５５
と、ＰチャネルＭＯＳトランジスタＭ５４，Ｍ５６とを
備えている。
【０２０７】ＭＯＳトランジスタＭ５３のソースはＭＯ
ＳトランジスタＭ５４のソースに接続されている。ＭＯ
ＳトランジスタＭ１のゲートに接続されたＭＯＳトラン
ジスタＭ５３のゲートには、バイアス電圧ＶB1が印加さ
れる。ＭＯＳトランジスタＭ５４のドレインとゲートは
互いに接続されている。ＭＯＳトランジスタＭ５３とＭ
５４は、Ｎチャネル複合トランジスタを形成する。
【０２０８】ＭＯＳトランジスタＭ５５のドレインとゲ
ートは互いに接続され、ソースはＭＯＳトランジスタＭ
５６のソースに接続されている。ＭＯＳトランジスタＭ
５６のドレインは、接地されている。ＭＯＳトランジス
タＭ４のゲートに接続されたＭＯＳトランジスタＭ５６
のゲートには、バイアス電圧ＶB2が印加される。ＭＯＳ
トランジスタＭ５５，Ｍ５６は、Ｐチャネル複合トラン
ジスタを形成する。
【０２０９】ＭＯＳトランジスタＭ５４，Ｍ５５のドレ
インは、互いに接続されていて、共通接続されたドレイ
ンは、当該マルチプライヤの第２入力端子を形成する。
この第２入力端子には、第２入力電流Ｉxが入力され
る。
【０２１０】第４コンプリメンタリ複合トランジスタ対
３Ｄは、ＮチャネルＭＯＳトランジスタＭ５７，Ｍ５９
と、ＰチャネルＭＯＳトランジスタＭ５８，Ｍ６０とを
備えている。
【０２１１】ＭＯＳトランジスタＭ５７のソースはＭＯ
ＳトランジスタＭ５８のソースに接続されている。ＭＯ
ＳトランジスタＭ１のゲートに接続されたＭＯＳトラン
ジスタＭ５７のゲートには、バイアス電圧ＶB1が印加さ
れる。ＭＯＳトランジスタＭ５８のドレインとゲートは
互いに接続されている。ＭＯＳトランジスタＭ５７とＭ
５８は、Ｎチャネル複合トランジスタを形成する。
【０２１２】ＭＯＳトランジスタＭ５９のドレインとゲ
ートは互いに接続され、ソースはＭＯＳトランジスタＭ
６０のソースに接続されている。ＭＯＳトランジスタＭ
６０のドレインは、接地されている。ＭＯＳトランジス
タＭ４のゲートに接続されたＭＯＳトランジスタＭ６０
のゲートには、バイアス電圧ＶB2が印加される。ＭＯＳ
トランジスタＭ５９，Ｍ６０は、Ｐチャネル複合トラン
ジスタを形成する。
【０２１３】ＭＯＳトランジスタＭ５８，Ｍ５９のドレ
インは、互いに接続されていて、共通接続されたドレイ
ンは、当該マルチプライヤの第３入力端子を形成する。
この第３入力端子には、第２入力電流Ｉyが入力され
る。
【０２１４】ＭＯＳトランジスタＭ４５，Ｍ４９のドレ
インは、共通接続されてＰチャネルＭＯＳトランジスタ
Ｍ６１のドレインに接続されている。ＭＯＳトランジス
タＭ５３，Ｍ５７のドレインは、共通接続されてＰチャ
ネルＭＯＳトランジスタＭ６２のドレインに接続されて
いる。これら共通接続されたドレインが当該マルチプラ
イヤの出力端子を形成する。ＭＯＳトランジスタＭ６１
のゲートとドレインは互いに接続されており、ゲートは
さらにＭＯＳトランジスタＭ６２のゲートに接続されて
いる。ＭＯＳトランジスタＭ６１，Ｍ６２のソースは、
電源電圧ＶDDの電源線に接続されている。ＭＯＳトラン
ジスタＭ６１とＭ６２はカレントミラー回路２１を形成
する。
【０２１５】次に、図５のマルチプライヤの動作につい
て説明する。
【０２１６】図５のマルチプライヤにおいては、Ｎチャ
ネルトランジスタのトランスコンダクタンス・パラメー
タβNとＰチャネルトランジスタのトランスコンダクタ
ンス・パラメータβPが異なり（βN≠βP）、かつＮチ
ャネルトランジスタのスレッショルド電圧ＶTHNとＰチ
ャネルトランジスタのスレッショルド電圧ＶTHPが異な
る（ＶTHN≠ＶTHP）ものとする。
【０２１７】また、ここでは素子の整合性は良いものと
し、チャネル長変調と基板効果を無視し、ＭＯＳトラン
ジスタのドレイン電流とゲート−ソース間電圧との関係
は２乗則に従うものとする。
【０２１８】バイアス回路５において、ＭＯＳトランジ
スタＭ１、Ｍ２は定電流源１１で駆動され、ＭＯＳトラ
ンジスタＭ３、Ｍ４は定電流源１２で駆動されるので、
ＭＯＳトランジスタＭ１〜Ｍ４のそれぞれに等しい電流
Ｉが流れる。
【０２１９】他方、コンプリメンタリ複合トランジスタ
対３Ａにおいて、ＭＯＳトランジスタＭ４５のゲートに
は、ＭＯＳトランジスタＭ１のゲートに生成されるバイ
アス電圧ＶB1が印加される。さらに、ＭＯＳトランジス
タＭ４８のゲートには、ＭＯＳトランジスタＭ４のゲー
トに生成されるバイアス電圧ＶB2が印加される。よっ
て、ＭＯＳトランジスタＭ４５〜Ｍ４６のそれぞれに等
しい電流Ｉが流れる。
【０２２０】ＭＯＳトランジスタＭ１〜Ｍ４、Ｍ４５〜
Ｍ４８のドレイン電流をそれぞれＩD1〜ＩD4、ＩD45〜
ＩD48とし、ＭＯＳトランジスタＭ１，Ｍ３，Ｍ４５，
Ｍ４７のゲート−ソース間電圧をＶGSNとし、ＭＯＳト
ランジスタＭ２，Ｍ４，Ｍ４６，Ｍ４８のゲート−ソー
ス間電圧をＶGSPとすると、それらの間に数式（３２
ａ）、（３２ｂ）の関係が成立する。
【０２２１】
【数３２】
【０２２２】第２コンプリメンタリ複合トランジスタ対
３Ｂにおいて、ＭＯＳトランジスタＭ４９、Ｍ５０には
等しい電流が流れ、ＭＯＳトランジスタＭ５１、Ｍ５２
にも等しい電流が流れ、それらの電流差は（Ｉx−Ｉy）
である。ＭＯＳトランジスタＭ４９〜Ｍ５２のドレイン
電流をそれぞれＩD49〜ＩD52とし、ゲート−ソース間電
圧をＶGS49〜ＶGS52とすると、それらの間に数式（３３
ａ）、（３３ｂ）の関係が成立する。
【０２２３】
【数３３】
【０２２４】また、ＭＯＳトランジスタＭ４９のゲート
にはＭＯＳトランジスタＭ１のゲートに生成されるバイ
アス電圧ＶB1が印加され、ＭＯＳトランジスタＭ５２の
ゲートにはＭＯＳトランジスタＭ４のゲートに生成され
るバイアス電圧ＶB2が印加されるので、ＭＯＳトランジ
スタＭ１〜Ｍ４、Ｍ４９〜Ｍ５２のゲート−ソース間電
圧の間には、数式（３４）の関係が成立する。
【０２２５】
【数３４】
【０２２６】第３コンプリメンタリ複合トランジスタ対
３Ｃおいて、ＭＯＳトランジスタＭ５３、Ｍ５４には等
しい電流が流れ、ＭＯＳトランジスタＭ５５、Ｍ５６に
も等しい電流が流れ、それらの電流差はＩxである。Ｍ
ＯＳトランジスタＭ５３〜Ｍ５６のドレイン電流をそれ
ぞれＩD53〜ＩD56とし、ゲート−ソース間電圧をＶGS53
〜ＶGS56とすると、それらの間に数式（３５ａ）、（３
５ｂ）の関係が成立する。
【０２２７】
【数３５】
【０２２８】また、ＭＯＳトランジスタＭ５３のゲート
にはＭＯＳトランジスタＭ１のゲートに生成されるバイ
アス電圧ＶB1が印加され、ＭＯＳトランジスタＭ５６の
ゲートにはＭＯＳトランジスタＭ４のゲートに生成され
るバイアス電圧ＶB2が印加されるので、ＭＯＳトランジ
スタＭ１〜Ｍ４、Ｍ５３〜Ｍ５６のゲート−ソース間電
圧の間には、数式（３６）の関係が成立する。
【０２２９】
【数３６】
【０２３０】第４コンプリメンタリ複合トランジスタ対
３Ｄおいて、ＭＯＳトランジスタＭ５７、Ｍ５８には等
しい電流が流れ、ＭＯＳトランジスタＭ５９、Ｍ６０に
も等しい電流が流れ、それらの電流差はＩyである。Ｍ
ＯＳトランジスタＭ５７〜Ｍ６０のドレイン電流をそれ
ぞれＩD57〜ＩD60とし、ゲート−ソース間電圧をＶGS57
〜ＶGS60とすると、それらの間に数式（３７ａ）、（３
７ｂ）の関係が成立する。
【０２３１】
【数３７】
【０２３２】また、ＭＯＳトランジスタＭ５７のゲート
にはＭＯＳトランジスタＭ１のゲートに生成されるバイ
アス電圧ＶB1が印加され、ＭＯＳトランジスタＭ６０の
ゲートにはＭＯＳトランジスタＭ４のゲートに生成され
るバイアス電圧ＶB2が印加されるので、ＭＯＳトランジ
スタＭ１〜Ｍ４、Ｍ５７〜Ｍ６０のゲート−ソース間電
圧の間には、数式（３８）の関係が成立する。
【０２３３】
【数３８】
【０２３４】上記数式（３２ａ）〜（３８）よりＭＯＳ
トランジスタＭ４５，Ｍ４９，Ｍ５３，Ｍ５７のドレイ
ン電流ＩD45，ＩD49，ＩD53，ＩD57を求めると、それら
は次の数式（３９ａ），（３９ｂ），（３９ｃ），（３
９ｄ）で表される。
【０２３５】
【数３９】
【０２３６】ＭＯＳトランジスタＭ４５，Ｍ４９のドレ
インは共通接続されているので、ドレイン電流ＩD45，
ＩD49が加算されて電流Ｉ１が生成される。この電流Ｉ1
がＭＯＳトランジスタＭ６１のドレインに入力され、Ｍ
ＯＳトランジスタＭ６１とともにカレントミラー回路２
１を構成するＭＯＳトランジスタＭ６２のドレインから
出力される。この結果、ＭＯＳトランジスタＭ６２のド
レイン電流ＩD62はＩ1と等しくなる。また、ＭＯＳトラ
ンジスタＭ５３，Ｍ５７のドレインは共通接続されてい
るので、ドレイン電流ＩD53，ＩD57が加算されて電流Ｉ
2が生成される。これらの電流ＩD62（＝Ｉ1）とＩ2が減
算されて、出力電流ＩOUTが当該マルチプライヤの出力
端子から出力される。
【０２３７】数式（３９ａ）〜（３９ｄ）より出力電流
ＩOUTを求めると、出力電流ＩOUTは数式（４０）で表さ
れる。
【０２３８】
【数４０】
【０２３９】上記数式（４０）より、βN≠βP，ＶTHN
≠ＶTHPの場合に、第１〜第３入力電流（Ｉx＋Ｉy）、
Ｉx、Ｉyに含まれる電流成分ＩxとＩyとの積が得られ、
４象限マルチプライヤが実現されることが分かる。
【０２４０】上記の通り、Ｎチャンネル複合トランジス
タとＰチャネル複合トランジスタを含むコンプリメンタ
リ複合トランジスタ対を用いることにより、Ｐチャネル
ＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴのトランスコン
ダクタンス・パラメータβN、βPやスレッショルド電圧
ＶTHN、ＶTHPの影響を受けることなく、理想的な線形性
を持つマルチプライヤを実現できる。
【０２４１】（第６の実施形態）図６は、本発明の第６
実施形態のＣＭＯＳマルチプライヤを示す。
【０２４２】図６のマルチプライヤは、図５の第３実施
形態のマルチプライヤの第１コンプリメンタリ複合トラ
ンジスタ対３Ａを定電流源２２に置き換えたものであ
る。
【０２４３】それ以外の構成は図５のマルチプライヤと
同じなので、図６において図５のマルチプライヤと同一
の要素には同じ符号を付してその説明を省略する。
【０２４４】図５のマルチプライヤの第１コンプリメン
タリ複合トランジスタ対３Ａを形成するＭＯＳトランジ
スタＭ４５〜Ｍ４８のそれぞれには等しい電流Ｉが流れ
ている。よって、第１コンプリメンタリ複合トランジス
タ対３Ａを定電流源２２（電流値：Ｉ）で置換しても、
その動作は図５のマルチプライヤの動作と同じである。
【０２４５】なお、図５および図６のマルチプライヤの
バイアス回路５において、２つの定電流源１１，１２を
用いているが、どちらか１つの定電流源のみを用いる構
成とすることができる。この場合にも上述した回路動作
は変わらない。例えば、定電流源１１を省略する場合に
は、ＭＯＳトランジスタＭ１のドレインをダイオード接
続したＭＯＳＦＥＴを介して電源電圧線に接続すればよ
い。定電流源１２を省略する場合には、ＭＯＳＦＥＴ４
のドレインをダイオード接続したＭＯＳＦＥＴを介して
接地すればよい。
【０２４６】
【発明の効果】以上説明した通り、本発明の複合トラン
ジスタによれば、ＰチャネルまたはＮチャネルのいずれ
の導電型であっても、スレショルド電圧とトランスコン
ダクタンス・パラメータを等しくすることができる。
【０２４７】本発明のコンプリメンタリ複合トランジス
タ対によれば、理想的なコンプリメンタリ特性が得られ
る。
【０２４８】本発明の電流二乗回路によれば、理想的な
コンプリメンタリ特性を持つ電流二乗回路が得られる。
【０２４９】本発明のマルチプライヤによれば、理想的
な乗算特性を持つＣＭＯＳマルチプライヤが得られる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の複合トランジスタの
回路図である。
【図２】本発明の第２の実施形態のコンプリメンタリ型
複合トランジスタ対の回路図である。
【図３】本発明の第３の実施形態のＣＭＯＳマルチプラ
イヤの回路図である。
【図４】本発明の第４の実施形態のＣＭＯＳマルチプラ
イヤの回路図である。
【図５】本発明の第５の実施形態のＣＭＯＳマルチプラ
イヤの回路図である。
【図６】本発明の第６の実施形態のＣＭＯＳマルチプラ
イヤの回路図である。
【図７】従来のＣＭＯＳマルチプライヤの回路図であ
る。
【符号の説明】
Ｍａ，Ｍｂ，Ｍｃ，Ｍｄ ＭＯＳトランジスタ Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５ ＭＯＳトランジスタ Ｍ６，Ｍ７，Ｍ８，Ｍ９，Ｍ１０ ＭＯＳトランジスタ Ｍ１１，Ｍ１２，Ｍ１３，Ｍ１４，Ｍ１５，Ｍ１６ Ｍ
ＯＳトランジスタ Ｍ２１，Ｍ２２，Ｍ２３，Ｍ２４，Ｍ２５ ＭＯＳトラ
ンジスタ Ｍ２６，Ｍ２７，Ｍ２８，Ｍ２９，Ｍ３０ ＭＯＳトラ
ンジスタ Ｍ３１，Ｍ３２，Ｍ３３ ＭＯＳトランジスタ Ｍ４５，Ｍ４６，Ｍ４７，Ｍ４８，Ｍ４９，Ｍ５０ Ｍ
ＯＳトランジスタ Ｍ５１，Ｍ５２，Ｍ５３，Ｍ５４，Ｍ５５ ＭＯＳトラ
ンジスタ Ｍ５６，Ｍ５７，Ｍ５８，Ｍ５９，Ｍ６０ ＭＯＳトラ
ンジスタ Ｍ６１，Ｍ６２ ＭＯＳトランジスタ １，２ 複合トランジスタ ３，３Ａ，３Ｂ，３Ｃ，３Ｄ コンプリメンタリ複合ト
ランジスタ対 ５，５’ バイアス回路 ６，６’，７，７’ 電流二乗回路 ８ 電流減算器 １１，１２ 定電流源 １３，１４ 電流加算器 １５，１５’，１６，１６’ カレントミラー回路 ２１ カレントミラー回路 ２２ 定電流源

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 第１導電型の第１ＭＯＳＦＥＴと、前記
    第１導電型とは逆の極性を持つ第２導電型の第２ＭＯＳ
    ＦＥＴとを備えて構成され、全体として前記第１導電型
    の一つのＭＯＳＦＥＴとして動作する複合トランジスタ
    であって、 前記第１および第２のＭＯＳＦＥＴのソースが互いに接
    続されており、 前記第１ＭＯＳＦＥＴのゲートおよびドレインが当該複
    合トランジスタのゲートおよびドレインをそれぞれ形成
    し、且つ前記第２ＭＯＳＦＥＴのゲートとドレインが互
    いに接続されて当該複合トランジスタのソースを形成し
    ていることを特徴とする複合トランジスタ。
  2. 【請求項２】 第１導電型の第１ＭＯＳＦＥＴと、前記
    第１導電型とは逆の極性を持つ第２導電型の第２ＭＯＳ
    ＦＥＴと、前記第１導電型の第３ＭＯＳＦＥＴと、前記
    第２導電型の第４ＭＯＳＦＥＴとを備えて構成され、全
    体として一対のコンプリメンタリ型トランジスタ対とし
    て動作するコンプリメンタリ型複合トランジスタ対であ
    って、 前記第１および第２のＭＯＳＦＥＴのソースは互いに接
    続されていると共に、前記第１ＭＯＳＦＥＴのゲートお
    よびドレインが当該複合トランジスタ対の第１ゲートお
    よび第１ドレインをそれぞれ形成し、 前記第３および第４のＭＯＳＦＥＴのソースは互いに接
    続されていると共に、前記第４ＭＯＳＦＥＴのゲートお
    よびドレインが当該複合トランジスタ対の第２ゲートお
    よび第２ドレインをそれぞれ形成し、 前記第２ＭＯＳＦＥＴのゲートおよびドレインと前記第
    ３ＭＯＳＦＥＴのゲートおよびドレインとが共通に接続
    されて当該複合トランジスタ対の共通ソースを形成して
    いることを特徴とするコンプリメンタリ型複合トランジ
    スタ対。
  3. 【請求項３】 請求項２の構成を持つ第１コンプリメン
    タリ型複合トランジスタ対と、カレントミラー回路と、
    電流加算器とを備えてなる電流二乗回路であって、 前記コンプリメンタリ型複合トランジスタ対の第１ゲー
    トおよび第２ゲートに第１および第２の定電圧がそれぞ
    れ印加され、 前記コンプリメンタリ型複合トランジスタ対の共通ソー
    スに入力電流が供給され、 前記コンプリメンタリ型複合トランジスタ対の第１ドレ
    インは前記電流加算器の第１入力端子に接続され、 前記コンプリメンタリ型複合トランジスタ対の第２ドレ
    インは前記カレントミラー回路の入力端子に接続され、 前記カレントミラー回路の出力端子は前記電流加算器の
    第２入力端子に接続され、 前記入力電流に対して二乗特性を持つ当該電流二乗回路
    の出力電流は、前記加算器の出力端子から取り出される
    ことを特徴とする電流二乗回路。
  4. 【請求項４】 前記第１および第２の定電圧を供給する
    バイアス回路として、請求項２の構成を持つ第２コンプ
    リメンタリ型複合トランジスタ対と、その第２コンプリ
    メンタリ型複合トランジスタ対に定電流を供給するため
    の少なくとも一つの定電流源とをさらに備えており、 前記第２コンプリメンタリ型複合トランジスタ対の第１
    ゲートおよび第２ゲートは、前記第１コンプリメンタリ
    型複合トランジスタ対の第１ゲートおよび第２ゲートに
    それぞれ接続されている請求項３に記載の電流二乗回
    路。
  5. 【請求項５】 請求項１に記載の複合トランジスタを形
    成する導電型の異なる第１および第２のＭＯＳＦＥＴ
    と、 互いに導電型が異なり且つダイオード接続された第３お
    よび第４のＭＯＳＦＥＴをカスコード接続してなる第１
    ＭＯＳダイオード対と、 前記第３および第４のＭＯＳＦＥＴのいずれか一方と共
    にカレントミラー回路を形成する第５ＭＯＳＦＥＴと、 電流加算器とを備え、 前記複合トランジスタのソースまたはドレインのいずれ
    か一方は前記電流加算器の第１入力端子に接続され、且
    つ前記複合トランジスタのソースまたはドレインの他方
    は前記第１ＭＯＳダイオード対の一端にカスコード接続
    され、 前記複合トランジスタのゲートには定電圧が印加され、 前記カレントミラー回路の出力端子は前記電流加算器の
    第２入力端子に接続され、 前記複合トランジスタと前記第１ＭＯＳダイオード対の
    接続点に入力電流が供給され、 前記入力電流に対して二乗特性を持つ当該電流二乗回路
    の出力電流は、前記加算器の出力端子から取り出される
    ことを特徴とする電流二乗回路。
  6. 【請求項６】 前記定電圧を供給するバイアス回路をさ
    らに備えており、 そのバイアス回路は、請求項１に記載の複合トランジス
    タを形成する導電型の異なる第６および第７のＭＯＳＦ
    ＥＴと、 互いに導電型が異なり且つダイオード接続された第８お
    よび第９のＭＯＳＦＥＴをカスコード接続してなる第２
    ＭＯＳダイオード対と、 前記複合トランジスタと前記第２ＭＯＳダイオード対に
    定電流を供給するための少なくとも一つの定電流源とを
    備えており、 前記複合トランジスタのゲートは前記複合トランジスタ
    のゲートに接続されている請求項５に記載の電流二乗回
    路。
  7. 【請求項７】 請求項２の構成を持つ第１および第２の
    コンプリメンタリ型複合トランジスタ対を備えてなる電
    流二乗回路であって、 前記第１および第２のコンプリメンタリ型複合トランジ
    スタ対の第１ドレインは互いに接続されて当該電流二乗
    回路の出力端子を形成し、 前記第１および第２のコンプリメンタリ型複合トランジ
    スタ対の第２ドレインは互いに接続され、 前記第１および第２のコンプリメンタリ型複合トランジ
    スタ対の第１ゲートには第１定電圧が共通に印加され、
    前記第１および第２のコンプリメンタリ型複合トランジ
    スタ対の第２ゲートには第２定電圧が共通に印加され、 前記第２コンプリメンタリ型複合トランジスタ対の共通
    ソースに入力電流が供給され、 前記入力電流に対して二乗特性を持つ当該電流二乗回路
    の出力電流は、前記出力端子から取り出されることを特
    徴とする電流二乗回路。
  8. 【請求項８】 前記第１および第２の定電圧を供給する
    バイアス回路として、請求項２の構成を持つ第３コンプ
    リメンタリ型複合トランジスタ対と、その第３コンプリ
    メンタリ型複合トランジスタ対に定電流を供給するため
    の少なくとも一つの定電流源とをさらに備えており、 前記第３コンプリメンタリ型複合トランジスタ対の第１
    ゲートおよび第２ゲートは、前記第１コンプリメンタリ
    型複合トランジスタ対の第１ゲートおよび第２ゲートに
    それぞれ接続されている請求項７に記載の電流二乗回
    路。
  9. 【請求項９】 請求項２の構成を持つ第１コンプリメン
    タリ型複合トランジスタ対と、第１定電流源とを備えて
    なる電流二乗回路であって、 前記第１コンプリメンタリ型複合トランジスタ対の第１
    ドレインは前記第１定電流源の一方の端子に接続されて
    当該電流二乗回路の出力端子を形成し、 前記第１コンプリメンタリ型複合トランジスタ対の第２
    ドレインは前記第１定電流源の他方の端子に接続され、 前記第１コンプリメンタリ型複合トランジスタ対の第１
    および第２のゲートには第１および第２の定電圧がそれ
    ぞれ印加され、 前記第１コンプリメンタリ型複合トランジスタ対の共通
    ソースに入力電流が供給され、 前記入力電流に対して二乗特性を持つ当該電流二乗回路
    の出力電流は、前記出力端子から取り出されることを特
    徴とする電流二乗回路。
  10. 【請求項１０】 前記第１および第２の定電圧を供給す
    るバイアス回路として、請求項３の構成を持つ第２コン
    プリメンタリ型複合トランジスタ対と、その第２コンプ
    リメンタリ型複合トランジスタ対に定電流を供給するた
    めの少なくとも一つの定電流源とをさらに備えており、 前記第２コンプリメンタリ型複合トランジスタ対の第１
    ゲートおよび第２ゲートは、前記第１コンプリメンタリ
    型複合トランジスタ対の第１ゲートおよび第２ゲートに
    それぞれ接続されている請求項９に記載の電流二乗回
    路。
  11. 【請求項１１】 請求項２の構成を持つ第１および第２
    のコンプリメンタリ型複合トランジスタ対と、第１およ
    び第２のカレントミラー回路と、第１および第２の電流
    加算器と、電流減算器とを備えてなるマルチプライヤで
    あって、 前記第１および第２のコンプリメンタリ型複合トランジ
    スタ対の第１ゲートに第１定電圧が共通に印加され、 前記第１および第２のコンプリメンタリ型複合トランジ
    スタ対の第２ゲートに第２定電圧が共通に印加され、 前記第１および第２のコンプリメンタリ型複合トランジ
    スタ対の共通ソースに第１および第２の入力電流がそれ
    ぞれ供給され、 前記第１および第２のコンプリメンタリ型複合トランジ
    スタ対の第１ドレインは前記第１および第２の電流加算
    器の第１入力端子にそれぞれ接続され、 前記第１および第２のコンプリメンタリ型複合トランジ
    スタ対の第２ドレインは前記第１および第２のカレント
    ミラー回路の入力端子にそれぞれ接続され、 前記第１および第２のカレントミラー回路の出力端子は
    前記第１および第２の電流加算器の第２入力端子にそれ
    ぞれ接続され、 前記第１入力電流に対して二乗特性を持つ第１出力電流
    は、前記第１電流加算器の出力端子から取り出され、 前記第２入力電流に対して二乗特性を持つ第２出力電流
    は、前記第２電流加算器の出力端子から取り出され、 前記電流減算器は前記第１および第２の出力電流の間で
    減算を行って当該マルチプライヤの出力電流を出力する
    ことを特徴とするマルチプライヤ。
  12. 【請求項１２】 前記第１および第２の定電圧を供給す
    るバイアス回路として、請求項２の構成を持つ第３コン
    プリメンタリ型複合トランジスタ対と、その第３コンプ
    リメンタリ型複合トランジスタ対に定電流を供給するた
    めの少なくとも一つの定電流源とをさらに備えており、 前記第３コンプリメンタリ型複合トランジスタ対の第１
    ゲートは、前記第１および第２のコンプリメンタリ型複
    合トランジスタ対の第１ゲートに共通に接続され、 前記第３コンプリメンタリ型複合トランジスタ対の第２
    ゲートは、前記第１および第２のコンプリメンタリ型複
    合トランジスタ対の第２ゲートに共通に接続されている
    請求項１１に記載のマルチプライヤ。
  13. 【請求項１３】 請求項１に記載の構成を持つ第１複合
    トランジスタを形成する導電型の異なる第１および第２
    のＭＯＳＦＥＴと、 互いに導電型が異なり且つダイオード接続された第３お
    よび第４のＭＯＳＦＥＴをカスコード接続してなる第１
    ＭＯＳダイオード対と、 前記第３および第４のＭＯＳＦＥＴのいずれか一方と共
    に第１カレントミラー回路を形成する第５ＭＯＳＦＥＴ
    と第１電流加算器と、 請求項１に記載の構成を持つ第２複合トランジスタを形
    成する導電型の異なる第６および第７のＭＯＳＦＥＴ
    と、 互いに導電型が異なり且つダイオード接続された第８お
    よび第９のＭＯＳＦＥＴをカスコード接続してなる第２
    ＭＯＳダイオード対と、 前記第８および第９のＭＯＳＦＥＴのいずれか一方と共
    に第２カレントミラー回路を形成する第１０ＭＯＳＦＥ
    Ｔと、 第２電流加算器と、 電流減算器とを備え、 前記第１複合トランジスタのソースまたはドレインのい
    ずれか一方は前記第１電流加算器の第１入力端子に接続
    され、且つ前記第１複合トランジスタのソースまたはド
    レインの他方は前記第１ＭＯＳダイオード対の一端にカ
    スコード接続され、 前記第１複合トランジスタのゲートには定電圧が印加さ
    れ、 前記第１カレントミラー回路の出力端子は前記第１電流
    加算器の第２入力端子に接続され、 前記第２複合トランジスタと前記第１ＭＯＳダイオード
    対の接続点に第１入力電流が供給され、 前記第１入力電流に対して二乗特性を持つ第１出力電流
    は、前記第１加算器の出力端子から取り出され、 前記第２複合トランジスタのソースまたはドレインのい
    ずれか一方は前記第２電流加算器の第１入力端子に接続
    され、且つ前記第２複合トランジスタのソースまたはド
    レインの他方は前記第２ＭＯＳダイオード対の一端にカ
    スコード接続され、 前記第２複合トランジスタのゲートには前記定電圧が印
    加され、 前記第２カレントミラー回路の出力端子は前記第２電流
    加算器の第２入力端子に接続され、 前記第２複合トランジスタと前記第２ＭＯＳダイオード
    対の接続点に第２入力電流が供給され、 前記第２入力電流に対して二乗特性を持つ第２出力電流
    は、前記第２加算器の出力端子から取り出され、 前記電流減算器は、前記第１および第２の出力電流の間
    で減算を行って当該マルチプライヤの出力電流を出力す
    ることを特徴とするマルチプライヤ。
  14. 【請求項１４】 前記定電圧を供給するバイアス回路を
    さらに備えており、 そのバイアス回路は、請求項１に記載の構成を持つ第３
    複合トランジスタを形成する導電型の異なる第１１およ
    び第１２のＭＯＳＦＥＴと、 互いに導電型が異なり且つダイオード接続された第１３
    および第１４のＭＯＳＦＥＴをカスコード接続してなる
    第３ＭＯＳダイオード対と、 前記第３複合トランジスタと前記第３ＭＯＳダイオード
    対に定電流を供給するための少なくとも一つの定電流源
    とを備えており、 前記第３複合トランジスタのゲートは前記第１および第
    ２の複合トランジスタのゲートに共通に接続されている
    請求項１３に記載のマルチプライヤ。
  15. 【請求項１５】 請求項２の構成を持つ第１および第２
    のコンプリメンタリ型複合トランジスタ対を備えてなる
    第１電流二乗回路と、 請求項３の構成を持つ第４および第４のコンプリメンタ
    リ型複合トランジスタ対を備えてなる第２電流二乗回路
    と、 電流減算器とを備えてなり、 第１および第２の入力電流を乗算するマルチプライヤで
    あって、 前記第１電流二乗回路では、 前記第１および第２のコンプリメンタリ型複合トランジ
    スタ対の第１ドレインは互いに接続されて当該第１電流
    二乗回路の出力端子を形成し、 前記第１および第２のコンプリメンタリ型複合トランジ
    スタ対の第２ドレインは互いに接続され、 前記第１および第２のコンプリメンタリ型複合トランジ
    スタ対の第１ゲートには第１定電圧が共通に印加され、
    前記第１および第２のコンプリメンタリ型複合トランジ
    スタ対の第２ゲートには第２定電圧が共通に印加され、 前記第２コンプリメンタリ型複合トランジスタ対の共通
    ソースに前記第１および第２の入力電流の和電流が供給
    され、 前記第１および第２の入力電流の和電流に対して二乗特
    性を持つ当該第１電流二乗回路の出力電流は、前記電流
    減算器の第１入力端子に印加され、 前記第２電流二乗回路では、 前記第３および第４のコンプリメンタリ型複合トランジ
    スタ対の第１ドレインは互いに接続されて当該第２電流
    二乗回路の出力端子を形成し、 前記第３および第４のコンプリメンタリ型複合トランジ
    スタ対の第２ドレインは互いに接続され、 前記第３および第４のコンプリメンタリ型複合トランジ
    スタ対の第１ゲートには前記第１定電圧が共通に印加さ
    れ、前記第３および第４のコンプリメンタリ型複合トラ
    ンジスタ対の第２ゲートには前記第２定電圧が共通に印
    加され、 前記第３および第４のコンプリメンタリ型複合トランジ
    スタ対の共通ソースに前記第１および第２の入力電流が
    それぞれ供給され、 前記第１入力電流と前記第２入力電流の差に対して二乗
    特性を持つ当該第２電流二乗回路の出力電流は、前記電
    流減算器の第２入力端子に印加され、 前記第１および第２の入力電流の積に対応する当該マル
    チプライヤの出力電流は前記電流減算器の出力端子から
    取り出されることを特徴とするマルチプライヤ。
  16. 【請求項１６】 前記第１および第２の定電圧を供給す
    るバイアス回路として、請求項２の構成を持つ第５コン
    プリメンタリ型複合トランジスタ対と、その第５コンプ
    リメンタリ型複合トランジスタ対に定電流を供給するた
    めの少なくとも一つの定電流源とをさらに備えており、 前記第５コンプリメンタリ型複合トランジスタ対の第１
    ゲートは、前記第１、第２、第３および第４のコンプリ
    メンタリ型複合トランジスタ対の第１ゲートに共通に接
    続され、 前記第５コンプリメンタリ型複合トランジスタ対の第２
    ゲートは、前記第１、第２、第３および第４のコンプリ
    メンタリ型複合トランジスタ対の第２ゲートに共通に接
    続されている請求項１５に記載のマルチプライヤ。
  17. 【請求項１７】 請求項２の構成を持つ第１、第２およ
    び第３のコンプリメンタリ型複合トランジスタ対と、第
    １定電流源と、電流減算器とを備えてなり、第１および
    第２の入力電流を乗算するマルチプライヤであって、 前記第１コンプリメンタリ型複合トランジスタ対の第１
    ドレインと前記第１定電流源の一方の端子は、前記電流
    減算器の第１入力端子に共通に接続され、 前記第１コンプリメンタリ型複合トランジスタ対の第２
    ドレインと前記第１定電流源の他方の端子は互いに接続
    され、 前記第２および第３のコンプリメンタリ型複合トランジ
    スタ対の第１ドレインは、前記電流減算器の第２入力端
    子に共通に接続され、 前記第２および第３のコンプリメンタリ型複合トランジ
    スタ対の第２ドレインは互いに接続され、 前記第１、第２および第３のコンプリメンタリ型複合ト
    ランジスタ対の第１ゲートには第１定電圧がそれぞれ印
    加され、 前記第１、第２および第３のコンプリメンタリ型複合ト
    ランジスタ対の第２ゲートには第２の定電圧がそれぞれ
    印加され、 前記第１コンプリメンタリ型複合トランジスタ対の共通
    ソースに前記第１および第２の入力電流の和電流が供給
    され、 前記第２および第３のコンプリメンタリ型複合トランジ
    スタ対の共通ソースに前記第１および第２の入力電流が
    それぞれ供給され、 前記第１および第２の入力電流の積に対応する当該マル
    チプライヤの出力電流は前記電流減算器の出力端子から
    取り出されることを特徴とするマルチプライヤ。
  18. 【請求項１８】 前記第１および第２の定電圧を供給す
    るバイアス回路として、請求項２の構成を持つ第４コン
    プリメンタリ型複合トランジスタ対と、その第４コンプ
    リメンタリ型複合トランジスタ対に定電流を供給するた
    めの少なくとも一つの定電流源とをさらに備えており、 前記第４コンプリメンタリ型複合トランジスタ対の第１
    ゲートは、前記第１、第２および第３のコンプリメンタ
    リ型複合トランジスタ対の第１ゲートにそれぞれ接続さ
    れ、 前記第４コンプリメンタリ型複合トランジスタ対の第２
    ゲートは、前記第１、第２および第３のコンプリメンタ
    リ型複合トランジスタ対の第２ゲートにそれぞれ接続さ
    れている請求項１７に記載のマルチプライヤ。
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* Cited by examiner, † Cited by third party
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JP2009104463A (ja) * 2007-10-24 2009-05-14 Nec Electronics Corp 乗算回路
JP2015122678A (ja) * 2013-12-25 2015-07-02 パナソニック株式会社 低雑音増幅器

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