JPH10295098A

JPH10295098A - 発電機の電圧調整装置

Info

Publication number: JPH10295098A
Application number: JP9114455A
Authority: JP
Inventors: Kiyokatsu Sato; 清勝佐藤
Original assignee: Sanken Electric Co Ltd
Current assignee: Sanken Electric Co Ltd
Priority date: 1997-04-16
Filing date: 1997-04-16
Publication date: 1998-11-04
Anticipated expiration: 2017-04-16
Also published as: JP3119298B2; EP0872950A1; US5923151A; EP0872950B1

Abstract

(57)【要約】【課題】交流発電機の負荷急増時に界磁巻線の励磁電
流を徐々に増大させるための制御回路の構成が複雑であ
った。【解決手段】発電機の出力電圧の検出電圧Ｖa と基準
電圧Ｖr とを比較器５２で比較する。一定の周期でリセ
ットするＲＳフリップフロップ５５を設ける。フリップ
フロップ５５のセット端子を比較器５２に接続し、フリ
ップフロップ５５から定常時にＰＷＭ信号を発生させ
る。負荷急増時に、デューティー比が徐々に大きくなる
ＰＷＭ信号を発生させるためのディジタル回路５６を設
ける。フリップフロップ５５の出力とディジタル回路５
６の出力とをＮＯＲゲート５７を介してトランジスタ４
８、４９に供給する。ディジタル回路５６は第１及び第
２のダウンカウンタとＰＷＭ信号発生器とで構成する。
ディジタル回路５６は定常時におけるデューティー比を
保持している。負荷急増時には保持しているデューティ
ー比を基準にしてデューティー比を変化させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は車両の発電機の電圧調整
に好適な電圧調整装置に関する。

【０００２】

【従来の技術及び発明が解決しょうとする課題】車両用
交流発電機の出力電圧を調整するために界磁巻線に直列
にスイッチを接続し、このスイッチのオン・オフによっ
て界磁巻線の電流を制御することは公知である。界磁巻
線に直列に接続されたスイッチをオン・オフする方法に
は次の２つがある。第１の方法は、発電機の出力電圧を
検出し、検出電圧が所望電圧よりも高い時にスイッチを
オフにし、検出電圧が所望電圧よりも低い時にスイッチ
をオンにする方法である。この第１の方法は、電圧調整
回路の構成が比較的単純であるという長所を有する反
面、負荷が急に増加して出力電圧が急に低下した時に、
界磁巻線に流れる電流の平均値が急激に増大し、発電機
がこれを回転するエンジンに大きな駆動トルクを要求
し、エンジンの回転速度の低下が生じ、円滑な運転を妨
害するという欠点を有する。

【０００３】第２の方法は、例えば米国特許第４，６３
６，７０６号に記載されているようにアップダウンカウ
ンタによってスイッチのオン期間を調整する方法であ
る。この第２の方法においては、発電機の出力電圧が所
望値よりも高い時にはアップダウンカウンタをダウンカ
ウントさせ、スイッチのオン時間幅を短くし、発電機の
出力電圧が所望値よりも低い時にはアップダウンカウン
タをアップカウントさせ、スイッチのオン時間幅を長く
する。この第２の方法によれば、アップダウンカウンタ
のカウントの速さを調整することによってスイッチのオ
ン幅の変化の速度即ち界磁巻線の電流の変化の速度を調
整することができるので、発電機の駆動トルクの急変を
防ぐことができる。しかし、第２の方法ではアップダウ
ンカウンタを使用してスイッチオンの時間幅を広げる制
御と狭める制御との両方を行うので、制御回路が複雑に
なる。

【０００４】そこで、本発明の目的は、発電機の出力電
圧が大幅に低下した時にこの出力電圧を所望電圧値まで
円滑に回復させることができると共に、回路構成を簡単
且つ安価にすることができる電圧調整装置を提供するこ
とにある。

【０００５】

【課題を解決するための手段】上記課題を解決し、上記
目的を達成するための本発明は、電機子巻線と界磁巻線
とを有する発電機のための電圧調整装置であって、前記
界磁巻線の励磁をオン・オフするために前記界磁巻線に
直列に接続されたスイッチと、前記発電機の出力電圧を
検出するための電圧検出手段と、基準電圧源と、前記電
圧検出手段と前記基準電圧源とに接続され、前記電圧検
出手段から得られた検出電圧と前記基準電圧源から得ら
れた基準電圧とを比較して前記検出電圧が前記基準電圧
よりも高くなったか否かを示す出力を発生する比較器
と、前記スイッチのオン・オフを検出して前記スイッチ
のオン期間とオフ期間とを区別するスイッチ状態検出信
号を得るためのスイッチ状態検出手段と、所定の周期で
リセットパルスを発生するリセットパルス発生手段と、
前記比較器に接続された第１の入力端子と前記リセット
パルス発生手段に接続された第２の入力端子と出力端子
とを有し、前記リセットパルス発生手段から発生したリ
セットパルスに応答して前記出力端子から第１の電圧レ
ベルの出力が得られ、前記検出電圧が前記基準電圧より
も高くなった時点を示す前記比較器の出力に応答して前
記出力端子から第２の電圧レベルの出力が得られるよう
に形成され、前記比較器から前記リセットパルスの周期
以内に前記検出電圧が前記基準電圧よりも高くなったこ
とを示す出力が得られている時に第１のパルス幅変調信
号を発生する第１のパルス幅変調信号発生手段と、前記
スイッチ状態検出手段に接続され、前記スイッチのオン
時間幅を計測するカウンタと、前記カウンタ及び前記比
較器及び前記リセットパルス発生手段に接続され、前記
リセットパルスの周期以内に前記比較器から前記検出電
圧が前記基準電圧よりも高くなったことを示す出力が発
生した時には、前記カウンタにより計測された前記スイ
ッチのオン時間幅を保持するためのスイッチオン幅調整
信号を作成し、前記リセットパルスの周期以内に前記比
較器から前記検出電圧が前記基準電圧よりも高くなった
ことを示す出力が発生しなかった時には、前記スイッチ
のオン期間を前記リセットパルスの周期よりも長い所定
時間が経過する毎に徐々に長くするためのスイッチオン
幅調整信号を作成するスイッチオン幅調整信号作成手段
と、前記スイッチオン幅調整信号作成手段に接続され、
前記スイッチオン幅調整信号によって指示された前記ス
イッチのオン時間幅を有する第２のパルス幅変調信号を
発生する第２のパルス幅変調信号発生手段と、前記第１
及び第２のパルス幅変調信号発生手段に接続され、前記
リセットパルスの周期以内に前記比較器から前記検出電
圧が前記基準電圧よりも高くなったことを示す出力が発
生した時には前記第１のパルス幅変調信号に基づいて前
記スイッチをオン・オフ制御し、前記リセットパルスの
周期以内に前記比較器から前記検出電圧が前記基準電圧
よりも高くなったことを示す出力が発生しなかった時に
は前記第２のパルス幅変調信号に基づいて前記スイッチ
をオン・オフ制御するスイッチ制御手段とを備えている
ことを特徴とする電圧調整装置に係わるものである。な
お、請求項２に示すように発電機を交流発電機とし、こ
の出力電圧を整流器を介して検出することができる。ま
た、請求項３に示すように交流発電機の出力を整流して
界磁巻線の励磁に使用することができる。また、請求項
４に示すように発電機を車両のエンジンで駆動すること
ができる。また、請求項５に示すように第１のパルス幅
変調信号発生手段をフリップフロップとすることができ
る。また、請求項６に示すようにスイッチ状態検出手段
を第１及び第２の電圧レベルから成る２値信号で得るこ
とができる。また、請求項７に示すようにカウンタをダ
ウンカウンタとすることが望ましい。また、請求項８に
示すようにスイッチオン幅調整信号作成手段を、複数の
トリガタイプフリップフロップの縦続接続回路で形成す
ることができる。この縦続接続回路は、負荷がほぼ一定
の定常時と負荷の減少時にはオン幅計測用のダウンカウ
ンタの出力を保持するために使用され、負荷が急増して
出力電圧が大幅に低下した時にはダウンカウンタとして
使用される。また、請求項９に示すように第２のパルス
幅変調信号発生手段を、基準データ発生手段と、この基
準データ発生手段の出力スイッチオン幅調整信号作成手
段の出力との比較に基づいて第２のパルス幅変調信号を
得る論理回路で形成することができる。また、請求項１
０に示すようにスイッチ制御手段をＮＡＮＤゲート又は
ＡＮＤゲートとすることができる。

【０００６】

【発明の作用及び効果】各請求項の発明によれば、負荷
が減少時と定常時においては比較器とリセットパルス発
生手段の出力に基づいて第１のパルス幅変調信号を形成
するので、第１のパルス幅変調信号を簡単な回路によっ
て容易に得ることができる。また、スイッチのオン時間
幅をカウンタによって計測し、定常時にはこれを保持
し、他方、負荷急増によって比較器から検出電圧が基準
電圧に達したことを示す出力が得られない時には定常時
に保持したオン時間幅を徐々に増大させるので、界磁巻
線の励磁を徐々に強めることが可能になる。この結果、
発電機の駆動トルクが急に増大することがなくなり、発
電機の駆動装置（エンジン）の負担が軽減し、この円滑
な運転が可能になる。また、第１及び第２のパルス幅変
調信号発生回路を設け、負荷急増時以外は第１のパルス
幅変調信号発生手段の出力でスイッチをオン・オフ制御
し、負荷急増時には第２のパルス幅変調信号発生手段の
出力でスイッチをオン・オフ制御する構成であるので、
スイッチオン幅調整信号作成手段はスイッチのオン時間
幅を徐々に広げる方向のみに調整するように構成され
る。従って、スイッチのオン時間幅を広げる制御と狭め
る制御との両方を行う従来の方法よりも回路構成が簡単
になる。請求項５の発明では、第１のパルス幅変調信号
発生手段がフリップフロップであるので、この構成が極
めて簡単になる。また、請求項７の発明では、ダウンカ
ウンタによってスイッチのオン時間幅を計測するので、
この計測を簡単に達成することができる。また、請求項
８の発明では、複数のトリガタイプフリップフロップの
縦続接続回路を定常時のスイッチのオン時間幅を示すデ
ータの保持と、負荷急増時におけるオン時間幅を徐々に
増大させるためのデータ作成との両方に使用するので、
電圧調整装置の回路構成が簡単になる。また、請求項９
の発明によれば、論理回路を使用して第２のパルス幅変
調信号を形成するので、第２のパルス幅変調信号発生手
段を簡単且つ低コストの回路で達成することができる。
また、請求項１０の発明によれば、第１及び第２のパル
ス幅変調信号を選択してスイッチを制御するためのスイ
ッチ制御手段をＮＡＮＤゲート又はＡＮＤゲートから成
る論理ゲート回路としたので、両信号の切換えを円滑且
つ容易に達成することができる。

【０００７】

【実施例】次に、図１〜図１０を参照して本発明の実施
例に係わる車両用交流発電機の電圧調整装置を説明す
る。図１に示す車両の電源装置は、交流発電機１０を有
する。この交流発電機１０は、３相Ｙ接続（星形接続）
された電機子巻線（固定子巻線）１１と界磁巻線１２と
から成る。なお電機子巻線１１はデルタ（三角）接続に
することもできる。界磁巻線１２は回転子を構成するも
のであって、車両のエンジン（機関）１３によって回転
される。界磁巻線１２に電流を流すために１対のスリッ
プリング１３、１４と１対のブラシ１５、１６が設けら
れている。

【０００８】交流発電機１０の出力を整流して直流電圧
を得るために３相整流器１７が設けられている。整流器
１７は第１、第２、第３、第４、第５、第６、第７、第
８及び第９のダイオード１８、１９、２０、２１、２
２、２３、２４、２５、２６によって構成されており、
３つの交流入力端子２７、２８、２９は３相電機子巻線
１１の３つの出力ラインに接続されている。第１、第２
及び第３のダイオード１８、１９、２０は３つの交流入
力端子２７、２８、２９と第１の直流出力端子３０との
間に接続されている。第４、第５及び第６のダイオード
２１、２２、２３はグランド端子３１と３つの交流入力
端子２７、２８、２９との間に接続されている。第７、
第８及び第９のダイオード２４、２５、２６は３つの交
流入力端子２７、２８、２９と第２の直流出力端子３２
との間に接続されている。第１及び第２の直流出力端子
３０、３２には第１及び第２の直流出力用ライン（導
線）３３、３４が接続され、グランド端子３１にはグラ
ンドライン（導線）３５が接続されている。この実施例
では第１〜第６のダイオード１８〜２３で３相ブリッジ
型全波整流回路を形成し、更に、第４〜第９のダイオー
ド２１〜２６によっても３相ブリッジ型全波整流回路を
形成している。しかし、第４、第５及び第６のダイオー
ド２１〜２３を上記の２つの全波整流回路で兼用しない
で、第７〜第９のダイオード２４〜２６のために３個の
負側のダイオードを追加することができる。また、第７
〜第９のダイオード２４〜２６を省き、第２の直流出力
ライン３４を第１の直流出力端子３０に接続することも
できる。

【０００９】第１の直流出力ライン３３とグランドライ
ン３５との間に蓄電池３６が接続されている。車両の電
気的負荷３７はスイッチ３８を介して蓄電池３６に並列
に接続されている。

【００１０】界磁巻線１２の一端はスリップリング１３
とブラシ１５を介して第２の直流出力端子３２に接続さ
れ、この他端はスリップリング１４とブラシ１６とライ
ン（導線）３９を介して電圧調整器４０に接続されてい
る。

【００１１】電圧調整器４０は蓄電池３６の電圧値に応
じて界磁巻線１２の界磁電流を調整するものであって、
電圧検出用ライン４１によって蓄電池３６の正側端子に
接続され、グランドライン４２によってグランドライン
３５に接続され、界磁巻線１２を含む閉回路形成用ライ
ン４３によって界磁巻線１２の一端に接続されている。
なお、電圧調整器４０は図２に示すように種々の回路要
素を含むが、図１には界磁巻線１２に直列に接続された
トランジスタ４８及び界磁巻線１２に並列に接続された
ダイオ−ド４３ａのみが示されている。

【００１２】交流発電機１０の界磁巻線１２に起動電流
を流すために蓄電池３６の一端がキースイッチ４５と電
流制限抵抗４６と逆流阻止ダイオード４７とを介し界磁
巻線１２の一端に接続されている。また、図示が省略さ
れているが、キースイッチ４５の出力側端子はエンジン
１３の周知のセルモーター（始動モータ）にも接続され
ている。

【００１３】図２は図１の電圧調整器４０を詳しく示
す。この電圧調整器４０は界磁巻線１２の励磁電流を断
続制御するための半導体スイッチとしてのダーリントン
（darlington ）接続された２つのＮＰＮ型トランジス
タ４８、４９を有する。トランジスタ４８のコレクタは
ライン３９を介して図１の界磁巻線１２の他端（左端）
に接続され、このエミッタはライン４２を介して図１の
グランドライン３５に接続されている。トランジスタ４
８がオン・オフ動作すると、整流器１７から界磁巻線１
２に流れる界磁電流がオン・オフされる。

【００１４】トランジスタ４８の導通率即ちデューティ
ー比を蓄電池３６の電圧即ち整流器１７の直流出力電圧
に基づいて制御するために、第１及び第２の電圧検出抵
抗５０、５１と、電圧比較器（コンパレータ）５２と、
基準電圧源用の第１及び第２の抵抗５３、５４と、第１
のパルス幅変調（ＰＷＭ）信号形成手段としてのＲＳフ
リップフロップ５５と、第２のパルス幅変調信号形成手
段を含むディジタル回路５６と、スイッチンク制御手段
としてＮＯＲゲート５７と、バッファ増幅器５８と、ス
イッチ状態検出手段としての抵抗５９及びツエナーダイ
オード６０とが設けられている。発電機１０の出力電圧
検出手段としての第１の電圧検出抵抗５０の一端はライ
ン４１によって図１の蓄電池３６の一端及び整流器１７
の第１の直流出力端子３０に接続されている。この第１
の電圧検出抵抗５０の他端は第２の電圧検出抵抗５１を
介してグランドライン４２に接続されている。比較器５
２の一方の入力端子は第１及び第２の電圧検出抵抗５
０、５１の相互接続点に接続され、他方の入力端子は第
１及び第２の基準電圧用の抵抗５３、５４の相互接続点
に接続されている。第１及び第２の基準電圧用抵抗５
３、５４は電圧電源端子６１とグランドライン４２との
間に接続されているので、定電圧電源端子６１の電圧を
第１及び第２の基準電圧用抵抗５３、５４で分圧した値
に相当する基準電圧が比較器５２の他方の入力端子に供
給される。ディジタル回路５６は、第１の入力ライン６
２によって比較器５２の出力端子に接続され、また第２
の入力ライン６３によってスイッチ状態検出用抵抗５９
を介してトランジスタ４８のコレクタに接続され、第１
の出力ライン６４によってフリップフロップ５５のリセ
ット端子Ｒに接続され、第２の出力ライン６５によって
ＮＯＲゲート５７の一方の入力端子に接続されている。
このディジタル回路５６はフリップフロップ５５に図８
（Ｃ）のリセット信号Ｓ3 を供給する機能と、ＮＯＲゲ
ート５７に図８（Ｈ）に示すような第２のパルス幅変調
信号Ｓ4 を供給する機能を有する。なお、このディジタ
ル回路５６の詳細は後で説明する。第１のパルス幅変調
信号発生手段としてのフリップフロップ５５のセット端
子Ｓは比較器５２の出力端子に接続され、この出力端子
はＮＯＲゲート５７の他方の入力端子に接続されてい
る。スイッチ制御手段を構成する論理ゲートとしてのＮ
ＯＲゲート５７の出力端子はバッファ増幅器５８を介し
てトランジスタ４９のベースに接続されている。スイッ
チ状態検出手段を構成するクランプ用ツエナーダイオー
ド６０は抵抗５９を介してトランジスタ４８に並列に接
続されている。トランジスタ４８のオン期間にはこのコ
レクタ・エミッタ間電圧が低くなるので、第２の入力ラ
イン６３には第１の電圧レベル（低レベル）のスイッチ
状態検出信号Ｓ2 が得られ、トランジスタ４８のオフ期
間にはこのコレクタ・エミッタ間電圧が高くなるので、
第２の入力ライン６３には第２の電圧レベル（高レベ
ル）のスイッチ状態検出信号Ｓ2 が得られる。なお、ツ
エナーダイオード６０はトランジスタ４８のオフ期間に
導通して一定電圧になる。従って、スイッチ状態検出信
号の第２の電圧レベル（高レベル）は安定化された一定
電圧になる。トランジスタ４８のオンの期間に界磁巻線
１２に蓄積されたエネルギをトランジスタ４８のオフ期
間に放出するためにダイオード４３ａがライン３９とラ
イン４３との間に接続されている。これによりトランジ
スタ４８のオフ期間にも界磁巻線１２に電流が流れる。

【００１５】図２のディジタル回路５６の詳細な説明を
する前に図２の電圧調整器４０の動作を概略的に説明す
る。図１においてスイッチ３８を介して整流器１７に接
続された負荷３７の急激な増大が発生しない定常状態に
おいては、図８（Ｃ）の例えばｔ0 時点のリセット信号
（リセットパルス）Ｓ3 に同期してＮＯＲゲート５７の
出力が図８（Ｈ）に示すように高レベルになり、その
後、図８（Ｅ）のｔ1 に示す比較器５２の出力信号Ｓ1
即ち高レベル出力パルスに同期してＮＯＲゲート５７の
出力が低レベルに戻る。従って、図８のｔ0 〜ｔ1 期間
にトランジスタ４８がオンになって整流器１７と界磁巻
線１２とトランジスタ４８とから成る閉回路が形成さ
れ、界磁巻線１２に励磁電流が流れる。界磁巻線１２は
インダクタンスを有するので、トランジスタ４８のオン
期間に励磁電流が時間の経過と共に傾斜を有して増大
し、発電機１０の出力電圧及び整流器１７の出力電圧も
傾斜を有して増大する。従って、図２の比較器５２の正
入力端子に入力する検出電圧Ｖaも図８（Ｄ）に示すよ
うにｔ0 〜ｔ1 期間に傾斜を有して増大し、ｔ1 時点で
基準電圧Ｖr を横切り、比較器５２の出力信号Ｓ1 は図
８（Ｅ）に示すように低レベル電圧から高レベル電圧に
転換する。ｔ1 時点で比較器５２から高レベルの出力パ
ルスが発生すると、これに応答してフリップフロップ５
５がセット状態となり、この出力端子Ｑが図８（Ｇ）に
示すようにｔ1 時点で高レベルに転換する。フリップフ
ロップ５５は図８（Ｃ）に示す一定周期のリセット信号
Ｓ3 に同期してリセットされ、図８（Ｅ）に示す比較器
５２の出力信号Ｓ1 に同期してセットされ、図８（Ｇ）
に示す第１のパルス幅変調波（ＰＷＭ波）を発生する。
図８（Ｇ）のフリップフロップ５５の出力はＮＯＲゲー
ト５７で反転されて図８（Ｉ）のＰＷＭパルスに変換さ
れる。図８（Ｉ）のＰＷＭパルスはバッファ増幅器５８
を介してトランジスタ４９のベースに供給され、２つの
トランジスタ４９及び４８が図８（Ｉ）のＮＯＲゲート
の高レベル期間ｔ0 〜ｔ1 に対応してオン状態になる。
なお、定常動作時においては、ディジタル回路５６の第
２の出力ライン６５に図８（Ｈ）に示すように図８
（Ｇ）のフリップフロップ５５の出力に同期した第２の
パルス幅変調信号Ｓ4 が発生するので、フリップフロッ
プ５５の出力が低レベルの時に信号Ｓ4 も低レベルにな
り、この結果、ＮＯＲゲート５７からフリップフロップ
５５の出力の位相反転信号を得ることが可能になる。換
言すれば、定常動作時においては、ディジタル回路５６
の第２の出力ライン６５の信号Ｓ4 がフリップフロップ
５５の出力によるトランジスタ４８、４９の制御を妨害
しない。トランジスタ４８のオン・オフによって界磁巻
線１２の励磁が断続的に制御されると、界磁巻線１２の
電流の平均値が変化する。

【００１６】図１の負荷３７が急に大きくなり、発電機
１０及び整流器１７の出力電圧が大幅に低下し、図２の
比較器５２の正入力端子に供給される検出電圧Ｖa も大
幅に低下すると、図９（Ａ）のｔ0 〜ｔ7 期間に示すよ
うに比較的長い期間にわたって検出電圧Ｖa が基準電圧
Ｖr よりも低い状態に保たれる。このため、比較器５２
の出力信号Ｓ1 は図９のｔ0 〜ｔ7 の期間に低レベルに
保たれ、フリップフロップ５５にセット入力トリガが付
与されず、フリップフロップ５５の出力は低レベルに保
たれ、フリップフロップ５５はトランジスタ４８、４９
のオン・オフ制御に無関係になり、ここから第１のパル
ス幅変調信号が発生しなくなる。一方、ディジタル回路
５６は、第２のパルス幅変調（ＰＷＭ）信号Ｓ4 を作成
して第２の出力ライン６５に出力する。この第２のＰＷ
Ｍ信号Ｓ4 のデューティー比は図９のｔ0 〜ｔ7 におい
て階段状に変化する。なお、ディジタル回路５６は定常
時において図８（Ｈ）のｔ0 〜ｔ1 の期間がオン期間と
なる第２のＰＷＭ信号Ｓ4を発生しているので、負荷急
増時には定常時の第２のＰＷＭ信号Ｓ4 を基準にしたデ
ュ−ティ比の階段状変化が生じる。第２のＰＷＭ信号Ｓ
4 のデュ−ティ比が図９（Ｄ）に示すように階段状に変
化すると、トランジスタ４８を介して界磁巻線１２に流
れる電流が急に増大せず、徐々に増大する。この結果、
発電機１０はこの回転子を駆動するためにエンジン１３
に対して急に大きなトルクを要求しない。エンジン１３
に対して急に大きなトルクが要求されなければ、エンジ
ン１３の回転数の落ち込みが少なく、エンジン１３によ
る車の走行を円滑に継続することができる。図９のｔ7
時点で検出電圧Ｖa が基準電圧Ｖr に戻ると、比較器５
２から高レベルの出力信号Ｓ1 が再び発生し、フリップ
フロップ５５がセットされ、このフリップフロップ５５
から第１のＰＷＭ信号が得られ、これによる制御が開始
する。またディジタル回路５６は再び正常時動作に戻
る。

【００１７】

【ディジタル回路５６】負荷３７が急増した時の円滑の
運転を可能にするためのディジタル回路５６は、図３に
示すように発振器６６と分周器６７とリセットパルス発
生手段としてのＡＮＤゲート６８と第１及び第２のダウ
ンカウンタ６９、７０とパルス幅変調信号発生器７１と
から成る。発振器６６はトランジスタ４８のオン・オフ
周期よりも十分に短い周期で図１０（Ａ）に示す、周波
数ｆ0 の基本クロック信号ｆ0 を発生する。

【００１８】分周器６７は、クロック入力端子ＣＫと第
１、第２、第３、第４、第５、第６、第７及び第８の出
力端子Ｔ1 、Ｔ2 、Ｔ3 、Ｔ4 、Ｔ5 、Ｔ6 、Ｔ7 、Ｔ
8 を有し、クロック信号ｆ0 を分周した分周信号ｆ1 、
ｆ2 、ｆ3 、ｆ4 、ｆ5 、ｆ6 、−ｆ6 及びｆ7 を発生
する。なお、ここで−ｆ6 はｆ6 の位相反転信号を示
す。図４は分周器６７の詳細を示すものであって、１２
個のトリガタイプのフリップフロップ７１〜８２の縦続
接続によって形成されている。第１段目のフリップフロ
ップ７１のトリガ入力端子Ｔはクロック信号入力端子Ｃ
Ｋに接続され、図３のクロック発生器６６のクロック信
号ｆ0 を受け入れる。第２段目〜第１２段目のフリップ
フロップ７２〜８２のトリガ入力端子Ｔは前段のフリッ
プフロップ端子の出力端子Ｑに接続されている。第１〜
第６の出力端子Ｔ1 〜Ｔ6 は第１〜第６段目のフリップ
フロップ７１〜７６の出力端子にそれぞれ接続されてお
り、図１０の（Ｂ）〜（Ｇ）に示す第１、第２、第３、
第４、第５及び第６の分周信号ｆ1 、ｆ2 、ｆ3 、ｆ4
、ｆ5 、ｆ6 を出力する。クロック信号ｆ0 に対する
第１、第２、第３、第４、第５及び第６の分周信号の分
周比は1/2 、1/4 、1/8 、1/16、1/32、1/64である。第
７の出力端子Ｔ7 は第６段のフリップフロップ７６のＱ
にバ−を付して示す位相反転端子（負出力端子）に接続
されており、第６の出力端子の分周信号ｆ6 と逆位相の
分周信号−ｆ6 を図１０（Ｈ）に示すように送出する。
第８の出力端子Ｔ8 は第１２段目のフリップフロップ８
２の出力端子に接続されており、図１０（Ｉ）に示す分
周比1/4096の信号を出力する。この分周器６７の分周信
号ｆ1 の出力端子Ｔ1 は第１のクロック発生手段として
機能し、分周信号ｆ6 の出力端子Ｔ6 は第２のクロック
発生手段として機能し、分周信号ｆ7 の出力端子Ｔ8 は
第３のクロック発生手段として機能し、分周信号ｆ2 、
ｆ3 、ｆ4 、ｆ5 の出力端子Ｔ2 、Ｔ3 、Ｔ4 、Ｔ5 は
基準データ発生手段として機能する。

【００１９】リセットパルス発生手段としてのＡＮＤゲ
ート６８は、分周器６７の第１〜第５の出力端子Ｔ1 〜
Ｔ5 に接続された５個の入力端子を有し、図１０（Ｊ）
に示すリセット信号Ｓ3 を所定周期で繰返して発生す
る。リセット信号Ｓ3 は分周器６７の第５の分周信号ｆ
5 の発生周期と同一の周期で発生し、クロック信号ｆ0
の1/32の繰返し周波数を有する。ＡＮＤゲート６８の出
力端子は第１の出力ライン６４によって図２のフリップ
フロップ５５のリセット端子Ｒに接続される他に、第１
及び第２のリセット信号入力端子Ｒst1 、Ｒst2 にも接
続されている。

【００２０】第１のダウンカウンタ６９は、第２の入力
ライン６３によって図２のトランジスタ４８のコレクタ
に抵抗５９を介して接続された入力端子Ｔ9 とリセット
信号入力端子Ｒst1 と分周器６７の第１、第６及び第７
の出力端子Ｔ1 、Ｔ6 、T7に接続された第１、第２及び
第３の分周信号入力端子Ｔ10、Ｔ11、Ｔ12と、第１、第
２、第３及び第４の出力端子Ｄa 、Ｄb 、Ｄc 、Ｄd を
有する。この第１のダウンカウンタ６９の詳細は図５に
示す通りであって、第１のインバータ（ＮＯＴ回路）８
３と、第２のＮＡＮＤゲート８４と、第２のインバータ
（ＮＯＴ回路）８５と、第２のＮＡＮＤゲート８６と、
第１、第２、第３及び第４のトリガタイプ・フリップフ
ロップ８７、８８、８９、９０とから成る。第１のイン
バータ８３は入力端子Ｔ9 に接続されており、図２のト
ランジスタ４８のコレクタ電圧を示す図１１（Ａ）の第
２の入力信号Ｓ2 を反転して図１１（Ｆ）に示す信号を
形成する。第１のＮＡＮＤゲート８４は、インバータ８
３に接続された第１の入力端子と、分周信号ｆ1 の入力
端子Ｔ10に接続された第２の入力端子と、分周信号ｆ6
の入力端子Ｔ11に接続された第３の入力端子とを有し、
図１１（Ｂ）の分周信号ｆ1 と図１１（Ｃ）の分周信号
ｆ6 と図１１（Ｆ）のインバータ８３の出力とのＮＡＮ
Ｄ論理（否定論理積）に従って図１１（Ｇ）の出力を発
生する。即ち第１のＮＡＮＤゲート８４は、図２のトラ
ンジスタ４８のオンの期間に対応する図１１（Ａ）のス
イッチオン状態検出信号Ｓ2 の低レベル期間ｔ1 〜ｔ6
に図１１（Ｂ）に示す分周信号ｆ1 を位相反転して通過
させる機能を有する。ｔ0 〜ｔ6 期間に第１のＮＡＮＤ
ゲート８４を通過した図１１（Ｇ）のパルスの数は期間
ｔ0 〜ｔ6 の時間長に対応する。なお、第１のＮＡＮＤ
ゲート８４には図１１（Ｃ）の分周信号ｆ6 も有してい
るので、分周信号ｆ6 が高レベルであると同時に第１の
インバータ８３の出力が高レベルの時のみ分周信号ｆ1
の位相反転信号が第１のＮＡＮＤゲート８４を通過す
る。従って、図１１のｔ7 の直後に図１１（Ａ）の信号
Ｓ2 が低レベルになっても第１のＮＡＮＤゲート８４の
出力は高レベルに保たれたままになる。第１のＮＡＮＤ
ゲート８４の出力端子は第２のインバータ８５を介して
第１のトリガタイプ・フリップフロップ８７のトリガ入
力端子Ｔに接続されている。このため、第１のトリガタ
イプ・フリップフロップ８７のトリガ入力端子Ｔには図
１１（Ｈ）の第２のインバータ８５の出力パルスがトリ
ガとして入力する。なお、図１１（Ｈ）の第２のインバ
ータ８５の出力は、図１１（Ｆ）の第１のインバータ８
３の出力と図１１（Ｂ）の分周信号ｆ1 と図１１（Ｃ）
の分周信号ｆ6 との論理積に一致するので、第１のＮＡ
ＮＤゲート８４をＡＮＤゲートに置き換え、第２のイン
バータ８５を省くことができる。第１〜第４のトリガタ
イプ・フリップフロップ８７〜９０は、図１１（Ｈ）の
第２のインバータ８５の出力パルスに応答してダウンカ
ウントし、図１１（Ｊ）（Ｋ）（Ｌ）（Ｍ）に示す４ビ
ットのデータ［Ｄ1 Ｃ1 Ｂ1 Ａ1 ］を出力する。ここ
で、Ａ1 は最下位ビット（ＭＬＢ）であり、Ｄ1 は最上
位ビット（ＭＳＢ）である。この動作を可能にするため
に、第２、第３及び第４のトリガタイプ・フリップフロ
ップ８８、８９、９０のトリガ入力端子Ｔはそれぞれの
前段のフリップフロップ８７、８８、８９の出力端子Ｑ
にそれぞれ接続されている。各フリップフロップ８７、
８８、８９、９０の出力端子Ｑはデータ出力端子Ｄa 、
Ｄb 、Ｄc 、Ｄd に接続されている。また各フリップフ
ロップ８７〜９０のクリア端子ＣＬＲは第２のＮＡＮＤ
ゲート８６に接続されている。第２のＮＡＮＤゲート８
６の第１の入力端子は分周信号ｆ6 の反転信号−ｆ6 の
入力端子Ｔ12に接続され、その第２の入力端子はリセッ
ト信号Ｓ3 の入力端子Ｒst1 に接続されている。従っ
て、第２のＮＡＮＤゲート８６は、図１１（Ｄ）の分周
信号−ｆ6 と図１１（Ｅ）のリセット信号Ｓ3 とに基づ
いて図１１（Ｉ）の出力を発生する。即ち、第２のＮＡ
ＮＤゲート８６は、図１１（Ｉ）のｔ7 において低レベ
ル即ち負のリセットパルス（クリアパルス）を発生す
る。フリップフロップ８７〜９０のクリア端子ＣＬＲに
供給される図１１（Ｉ）のクリア信号は図１１（Ｅ）に
示すリセット信号Ｓ3 の周期の２倍の周期即ち分周信号
ｆ6 の周期で発生する。第１〜第４のフリップフロップ
８７〜９０が図１１のｔ0 時点よりも前において図１１
（Ｉ）のｔ7 時点のクリア信号と同様なクリア信号でク
リアされた時に、これ等の全ての出力Ａ1 、Ｂ1 、Ｃ1
、Ｄ1 が低レベルになる。その後、ｔ0時点で図１１
（Ｈ）に示す第２のインバータ８５の出力パルスで第１
のフリップフロップ８７がトリガされると、この出力Ａ
1 が図１１（Ｊ）に示すように高レベルに転換し、第
２、第３及び第４のフリップフロップ８８、８９、９０
も順次にトリガされ、図１１（Ｋ）（Ｌ）（Ｍ）に示す
ようにそれぞれの出力Ｂ1 、Ｃ1 、Ｄ1 も高レベルに転
換する。その後、ｔ1 、ｔ2 、ｔ3 、ｔ4 、ｔ5 の各時
点において図１１（Ｈ）に示すインバータ８５の出力に
基づくトリガパルスが発生する毎にダウンカウント動作
が生じ、［Ｄ1 Ｃ1 Ｂ1 Ａ1 ］から成る４ビットのデー
タの値が［１１１１］、［１１１０］、［１１０１］、
［１１００］、［１０１１］、［１０１０］のように順
次に変化する。第１のダウンカウンタ６９の出力［Ｄ1
Ｃ1 Ｂ1 Ａ1 ］は図２のトランジスタ４８のオン期間を
示す図１１のｔ0 〜ｔ6 期間の終了に同期して固定さ
れ、ｔ6 時点の出力値［１０１０］はｔ7 時点まで保持
され、ｔ7 時点でクリアされる。負荷３７が一定の時の
第１のダウンカウンタ６９の出力をアナログ類推で示す
と図８（Ｂ）になる。なお、図８（Ｂ）の１０進数で示
すカウンタ出力の１５は２進数の［１１１１］に対応
し、１０は［１０１０］に対応している。

【００２１】

【第２のダウンカウンタ】図３に示す第２のダウンカウ
ンタ７０は第１、第２、第３及び第４のデータ入力端子
Ｅa 、Ｅb 、Ｅc 、Ｅd と、第１、第２、第３及び第４
のデータ出力端子Ｆa , Ｆb 、Ｆc 、Ｆd と、リセット
信号入力端子Ｒst2 と、分周信号ｆ6 の入力端子Ｔ13
と、分周信号ｆ7 の入力端子Ｔ14と、比較出力信号Ｓ1
入力端子Ｔ15とを有している。第１、第２、第３及び第
４のデータ入力端子Ｅa 、Ｅb 、Ｅc、Ｅd は第１のダ
ウンカウンタ６９の第１、第２、第３及び第４の出力端
子Ｄa、Ｄb 、Ｄc 、Ｄd にそれぞれ接続されている。
リセット信号入力端子Ｒst2 はリセットパルス発生手段
としてのＡＮＤゲート６８に接続されている。分周信号
入力端子Ｔ13、Ｔ14は分周器６７のｆ6 及びｆ7 の出力
端子Ｔ6 、Ｔ8 に接続されている。比較出力Ｓ1 の入力
端子Ｔ15はライン６２によって図２の比較器５２に接続
されている。

【００２２】図６は第２のダウンカウンタ７０を詳しく
示すものである。この図６から明らかなように第２のダ
ウンカウンタ７０は、４個のトリガタイプ・フリップフ
ロップ９１、９２、９３、９４と、１つの制御用のＲＳ
フリップフロップ９５と、１１個のＮＡＮＤゲート９６
〜１０６と、２つのインバータ（ＮＯＴ回路）１０７、
１０８とから成る。第１段目のフリップフロップ９１の
トリガ入力端子Ｔは、インバータ１０７を介してＮＡＮ
Ｄゲート９６に接続されている。ＮＡＮＤゲート９６の
第１の入力端子は分周信号ｆ7 の入力端子Ｔ14に接続さ
れ、この第２の入力端子はＮＡＮＤゲート９７に接続さ
れている。ＮＡＮＤゲート９７は第１、第２、第３及び
第４の入力端子を有し、これ等は４つのフリップフロッ
プ９１〜９４の出力端子Ｑにバー（横棒）をつけて示す
位相反転出力端子にそれぞれ接続されている。第２、第
３及び第４のフリップフロップ９２、９３、９４のトリ
ガ入力端子Ｔはそれぞれの前段のフリップフロップ９
１、９２、９３の出力端子Ｑにそれぞれ接続されてい
る。また、各フリップフロップ９１、９２、９３、９４
の出力端子Ｑはデータ出力Ｆa 、Ｆb 、Ｆc 、Ｆd に接
続されている。データ出力端子Ｆa 、Ｆb 、Ｆc 、Ｆd
からは４ビットのデータ［Ｄ2 Ｃ2 Ｂ2 Ａ2 ］が送出さ
れる。なお、Ａ2 は最下位ビット（ＭＬＢ）であり、Ｄ
2 は最上位ビット（ＭＳＢ）である。

【００２３】フリップフロップ９１〜９４のプリセット
及びクリア（リセット）を制御するための制御用フリッ
プフロップ９５のセット端子Ｓは比較出力Ｓ1 の入力端
子Ｔ15に接続され、このリセット端子Ｒはリセット信号
Ｓ3 の入力端子Ｒst2 に接続されている。ＮＡＮＤゲー
ト９８の一方の入力端子はフリップフロップ９５の出力
端子Ｑに接続され、他方の入力端子は分周信号ｆ6 の入
力端子Ｔ13に接続されている。ＮＡＮＤゲート９８の出
力段にはインバータ１０８が接続されている。従って、
ＮＡＮＤゲート９８をＡＮＤゲートに置き換え、インバ
ータ１０８を省くこともできる。フリップフロップ９１
〜９４をプリセットするためのＮＡＮＤゲート９９、１
００、１０１、１０２の一方の入力端子は第１のダウン
カウンタ６９の出力Ａ1 、Ｂ1 、Ｃ1 、Ｄ1 が入力する
端子Ｅa 、Ｅb 、Ｅc 、Ｅd にそれぞれ接続され、それ
ぞれの他方の入力端子はインバータ１０８に接続され、
それぞれの出力端子はフリップフロップ９１〜９４のプ
リセット端子ＰＲＥにそれぞれ接続されている。フリッ
プフロップ９１〜９４をクリアするためのＮＡＮＤゲー
ト１０３、１０４、１０５、１０６の一方の入力端子は
ＮＡＮＤゲート９９、１００、１０１、１０２に接続さ
れ、それぞれの他方の入力端子はインバータ１０８に接
続され、それぞれの出力端子はフリップフロップ９１〜
９４のクリア（リセット）端子ＣＬＲに接続されてい
る。

【００２４】

【定常時の第２のダウンカウンタ７０の動作】図１２は
負荷３７が実質的に一定の定常時における第２のダウン
カウンタ７０の入力及び出力を示す。この図１２のｔ0
、ｔ1 、ｔ2 、ｔ3 、ｔ4 、ｔ5 、ｔ6 、ｔ7 の時点
は図１１において同一の符号で示す時点と同一である。
図６の第２のダウンカウンタ７０のデータ入力端子Ｅa
、Ｅb 、Ｅc 、Ｅd には図１２（Ａ）（Ｂ）（Ｃ）
（Ｄ）に示す第１のダウンカウンタ６９の出力信号Ａ1
、Ｂ1、Ｃ1 、Ｄ1 が入力し、第２のダウンカウンタ７
０の出力端子Ｆa 、Ｆb 、Ｆc、Ｆd からは図１２
（Ｉ）（Ｊ）（Ｋ）（Ｌ）に示す出力Ａ2 、Ｂ2 、Ｃ2
、Ｄ2 が発生する。定常状態においては、第１のダウ
ンカウンタ６９の図１１のｔ5〜ｔ7 期間の出力［Ｄ1
Ｃ1 Ｂ1 Ａ1 ］＝［１０１０］が第２のダウンカウンタ
７０でラッチされ、これが第２のダウンカウンタ７０の
出力［Ｄ2 Ｃ2 Ｂ2 Ａ2］＝［１０１０］となる。図１
３及び図１４は定常時において第１のダウンカウンタ６
９のｔ5 〜ｔ7 期間の出力と同一の出力が第２のダウン
カウンタ７０から得られることを説明するものである。
図１３（Ｆ）に示すようにｔ0 時点でリセット信号Ｓ3
がフリップフロップ９５のリセット端子Ｒに入力する
と、フリップフロップ９５がリセット状態になる。その
後、図１３（Ｅ）に示すようにｔ0 時点で比較出力Ｓ3
がフリップフロップ９５のセット端子Ｓに供給される
と、フリップフロップ９５がセット状態になり、この出
力が図１３（Ｇ）に示すように高レベルに転換する。フ
リップフロップ９５のセット状態はｔ7 でリセット信号
Ｓ3 が発生するまで保持される。ＮＡＮＤゲート９８は
図１３（Ｇ）のフリップフロップ９５の出力と図１３
（Ｈ）の分周信号ｆ6 との否定論理積（ＮＡＮＤ論理）
に従って図１３（Ｉ）の出力を発生する。インバータ１
０８はＮＡＮＤゲート９８の出力を反転して図１３
（Ｊ）の出力を発生する。４個のプリセット用のＮＡＮ
Ｄゲート９９、１００、１０１、１０２は図１３（Ａ）
（Ｂ）（Ｃ）（Ｄ）に示す第１のダウンカウンタ６９の
出力Ａ1 、Ｂ1 、Ｃ1 、Ｄ1 と図１３（Ｊ）のインバー
タ１０８の出力とのＮＡＮＤ論理に従って図１３（Ｋ）
（Ｌ）（Ｍ）（Ｎ）に示す出力を形成し、これをフリッ
プフロップ９１〜９４のプリセット端子ＰＲＥに供給す
る。ＮＡＮＤゲート９９及び１０１は図１３（Ｋ）
（Ｍ）に示すようにインバータ１０８の出力の変化に無
関係に高レベル状態に保たれている。他方、ＮＡＮＤゲ
ート１００、１０２は図１３（Ｌ）（Ｎ）に示すように
インバータ１０８の出力の変化に応じてｔ6 〜ｔ7 期間
に低レベルになる。このため、２段目及び４段目のフリ
ップフロップ９２、９４がｔ6 時点でプリセットされ、
フリップフロップ９２、９４の出力Ｂ2 、Ｄ2 が高レベ
ル（論理の１）になる。図１４はフリップフロップ９１
〜９４をクリア（リセット）するためのＮＡＮＤゲート
１０３〜１０６の動作を説明するものである。ＮＡＮＤ
ゲート１０３〜１０６には図１４（Ａ）に示すインバー
タ１０８と図１４（Ｂ）（Ｃ）（Ｄ）（Ｅ）に示すＮＡ
ＮＤゲート９９、１００、１０１、１０２の出力とが入
力する。従って、ＮＡＮＤゲート１０３、１０４、１０
５、１０６からは図１４（Ｆ）（Ｇ）（Ｈ）（Ｉ）に示
す出力が得られ、これがフリップフロップ９１〜９４の
クリア端子ＣＬＲに供給される。ＮＡＮＤゲート１０
３、１０５の出力はインバータ１０８の出力の変化に応
じてｔ6 〜ｔ7 に低レベル（論理の０）になる。他方、
ＮＡＮＤゲート１０４、１０６はインバータ１０８の出
力の変化に無関係に高レベル（論理の１）に保たれる。
従って、第１段及び第３段のフリップフロップ９１、９
３がｔ6 時点でクリアされる。図１３及び図１４のｔ6
時点で第２段及び第４段のフリップフロップ９２、９４
がプリセットされ、第１段及び第３段のフリップフロッ
プ９１、９３がクリアされた結果、第２のダウンカウン
タ７０の出力Ａ2 、Ｂ2 、Ｃ2 、Ｄ2 は図１２（Ｉ）
（Ｊ）（Ｋ）（Ｌ）に示すように０、１、０、１にな
る。これを［Ｄ2 Ｃ2 Ｂ2 Ａ2 ］の配列で示すと［１０
１０］となり、１０進数の１０に対応するデータにな
る。なお、定常状態においては、フリップフロップ９
２、９４のプリセット状態及びフリップフロップ９１、
９３のクリア（リセット）状態は維持されるため、［Ｄ
2 Ｃ2 Ｂ2 Ａ2 ］＝［１０１０］のデータが継続して出
力される。また、フリップフロップ９１〜９４の反転出
力（Ｑにバーを付けた出力）の全てが同時に高レベルに
なることはないので、ＮＡＮＤゲート９７の出力が図１
７（Ｂ）に示すように高レベルに保たれる。この結果、
ＮＡＮＤゲート９６及びインバータ１０７の出力は、図
１７（Ａ）の分周信号ｆ7 の変化に応じて図１７
（Ｃ）、（Ｄ）に示すように変化し、フリップフロップ
９１に分周信号ｆ7 の周期でトリガ信号が入力する。し
かし、定常時においては、図１３及び図１４で説明した
ように分周信号ｆ7 よりも短い分周信号ｆ6 の周期でフ
リップフロップ９２、９４のプリセット、及びフリップ
フロップ９１、９３のクリアが実行されるので、分周信
号ｆ7 に基づくダウンカウント動作は実質的に発生しな
い。従って、定常時においては第２のダウンカウンタは
単にデータ保持カウンタとして機能している。

【００２５】

【負荷急増時の第２のダウンカウンタ７０の動作】図９
で説明したように負荷３７が急増すると、発電機１０及
び整流器１７の出力電圧、及び蓄電池３６の電圧の低下
が生じ、出力検出電圧Ｖa が低下し、比較器５２からし
ばらく比較出力Ｓ1 を示すパルスが発生しなくなる。図
１５、図１６及び図１７は負荷３７の急増で比較出力Ｓ
1 のパルスが分周信号ｆ7 の１周期以内に発生しない時
の動作を説明するものである。図１５（Ｅ）に示すよう
に比較出力Ｓ1 のパルスが発生しないと、フリップフロ
ップ９５の状態変化も図１５（Ｇ）に示すように発生し
ない。この結果、ＮＡＮＤゲート９９、１００、１０
１、１０２の出力が図１５（Ｋ）（Ｌ）（Ｍ）（Ｎ）に
示すように常に高レベルに保たれ、フリップフロップ９
９〜１０２に対するプリセット信号が発生しない。ま
た、ＮＡＮＤゲート１０３、１０４、１０５、１０６の
出力も図１６（Ｆ）（Ｇ）（Ｈ）（Ｉ）に示すように全
て高レベルに保たれ、クリア信号が発生しない。この結
果、負荷３７の急増時にはフリップフロップ９１〜９４
はプリセット及びクリアに無関係に動作し、分周信号ｆ
7 のみに応答する。図１７は分周信号ｆ7 によるフリッ
プフロップ９１〜９４の出力Ａ2 、Ｂ2 、Ｃ2 、Ｄ2 の
状態変化を説明するものである。図１７のｔ0 時点より
も前は定常状態を示し、［Ｄ2 Ｃ2 Ｂ2 Ａ2 ］＝［１０
１０］の出力が発生している。従って、ＮＡＮＤゲート
９７の出力は図１７（Ｂ）に示すように高レベルであ
る。ＮＡＮＤゲート９６は図１７（Ａ）の分周信号ｆ7
の反転出力を図１７（Ｃ）に示すように発生し、インバ
ータ１０７から図１７（Ｄ）のパルスが得られ、これが
フリップフロップ９１のトリガ入力端子Ｔに供給され
る。この結果、第１段目のフリップフロップ９１はイン
バータ１０７の出力パルスの前段（立上り）でトリガさ
れて図１７（Ｅ）に示すように出力Ａ2 が変化し、第２
〜４段目のフリップフロップ９２〜９４はそれぞれの前
段のフリップフロップ９１〜９３の出力パルスの前段
（立上り）でトリガされて図１７（Ｆ）、（Ｇ）、
（Ｈ）の出力Ｂ2 、Ｃ2 、Ｄ2 を発生する。これによ
り、フリップフロップ９１〜９４はダウンカウント動作
し、［Ｄ2 Ｃ2 Ｂ2 Ａ2 ］で示す出力はｔ0 〜ｔ1 期間
で［１００１］、ｔ1 〜ｔ2 期間で［１０００］、ｔ2
〜ｔ3 期間に［０１１１］、ｔ3 〜ｔ4期間に［０１１
０］、ｔ4 〜ｔ5 期間に［０１０１］、ｔ5 以後に［０
１００］となる。図１７（Ｉ）は［Ｄ2 Ｃ2 Ｂ2 Ａ2 ］
に対応した１０進数を示す。これから明らかなように負
荷３７の急増時には第２のダウンカウンタ７０の出力が
分周信号ｆ7 の周期毎に徐々に低下する。第２のダウン
カウンタ７０の出力［Ｄ2Ｃ2 Ｂ2 Ａ2 ］はトランジス
タ４８のオン幅調整信号として機能する。従って、第２
のダウンカウンタ７０はスイッチオン幅調整信号作成手
段として機能する。

【００２６】

【ＰＷＭ信号発生器】図３においてＰＷＭ（パルス幅変
調）信号発生器７１のデータ入力端子Ｇa 、Ｇb 、Ｇc
、Ｇd は第２のダウンカウンタ７０の出力端子Ｆa 、
Ｆb 、Ｆc 、Ｆd にそれぞれ接続され、信号Ａ2 、Ｂ2
、Ｃ2 、Ｄ2 を受け入れる。分周信号入力端子Ｈa 、
Ｈb 、Ｈc 、Ｈd は分周器６７のｆ2 、ｆ3 、ｆ4 、ｆ
5 分周出力端子Ｔ2 、Ｔ3 、Ｔ4 、Ｔ5 にそれぞれ接続
されている。ＰＷＭ信号発生器７１の出力端子Ｔ16は図
２のライン６５を介してＮＯＲゲート５７に接続され
る。このＰＷＭ信号発生器７１は分周信号ｆ5 の周期で
第２のＰＷＭ信号Ｓ4 を発生するように形成されてい
る。

【００２７】図７はＰＷＭ信号発生器７１の詳細を示
す。このＰＷＭ信号発生器７１は、１６個のインバ−タ
１３２〜１４７と、１３個のＡＮＤゲ−ト１４８〜１６
０と、５個のＮＯＲゲ−ト１６１〜１６５とを図７の様
に接続したものである。このＰＷＭ信号発生器７１は周
知のディジタル比較器であるので、内部接続の詳細な説
明は省略する。このＰＷＭ信号発生器７１は、分周信号
ｆ2 、ｆ3 、ｆ4 、ｆ5から成る４ビットの基準データ
［ｆ5 ｆ4 ｆ3 ｆ2 ］と第２のダウンカウンタ７０の出
力Ａ2 、Ｂ2 、Ｃ2 、Ｄ2 から成るビットデータ［Ｄ2
Ｃ2 Ｂ2 Ａ2 ］とをディジタル比較し、［ｆ5 ｆ4 ｆ3
ｆ2 ］≧［Ｄ2 Ｃ2 Ｂ2 Ａ2 ］の時に低レベル出力を発
生し、［ｆ5 ｆ4 ｆ3 ｆ2 ］＜［Ｄ2 Ｃ2 Ｂ2 Ａ2 ］の
時に高レベル出力を発生するように構成されている。図
１８は定常時にＰＷＭ信号発生器７１の入力及び出力を
示す。この図１８（Ｅ）（Ｆ）（Ｇ）（Ｈ）に示すよう
に第２のダウンカウンタ７０から供給された信号Ａ2 、
Ｂ2 、Ｃ2 、Ｄ2 は０、１、０、１である。この信号Ａ
2 、Ｂ2 、Ｃ2 、Ｄ2 を４ビットのデータで表わすと
［Ｄ2 Ｃ2 Ｂ2 Ａ2 ］＝［１０１０］となる。このデー
タは１０進数の１０に相当している。一方、分周信号ｆ
2 、ｆ3 、ｆ4 、ｆ5 から成る４ビットの基準データ
［ｆ5 ｆ4 ｆ3 ｆ2 ］は［１１１１］から［００００］
まで分周信号ｆ5 の周期で変化する。図１８のｔ0 〜ｔ
6 期間には［ｆ5 ｆ4 ｆ3 ｆ2 ］≧［Ｄ2 Ｃ2 Ｂ2 Ａ2
］の条件が満足しているので、図７の出力端子Ｔ16か
ら低レベルの出力信号Ｓ4 が得られ、ｔ6 〜ｔ7 期間に
は［ｆ5 ｆ4 ｆ3 ｆ2 ］＜［Ｄ2 Ｃ2 Ｂ2 Ａ2 ］になる
ので、出力端子Ｔ16から高レベルの出力信号Ｓ4 が得ら
れる。図１８（Ｉ）の出力信号Ｓ4 は分周信号ｆ5 と同
一周期で繰返して発生するＰＷＭ信号となる。なお、図
１８のｔ0 〜ｔ6 期間がトランジスタ４８のオン期間に
対応している。定常状態における図１８（Ｉ）の出力信
号Ｓ4 は、これによってトランジスタ４８をオン・オフ
制御するものではなく、フリップフロップ５５から得ら
れる第１のＰＷＭ信号によるトランジスタ４８の制御を
可能にするためのものである。

【００２８】

【負荷急増時動作】負荷急増時においては、図１７に示
すように第２のダウンカウンタ７０の出力データ［Ｄ2
Ｃ2 Ｂ2 Ａ2 ］が分周信号ｆ7 の周期で徐々に低下す
る。この結果、［ｆ5 ｆ4 ｆ3 ｆ2 ］＜［Ｄ2 Ｃ2 Ｂ2
Ａ2 ］の条件が満足する最初の時点が徐々に遅れ、出力
信号Ｓ4 の低レベルから高レベルへの転換時点が図１８
（Ｉ）の点線で示すように徐々に遅れる。図１８（Ｉ）
において出力信号Ｓ4 の低レベル期間が徐々に長くなる
ということはトランジスタ４８のオン期間が徐々に長く
なることを意味する。図９を参照して既に説明したよう
に、負荷３７が急増して図９（Ａ）に示すように検出電
圧Ｖa が基準電圧Ｖr よりも大幅に低下し、分周信号ｆ
7 の１周期以内に基準電圧Ｖr に戻らないと、図９のｔ
0 〜ｔ7 期間に示すような負荷急増時動作が生じる。こ
の負荷急増時には比較器５２から出力パルスが発生しな
いので、図２のフリップフロップ５５の出力は低レベル
に保持され、ここから第１のＰＷＭパルスが発生しな
い。しかし、図２のディジタル回路５６の出力ライン６
５即ち図３のＰＷＭ信号発生器７１からは図１８（Ｉ）
で点線で示すように第２のＰＷＭ信号Ｓ4 が発生し、こ
れが図２のＮＯＲゲート５７で位相反転されてトランジ
スタ４８、４９をオン・オフ制御する。この時のトラン
ジスタ４８、４９のオン・オフ周期は分周信号ｆ5 の周
期（１／ｆ5 ）と同一であり、分周信号ｆ7 の周期（１
／ｆ7 ）よりも十分に短い。図９（Ｄ）に示すようにト
ランジスタ４８のデューティー比は３７．５０％、４
３．７５％、５０％、５６．２５％、６２．５０％、６
８．７５％、７５．００％のように徐々に広がる。この
結果、発電機１０はエンジン１３に対して駆動トルクの
急激な増加を要求しないので、電気負荷３７の急増によ
るエンジン１３の回転速度の落ち込みが発生せず、エン
ジン１３の円滑な回転が継続され、車の安定的走行も維
持される。

【００２９】上述から明らかなように、本実施例の電圧
調整器４０によれば、電気的負荷３７の急増時において
発電機１０の出力電圧、整流器１７の出力電圧、及び蓄
電池３６の電圧を所定値に円滑に戻すための制御を、第
１及び第２のダウンカウンタ６９、７０とＰＷＭ信号発
生器７１とから成る簡単且つ安価な構成で達成すること
ができる。また、定常時に図２のフリップフロップ５５
で作成した第１のＰＷＭ信号をＮＯＲゲート５７で反転
してトランジスタ４８、４９をオン・オフ制御するモー
ドと、負荷急増時にディジタル回路５６で作成した第２
のＰＷＭ信号Ｓ4 をＮＯＲゲート５７で反転してトラン
ジスタ４８、４９をオン・オフ制御するモードとの切換
えを簡単な回路によって円滑に達成することができる。
即ち、定常時において図２のフリップフロップ５５で第
１のＰＷＭ信号を作成してトランジスタ４８、４９を制
御すると同時に、トランジスタ４８のコレクタ電圧を検
出し、ディジタル回路５６においてトランジスタ４８の
オン・オフに対応した第２のＰＷＭ信号Ｓ4 を作成し、
これをＮＯＲゲート５７に加えている。従って、負荷急
増時にディジタル回路５６は負荷急増時の直前のトラン
ジスタ４８のオン・オフ情報を保持している。この結
果、ディジタル回路５６は定常時のトランジスタ４８の
デューティー比を基準にしてデューティー比を円滑に増
大させることができる。また、負荷急増時に検出電圧Ｖ
a が基準電圧Ｖr まで戻ると自動的にフリップフロップ
５５による制御に移行させることができる。

【００３０】

【変形例】本発明は上述の実施例に限定されるものでな
く、例えば次の変形が可能なものである。（１）発電機１０を直流発電機として整流器１７を省
くことができる。（２）整流器１７におけるダイオード２４、２５、２
６を省いてライン３４を出力端子３０に接続することが
できる。（３）トランジスタ４８、４９を電界効果トランジス
タ（ＦＥＴ）に置き換え、このドレイン電圧を検出して
信号Ｓ2 を得ることができる。（４）図２のＮＯＲゲート５７をＡＮＤゲートに置き
換え、このＡＮＤゲートの一方の入力端子をフリップフ
ロップ５５のＱにバーを付けて示す位相反転出力端子に
接続し、このＡＮＤゲートの他方の入力端子にディジタ
ル回路５６の出力Ｓ4 をインバータで反転した信号を加
えることができる。

【図面の簡単な説明】

【図１】本発明の実施例の車両の電源回路を示す回路図
である。

【図２】図１の電圧調整器を詳しく示す回路図である。

【図３】図２のディジタル回路を詳しく示すブロック図
である。

【図４】図３の分周器を詳しく示す回路図である。

【図５】図３の第１のダウンカウンタを詳しく示す回路
図である。

【図６】図３の第２のダウンカウンタを詳しく示す回路
図である。

【図７】図３のＰＷＭ信号発生器を詳しく示す回路図で
ある。

【図８】図１及び図２の装置の定常動作時の図２及び図
３の各部の状態を示す波形図である。

【図９】負荷急増時の図２及び図３の各部の状態を示す
図である。

【図１０】図３の発振器、分周器、及びリセット信号形
成用ＡＮＤゲートの出力電圧を示す波形図である。

【図１１】図５の第１のダウンカウンタの各部の電圧状
態を示す波形図である。

【図１２】図６の第２のダウンカウンタの入力端子及び
出力端子の電圧状態を示す波形図である。

【図１３】定常時における図６の第２のダウンカウンタ
のフリップフロップのプリセット信号の形成を示す各部
の電圧波形図である。

【図１４】定常時における図６の第２のダウンカウンタ
のフリップフロップのクリア信号の形成を示す各部の電
圧波形図である。

【図１５】負荷急増時における第２のダウンカウンタの
各部の電圧状態を図１３と同様に示す波形図である。

【図１６】負荷急増時における第２のダウンカウンタの
各部の電圧状態を図１４と同様に示す波形図である。

【図１７】負荷急増時の第２のダウンカウンタの各部の
状態を示す図である。

【図１８】図７のＰＷＭ信号発生器の入出力を示す電圧
波形図である。

【符号の説明】

１０発電機１２界磁巻線４０電圧調整器５２比較器５５フリップフロップ５６ディジタル回路

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成１０年４月３日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】０００７

【補正方法】変更

【補正内容】

【０００７】

【実施例】次に、図１〜図１０を参照して本発明の実施
例に係わる車両用交流発電機の電圧調整装置を説明す
る。図１に示す車両の電源装置は、交流発電機１０を有
する。この交流発電機１０は、３相Ｙ接続（星形接続）
された電機子巻線（固定子巻線）１１と界磁巻線１２と
から成る。なお電機子巻線１１はデルタ（三角）接続に
することもできる。界磁巻線１２は回転子を構成するも
のであって、車両のエンジン（機関）１３によって回転
される。界磁巻線１２に電流を流すために１対のスリッ
プリング１３′、１４と１対のブラシ１５、１６が設け
られている。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００１０

【補正方法】変更

【補正内容】

【００１０】界磁巻線１２の一端はスリップリング１
３′とブラシ１５を介して第２の直流出力端子３２に接
続され、この他端はスリップリング１４とブラシ１６と
ライン（導線）３９を介して電圧調整器４０に接続され
ている。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００１４

【補正方法】変更

【補正内容】

【００１４】トランジスタ４８の導通率即ちデューティ
ー比を蓄電池３６の電圧即ち整流器１７の直流出力電圧
に基づいて制御するために、第１及び第２の電圧検出抵
抗５０、５１と、電圧比較器（コンパレータ）５２と、
基準電圧源用の第１及び第２の抵抗５３、５４と、第１
のパルス幅変調（ＰＷＭ）信号形成手段としてのＲＳフ
リップフロップ５５と、第２のパルス幅変調信号形成手
段を含むディジタル回路５６と、スイッチング制御手段
としてＮＯＲゲート５７と、バッファ増幅器５８と、ス
イッチ状態検出手段としての抵抗５９及びツエナーダイ
オード６０とが設けられている。発電機１０の出力電圧
検出手段としての第１の電圧検出抵抗５０の一端はライ
ン４１によって図１の蓄電池３６の一端及び整流器１７
の第１の直流出力端子３０に接続されている。この第１
の電圧検出抵抗５０の他端は第２の電圧検出抵抗５１を
介してグランドライン４２に接続されている。比較器５
２の一方の入力端子は第１及び第２の電圧検出抵抗５
０、５１の相互接続点に接続され、他方の入力端子は第
１及び第２の基準電圧用の抵抗５３、５４の相互接続点
に接続されている。第１及び第２の基準電圧用抵抗５
３、５４は電圧電源端子６１とグランドライン４２との
間に接続されているので、定電圧電源端子６１の電圧を
第１及び第２の基準電圧用抵抗５３、５４で分圧した値
に相当する基準電圧が比較器５２の他方の入力端子に供
給される。ディジタル回路５６は、第１の入力ライン６
２によって比較器５２の出力端子に接続され、また第２
の入力ライン６３によってスイッチ状態検出用抵抗５９
を介してトランジスタ４８のコレクタに接続され、第１
の出力ライン６４によってフリップフロップ５５のリセ
ット端子Ｒに接続され、第２の出力ライン６５によって
ＮＯＲゲート５７の一方の入力端子に接続されている。
このディジタル回路５６はフリップフロップ５５に図８
（Ｃ）のリセット信号Ｓ３を供給する機能と、ＮＯＲゲ
ート５７に図８（Ｈ）に示すような第２のパルス幅変調
信号Ｓ４を供給する機能を有する。なお、このディジタ
ル回路５６の詳細は後で説明する。第１のパルス幅変調
信号発生手段としてのフリップフロップ５５のセット端
子Ｓは比較器５２の出力端子に接続され、この出力端子
はＮＯＲゲート５７の他方の入力端子に接続されてい
る。スイッチ制御手段を構成する論理ゲートとしてのＮ
ＯＲゲート５７の出力端子はバッファ増幅器５８を介し
てトランジスタ４９のベースに接続されている。スイッ
チ状態検出手段を構成するクランプ用ツエナーダイオー
ド６０は抵抗５９を介してトランジスタ４８に並列に接
続されている。トランジスタ４８のオン期間にはこのコ
レクタ・エミッタ間電圧が低くなるので、第２の入力ラ
イン６３には第１の電圧レベル（低レベル）のスイッチ
状態検出信号Ｓ２が得られ、トランジスタ４８のオフ期
間にはこのコレクタ・エミッタ間電圧が高くなるので、
第２の入力ライン６３には第２の電圧レベル（高レベ
ル）のスイッチ状態検出信号Ｓ２が得られる。なお、ツ
エナーダイオード６０はトランジスタ４８のオフ期間に
導通して一定電圧になる。従って、スイッチ状態検出信
号の第２の電圧レベル（高レベル）は安定化された一定
電圧になる。トランジスタ４８のオンの期間に界磁巻線
１２に蓄積されたエネルギをトランジスタ４８のオフ期
間に放出するためにダイオード４３ａがライン３９とラ
イン４３との間に接続されている。これによりトランジ
スタ４８のオフ期間にも界磁巻線１２に電流が流れる。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】００２０

【補正方法】変更

【補正内容】

【００２０】第１のダウンカウンタ６９は、第２の入力
ライン６３によって図２のトランジスタ４８のコレクタ
に抵抗５９を介して接続された入力端子Ｔ９とリセット
信号入力端子Ｒｓｔ１と分周器６７の第１、第６及び第
７の出力端子Ｔ１、Ｔ６、Ｔ７に接続された第１、第２
及び第３の分周信号入力端子Ｔ１０、Ｔ１１、Ｔ１２
と、第１、第２、第３及び第４の出力端子Ｄａ、Ｄｂ、
Ｄｃ、Ｄｄを有する。この第１のダウンカウンタ６９の
詳細は図５に示す通りであって、第１のインバータ（Ｎ
ＯＴ回路）８３と、第２のＮＡＮＤゲート８４と、第２
のインバータ（ＮＯＴ回路）８５と、第２のＮＡＮＤゲ
ート８６と、第１、第２、第３及び第４のトリガタイプ
・フリップフロップ８７、８８、８９、９０とから成
る。第１のインバータ８３は入力端子Ｔ９に接続されて
おり、図２のトランジスタ４８のコレクタ電圧を示す図
１１（Ａ）の第２の入力信号Ｓ２を反転して図１１
（Ｆ）に示す信号を形成する。第１のＮＡＮＤゲート８
４は、インバータ８３に接続された第１の入力端子と、
分周信号ｆ１の入力端子Ｔ１０に接続された第２の入力
端子と、分周信号ｆ６の入力端子Ｔ１１に接続された第
３の入力端子とを有し、図１１（Ｂ）の分周信号ｆ１と
図１１（Ｃ）の分周信号ｆ６と図１１（Ｆ）のインバー
タ８３の出力とのＮＡＮＤ論理（否定論理積）に従って
図１１（Ｇ）の出力を発生する。即ち第１のＮＡＮＤゲ
ート８４は、図２のトランジスタ４８のオンの期間に対
応する図１１（Ａ）のスイッチオン状態検出信号Ｓ２の
低レベル期間ｔ１〜ｔ６に図１１（Ｂ）に示す分周信号
ｆ１を位相反転して通過させる機能を有する。ｔ０〜ｔ
６期間に第１のＮＡＮＤゲート８４を通過した図１１
（Ｇ）のパルスの数は期間ｔ０〜ｔ６の時間長に対応す
る。なお、第１のＮＡＮＤゲート８４には図１１（Ｃ）
の分周信号ｆ６も入力しているので、分周信号ｆ６が高
レベルであると同時に第１のインバータ８３の出力が高
レベルの時のみ分周信号ｆ１の位相反転信号が第１のＮ
ＡＮＤゲート８４を通過する。従って、図１１のｔ７の
直後に図１１（Ａ）の信号Ｓ２が低レベルになっても第
１のＮＡＮＤゲート８４の出力は高レベルに保たれたま
まになる。第１のＮＡＮＤゲート８４の出力端子は第２
のインバータ８５を介して第１のトリガタイプ・フリッ
プフロップ８７のトリガ入力端子Ｔに接続されている。
このため、第１のトリガタイプ・フリップフロップ８７
のトリガ入力端子Ｔには図１１（Ｈ）の第２のインバー
タ８５の出力パルスがトリガとして入力する。なお、図
１１（Ｈ）の第２のインバータ８５の出力は、図１１
（Ｆ）の第１のインバータ８３の出力と図１１（Ｂ）の
分周信号ｆ１と図１１（Ｃ）の分周信号ｆ６との論理積
に一致するので、第１のＮＡＮＤゲート８４をＡＮＤゲ
ートに置き換え、第２のインバータ８５を省くことがで
きる。第１〜第４のトリガタイプ・フリップフロップ８
７〜９０は、図１１（Ｈ）の第２のインバータ８５の出
力パルスに応答してダウンカウントし、図１１（Ｊ）
（Ｋ）（Ｌ）（Ｍ）に示す４ビットのデータ［Ｄ１Ｃ１
Ｂ１Ａ１］を出力する。ここで、Ａ１は最下位ビット
（ＭＬＢ）であり、Ｄ１は最上位ビット（ＭＳＢ）であ
る。この動作を可能にするために、第２、第３及び第４
のトリガタイプ・フリップフロップ８８、８９、９０の
トリガ入力端子Ｔはそれぞれの前段のフリップフロップ
８７、８８、８９の出力端子Ｑにそれぞれ接続されてい
る。各フリップフロップ８７、８８、８９、９０の出力
端子Ｑはデータ出力端子Ｄａ、Ｄｂ、Ｄｃ、Ｄｄに接続
されている。また各フリップフロップ８７〜９０のクリ
ア端子ＣＬＲは第２のＮＡＮＤゲート８６に接続されて
いる。第２のＮＡＮＤゲート８６の第１の入力端子は分
周信号ｆ６の反転信号−ｆ６の入力端子Ｔ１２に接続さ
れ、その第２の入力端子はリセット信号Ｓ３の入力端子
Ｒｓｔ１に接続されている。従って、第２のＮＡＮＤゲ
ート８６は、図１１（Ｄ）の分周信号−ｆ６と図１１
（Ｅ）のリセット信号Ｓ３とに基づいて図１１（Ｉ）の
出力を発生する。即ち、第２のＮＡＮＤゲート８６は、
図１１（Ｉ）のｔ７において低レベル即ち負のリセット
パルス（クリアパルス）を発生する。フリップフロップ
８７〜９０のクリア端子ＣＬＲに供給される図１１
（Ｉ）のクリア信号は図１１（Ｅ）に示すリセット信号
Ｓ３の周期の２倍の周期即ち分周信号ｆ６の周期で発生
する。第１〜第４のフリップフロップ８７〜９０が図１
１のｔ０時点よりも前において図１１（Ｉ）のｔ７時点
のクリア信号と同様なクリア信号でクリアされた時に、
これ等の全ての出力Ａ１、Ｂ１、Ｃ１、Ｄ１が低レベル
になる。その後、ｔ０時点で図１１（Ｈ）に示す第２の
インバータ８５の出力パルスで第１のフリップフロップ
８７がトリガされると、この出力Ａ１が図１１（Ｊ）に
示すように高レベルに転換し、第２、第３及び第４のフ
リップフロップ８８、８９、９０も順次にトリガされ、
図１１（Ｋ）（Ｌ）（Ｍ）に示すようにそれぞれの出力
Ｂ１、Ｃ１、Ｄ１も高レベルに転換する。その後、ｔ
１、ｔ２、ｔ３、ｔ４、ｔ５の各時点において図１１
（Ｈ）に示すインバータ８５の出力に基づくトリガパル
スが発生する毎にダウンカウント動作が生じ、［Ｄ１Ｃ
１Ｂ１Ａ１］から成る４ビットのデータの値が［１１１
１］、［１１１０］、［１１０１］、［１１００］、
［１０１１］、［１０１０］のように順次に変化する。
第１のダウンカウンタ６９の出力［Ｄ１Ｃ１Ｂ１Ａ１］
は図２のトランジスタ４８のオン期間を示す図１１のｔ
０〜ｔ６期間の終了に同期して固定され、ｔ６時点の出
力値［１０１０］はｔ７時点まで保持され、ｔ７時点で
クリアされる。負荷３７が一定の時の第１のダウンカウ
ンタ６９の出力をアナログ類推で示すと図８（Ｂ）にな
る。なお、図８（Ｂ）の１０進数で示すカウンタ出力の
１５は２進数の［１１１１］に対応し、１０は［１０１
０］に対応している。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】００２２

【補正方法】変更

【補正内容】

【００２２】図６は第２のダウンカウンタ７０を詳しく
示すものである。この図６から明らかなように第２のダ
ウンカウンタ７０は、４個のトリガタイプ・フリップフ
ロップ９１、９２、９３、９４と、１つの制御用のＲＳ
フリップフロップ９５と、１１個のＮＡＮＤゲート９６
〜１０６と、２つのインバータ（ＮＯＴ回路）１０７、
１０８とから成る。第１段目のフリップフロップ９１の
トリガ入力端子Ｔは、インバータ１０７を介してＮＡＮ
Ｄゲート９６に接続されている。ＮＡＮＤゲート９６の
第１の入力端子は分周信号ｆ７の入力端子Ｔ１４に接続
され、この第２の入力端子はＮＡＮＤゲート９７に接続
されている。ＮＡＮＤゲート９７は第１、第２、第３及
び第４の入力端子を有し、これ等は４つのフリップフロ
ップ９１〜９４の出力端子Ｑにバー（横棒）をつけて示
す位相反転出力端子にそれぞれ接続されている。第２、
第３及び第４のフリップフロップ９２、９３、９４のト
リガ入力端子Ｔはそれぞれの前段のフリップフロップ９
１、９２、９３の出力端子Ｑにそれぞれ接続されてい
る。また、各フリップフロップ９１、９２、９３、９４
の出力端子Ｑはデータ出力端子Ｆａ、Ｆｂ、Ｆｃ、Ｆｄ
に接続されている。データ出力端子Ｆａ、Ｆｂ、Ｆｃ、
Ｆｄからは４ビットのデータ［Ｄ２Ｃ２Ｂ２Ａ２］が送
出される。なお、Ａ２は最下位ビット（ＭＬＢ）であ
り、Ｄ２は最上位ビット（ＭＳＢ）である。

【手続補正６】

【補正対象書類名】明細書

【補正対象項目名】００２５

【補正方法】変更

【補正内容】

【００２５】

【負荷急増時の第２のダウンカウンタ７０の動作】図９
で説明したように負荷３７が急増すると、発電機１０及
び整流器１７の出力電圧、及び蓄電池３６の電圧の低下
が生じ、出力検出電圧Ｖａが低下し、比較器５２からし
ばらく比較出力Ｓ１を示すパルスが発生しなくなる。図
１５、図１６及び図１７は負荷３７の急増で比較出力Ｓ
１のパルスが分周信号ｆ７の１周期以内に発生しない時
の動作を説明するものである。図１５（Ｅ）に示すよう
に比較出力Ｓ１のパルスが発生しないと、フリップフロ
ップ９５の状態変化も図１５（Ｇ）に示すように発生し
ない。この結果、ＮＡＮＤゲート９９、１００、１０
１、１０２の出力が図１５（Ｋ）（Ｌ）（Ｍ）（Ｎ）に
示すように常に高レベルに保たれ、フリップフロップ９
９〜１０２に対するプリセット信号が発生しない。ま
た、ＮＡＮＤゲート１０３、１０４、１０５、１０６の
出力も図１６（Ｆ）（Ｇ）（Ｈ）（Ｉ）に示すように全
て高レベルに保たれ、クリア信号が発生しない。この結
果、負荷３７の急増時にはフリップフロップ９１〜９４
はプリセット及びクリアに無関係に動作し、分周信号ｆ
７のみに応答する。図１７は分周信号ｆ７によるフリッ
プフロップ９１〜９４の出力Ａ２、Ｂ２、Ｃ２、Ｄ２の
状態変化を説明するものである。図１７のｔ０時点より
も前は定常状態を示し、［Ｄ２Ｃ２Ｂ２Ａ２］＝［１０
１０］の出力が発生している。従って、ＮＡＮＤゲート
９７の出力は図１７（Ｂ）に示すように高レベルであ
る。ＮＡＮＤゲート９６は図１７（Ａ）の分周信号ｆ７
の反転出力を図１７（Ｃ）に示すように発生し、インバ
ータ１０７から図１７（Ｄ）のパルスが得られ、これが
フリップフロップ９１のトリガ入力端子Ｔに供給され
る。この結果、第１段目のフリップフロップ９１はイン
バータ１０７の出力パルスの前段（立上り）でトリガさ
れて図１７（Ｅ）に示すように出力Ａ２が変化し、第２
〜４段目のフリップフロップ９２〜９４はそれぞれの前
段のフリップフロップ９１〜９３の出力パルスの前縁
（立上り）でトリガされて図１７（Ｆ）、（Ｇ）、
（Ｈ）の出力Ｂ２、Ｃ２、Ｄ２を発生する。これによ
り、フリップフロップ９１〜９４はダウンカウント動作
し、［Ｄ２Ｃ２Ｂ２Ａ２］で示す出力はｔ０〜ｔ１期間
で［１００１］、ｔ１〜ｔ２期間で［１０００］、ｔ２
〜ｔ３期間に［０１１１］、ｔ３〜ｔ４期間に［０１１
０］、ｔ４〜ｔ５期間に［０１０１］、ｔ５以後に［０
１００］となる。図１７（Ｉ）は［Ｄ２Ｃ２Ｂ２Ａ２］
に対応した１０進数を示す。これから明らかなように負
荷３７の急増時には第２のダウンカウンタ７０の出力が
分周信号ｆ７の周期毎に徐々に低下する。第２のダウン
カウンタ７０の出力［Ｄ２Ｃ

【手続補正７】

【補正対象書類名】明細書

【補正対象項目名】００２７

【補正方法】変更

【補正内容】

【００２７】図７はＰＷＭ信号発生器７１の詳細を示
す。このＰＷＭ信号発生器７１は、１６個のインバータ
１３２〜１４７と、１３個のＡＮＤゲート１４８〜１６
０と、５個のＮＯＲゲート１６１〜１６５とを図７の様
に接続したものである。このＰＷＭ信号発生器７１は周
知のディジタル比較器であるので、内部接続の詳細な説
明は省略する。このＰＷＭ信号発生器７１は、分周信号
ｆ２、ｆ３、ｆ４、ｆ５から成る４ビットの基準データ
［ｆ５ｆ４ｆ３ｆ２］と第２のダウンカウンタ７０の出
力Ａ２、Ｂ２、Ｃ２、Ｄ２から成る４ビットデータ［Ｄ
２Ｃ２Ｂ２Ａ２］とをディジタル比較し、［ｆ５ｆ４ｆ
３ｆ２］≧［Ｄ２Ｃ２Ｂ２Ａ２］の時に低レベル出力を
発生し、［ｆ５ｆ４ｆ３ｆ２］＜［Ｄ２Ｃ２Ｂ２Ａ２］
の時に高レベル出力を発生するように構成されている。
図１８は定常時にＰＷＭ信号発生器７１の入力及び出力
を示す。この図１８（Ｅ）（Ｆ）（Ｇ）（Ｈ）に示すよ
うに第２のダウンカウンタ７０から供給された信号Ａ
２、Ｂ２、Ｃ２、Ｄ２は０、１、０、１である。この信
号Ａ２、Ｂ２、Ｃ２、Ｄ２を４ビットのデータで表わす
と［Ｄ２Ｃ２Ｂ２Ａ２］＝［１０１０］となる。このデ
ータは１０進数の１０に相当している。一方、分周信号
ｆ２、ｆ３、ｆ４、ｆ５から成る４ビットの基準データ
［ｆ５ｆ４ｆ３ｆ２］は［１１１１］から［００００］
まで分周信号ｆ５の周期で変化する。図１８のｔ０〜ｔ
６期間には［ｆ５ｆ４ｆ３ｆ２］≧［Ｄ２Ｃ２Ｂ２Ａ
２］の条件が満足しているので、図７の出力端子Ｔ１６
から低レベルの出力信号Ｓ４が得られ、ｔ６〜ｔ７期間
には［ｆ５ｆ４ｆ３ｆ２］＜［Ｄ２Ｃ２Ｂ２Ａ２］にな
るので、出力端子Ｔ１６から高レベルの出力信号Ｓ４が
得られる。図１８（Ｉ）の出力信号Ｓ４は分周信号ｆ５
と同一周期で繰返して発生するＰＷＭ信号となる。な
お、図１８のｔ０〜ｔ６期間がトランジスタ４８のオン
期間に対応している。定常状態における図１８（Ｉ）の
出力信号Ｓ４は、これによってトランジスタ４８をオン
・オフ制御するものではなく、フリップフロップ５５か
ら得られる第１のＰＷＭ信号によるトランジスタ４８の
制御を可能にするためのものである。

【手続補正８】

【補正対象書類名】図面

【補正対象項目名】図１

【補正方法】変更

【補正内容】

【図１】

Claims

【特許請求の範囲】

【請求項１】電機子巻線と界磁巻線とを有する発電機
のための電圧調整装置であって、前記界磁巻線の励磁をオン・オフするために前記界磁巻
線に直列に接続されたスイッチと、前記発電機の出力電圧を検出するための電圧検出手段
と、基準電圧源と、前記電圧検出手段と前記基準電圧源とに接続され、前記
電圧検出手段から得られた検出電圧と前記基準電圧源か
ら得られた基準電圧とを比較して前記検出電圧が前記基
準電圧よりも高くなったか否かを示す出力を発生する比
較器と、前記スイッチのオン・オフを検出して前記スイッチのオ
ン期間とオフ期間とを区別するスイッチ状態検出信号を
得るためのスイッチ状態検出手段と、所定の周期でリセットパルスを発生するリセットパルス
発生手段と、前記比較器に接続された第１の入力端子と前記リセット
パルス発生手段に接続された第２の入力端子と出力端子
とを有し、前記リセットパルス発生手段から発生したリ
セットパルスに応答して前記出力端子から第１の電圧レ
ベルの出力が得られ、前記検出電圧が前記基準電圧より
も高くなった時点を示す前記比較器の出力に応答して前
記出力端子から第２の電圧レベルの出力が得られるよう
に形成され、前記比較器から前記リセットパルスの周期
以内に前記検出電圧が前記基準電圧よりも高くなったこ
とを示す出力が得られている時に第１のパルス幅変調信
号を発生する第１のパルス幅変調信号発生手段と、前記スイッチ状態検出手段に接続され、前記スイッチの
オン時間幅を計測するカウンタと、前記カウンタ及び前記比較器及び前記リセットパルス発
生手段に接続され、前記リセットパルスの周期以内に前
記比較器から前記検出電圧が前記基準電圧よりも高くな
ったことを示す出力が発生した時には、前記カウンタに
より計測された前記スイッチのオン時間幅を保持するた
めのスイッチオン幅調整信号を作成し、前記リセットパ
ルスの周期以内に前記比較器から前記検出電圧が前記基
準電圧よりも高くなったことを示す出力が発生しなかっ
た時には、前記スイッチのオン期間を前記リセットパル
スの周期よりも長い所定時間が経過する毎に徐々に長く
するためのスイッチオン幅調整信号を作成するスイッチ
オン幅調整信号作成手段と、前記スイッチオン幅調整信号作成手段に接続され、前記
スイッチオン幅調整信号によって指示された前記スイッ
チのオン時間幅を有する第２のパルス幅変調信号を発生
する第２のパルス幅変調信号発生手段と、前記第１及び第２のパルス幅変調信号発生手段に接続さ
れ、前記リセットパルスの周期以内に前記比較器から前
記検出電圧が前記基準電圧よりも高くなったことを示す
出力が発生した時には前記第１のパルス幅変調信号に基
づいて前記スイッチをオン・オフ制御し、前記リセット
パルスの周期以内に前記比較器から前記検出電圧が前記
基準電圧よりも高くなったことを示す出力が発生しなか
った時には前記第２のパルス幅変調信号に基づいて前記
スイッチをオン・オフ制御するスイッチ制御手段とを備
えていることを特徴とする電圧調整装置。
【請求項２】前記発電機は交流発電機であり、前記電
圧検出手段は前記電機子巻線に接続された整流器と前記
整流器に接続された電圧検出用抵抗とから成ることを特
徴とする請求項１記載の電圧調整装置。
【請求項３】前記発電機は交流発電機であり、更に前
記界磁巻線を励磁するために前記発電機の前記電機子巻
線と前記界磁巻線との間に接続された整流器を有してい
ることを特徴とする請求項１又は２記載の電圧調整装
置。
【請求項４】前記発電機は車両のエンジンで駆動され
るものである請求項１又は２又は３記載の電圧調整装
置。
【請求項５】前記第１のパルス幅変調信号発生手段は
フリップフロップであって、前記フリップフロップのセ
ット端子が前記比較器に接続され、前記フリップフロッ
プのリセット端子が前記リセットパルス発生手段に接続
されていることを特徴とする請求項１又は２又は３又は
４記載の電圧調整装置。
【請求項６】前記スイッチ状態検出手段は、前記スイ
ッチの電圧を検出し、前記スイッチがオンの時に第１の
電圧レベルとなり、前記スイッチがオフの時に第２の電
圧レベルとなるスイッチ状態検出信号を得るものである
請求項１乃至５のいずれかに記載の電圧調整装置。
【請求項７】前記カウンタは、ダウンカウンタと、前
記リセットパルスの周期よりも十分に短い周期で第１の
クロックパルスを発生する第１のクロック手段とから成
り、前記ダウンカウンタは、前記スイッチ状態検出手段に接
続された第１の入力端子と、前記リセットパルス発生手
段に接続された第２の入力端子と、前記クロック手段に
接続された第３の入力端子と、複数ビットの計数出力を
同時に送出するための複数の出力端子とを有し、前記ス
イッチ状態検出信号が前記スイッチのオフからオンへの
転換を示している時に最大計数値を出力し、前記スイッ
チ状態検出信号が前記スイッチのオンを示している期間
に前記クロックパルスに応答してダウンカウントし、前
記スイッチ状態検出信号が前記スイッチのオフを示して
いる時にはダウンカウントを停止して前記スイッチのオ
ン期間の終了時の計数値を保持して出力するものである
ことを特徴とする請求項６記載の電圧調整装置。
【請求項８】前記スイッチオン幅調整信号作成手段
は、前記ダウンカウンタの出力ビット数と同一数のトリガタ
イプフリップフロップの縦続接続回路と、前記縦続接続回路の各トリガタイプフリップフロップの
出力端子に接続された前記スイッチング幅調整信号の出
力手段と、前記リセットパルスの周期よりも十分に長い周期で第２
のクロックパルスを発生する第２のクロック手段と、前記第２のクロックパルスよりも長い周期で第３のクロ
ックパルスを発生する第３のクロック手段と、前記比較器に接続されたセット端子と前記リセットパル
ス発生手段に接続されたリセット端子とを有する制御用
フリップフロップと、前記制御用フリップフロップと前記第２のクロック手段
とに接続され、前記リセットパルスの周期以内に前記比
較器から前記検出電圧が前記基準電圧よりも高くなった
ことを示す出力が発生した時には前記制御用フリップフ
ロップの出力の変化に応答して変化する第１の出力信号
を発生し、前記リセットパルスの周期以内に前記比較器
から前記検出電圧が前記基準電圧よりも高くなったこと
を示す出力が発生しなかった時には前記制御用フリップ
フロップの出力と同様に状態変化が生じない第２の出力
信号を連続的に発生する第１の論理回路と、前記第１の論理回路と前記ダウンカウンタの出力端子と
前記複数のトリガタイプフリップフロップの制御端子と
に接続され、前記第１の論理回路から前記第１の出力信
号が発生している時には前記ダウンカウンタの出力を前
記複数のトリガタイプフリップフロップに保持させるよ
うに前記制御端子を制御し、前記第１の論理回路から前
記第２の出力信号が発生している時には前記ダウンカウ
ンタの出力を前記複数のトリガタイプフリップフロップ
に保持させる動作を中断させる第２の論理回路と、前記第３のクロック手段と前記縦続接続回路の初段のト
リガタイプフリップフロップのトリガ入力端子との間に
接続され、前記第１の論理回路から前記第２の出力信号
が発生している時に前記第３のクロックパルスによって
前記初段のトリガタイプフリップフロップをトリガし、
前記複数のトリガタイプフリップフロップをダウンカウ
ンタとして動作させる第３の論理回路とから成ることを
特徴とする請求項７記載の電圧調整装置。
【請求項９】前記第２のパルス幅変調信号発生手段
は、前記リセットパルスの周期と同一の周期で最大値から最
小値までのデータを繰返して発生する基準データ発生手
段と、前記スイッチオン幅調整信号作成手段の出力端子と前記
基準データ発生手段とに接続され、前記スイッチオン幅
調整信号作成手段の出力と前記基準データ発生手段の出
力との比較に基づいて前記スイッチオン幅調整信号作成
手段の出力で指示されたオン時間幅を有する第２のパル
ス幅変調信号を形成する論理回路とから成ることを特徴
とする請求項１乃至８のいずれかに記載の電圧調整装
置。
【請求項１０】前記スイッチ制御手段は前記第１のパ
ルス幅変調信号発生手段と前記第２のパルス幅変調信号
発生手段とに接続されたＮＡＮＤゲート又はＡＮＤゲー
トから成る論理ゲート回路であることを特徴とする請求
項１乃至９のいずれかに記載の電圧調整装置。