JPH10289907A - 半導体装置 - Google Patents
半導体装置Info
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- JPH10289907A JPH10289907A JP9921997A JP9921997A JPH10289907A JP H10289907 A JPH10289907 A JP H10289907A JP 9921997 A JP9921997 A JP 9921997A JP 9921997 A JP9921997 A JP 9921997A JP H10289907 A JPH10289907 A JP H10289907A
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
(57)【要約】
【課題】従来のような送風用ファンを設けることなく、
発熱素子の冷却をなしえる、長寿命化、低騒音、低コス
トの半導体装置を提供する。 【解決手段】半導体基板１と、この基板１に形成された
拡散層（電極）２と、前記半導体基板１上に形成され、
前記電極２の少なくとも一部に対応する部分に開口部３
を有する絶縁膜４と、この絶縁膜４上に該絶縁膜４の開
口部３上に延出するように形成され、前記電極２との間
に振動電圧を印加することにより流体流を発生させる片
持ち梁５とを具備することを特徴とする半導体装置。
発熱素子の冷却をなしえる、長寿命化、低騒音、低コス
トの半導体装置を提供する。 【解決手段】半導体基板１と、この基板１に形成された
拡散層（電極）２と、前記半導体基板１上に形成され、
前記電極２の少なくとも一部に対応する部分に開口部３
を有する絶縁膜４と、この絶縁膜４上に該絶縁膜４の開
口部３上に延出するように形成され、前記電極２との間
に振動電圧を印加することにより流体流を発生させる片
持ち梁５とを具備することを特徴とする半導体装置。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特に半導体基板上の所定の位置に絶縁膜を介して電圧印
加により流体流を発生させる片持ち梁を有した半導体装
置に関する。
特に半導体基板上の所定の位置に絶縁膜を介して電圧印
加により流体流を発生させる片持ち梁を有した半導体装
置に関する。
【０００２】
【従来の技術】周知の如く、発熱しやすい素子を搭載し
た半導体基板には前記素子の消費電力が多いため、放熱
用フィンが取り付けられ、半導体パッケージに取り付け
られたファンを回転させて前記放熱フィンに風を当てる
ことにより、前記素子の放熱を図っていた。
た半導体基板には前記素子の消費電力が多いため、放熱
用フィンが取り付けられ、半導体パッケージに取り付け
られたファンを回転させて前記放熱フィンに風を当てる
ことにより、前記素子の放熱を図っていた。
【０００３】
【発明が解決しようとする課題】しかしながら、こうし
た従来技術においては、回転するファンを有することか
ら、長寿命にしずらく、また騒音を発生し、さらには製
造コストを低減しにくいという問題があった。
た従来技術においては、回転するファンを有することか
ら、長寿命にしずらく、また騒音を発生し、さらには製
造コストを低減しにくいという問題があった。
【０００４】本発明はこうした事情を考慮してなされた
もので、半導体基板上に電気信号を加えることにより作
動する片持ち梁を絶縁膜を介して設けることにより、従
来のような送風用ファンを設けることなく、発熱素子の
冷却をなしえる、長寿命化、低騒音、低コストの半導体
装置を提供することを目的とする。
もので、半導体基板上に電気信号を加えることにより作
動する片持ち梁を絶縁膜を介して設けることにより、従
来のような送風用ファンを設けることなく、発熱素子の
冷却をなしえる、長寿命化、低騒音、低コストの半導体
装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明は、半導体基板
と、この基板に形成された電極と、前記半導体基板上に
形成され、前記電極の少なくとも一部に対応する部分に
開口部を有する絶縁膜と、この絶縁膜上に該絶縁膜の開
口部上に延出するように形成され、前記電極との間に振
動電圧を印加することにより流体流を発生させる片持ち
梁とを具備することを特徴とする半導体装置である。
と、この基板に形成された電極と、前記半導体基板上に
形成され、前記電極の少なくとも一部に対応する部分に
開口部を有する絶縁膜と、この絶縁膜上に該絶縁膜の開
口部上に延出するように形成され、前記電極との間に振
動電圧を印加することにより流体流を発生させる片持ち
梁とを具備することを特徴とする半導体装置である。
【０００６】本発明において、前記電極としては、基板
表面に形成された拡散層あるいは基板上に形成された例
えば多結晶シリコン，金属等の層が挙げられる。
表面に形成された拡散層あるいは基板上に形成された例
えば多結晶シリコン，金属等の層が挙げられる。
【０００７】本発明において、前記片持ち梁は先端部で
上下動するように薄い板状になっており、かつ絶縁膜に
設けた開口部で宙に浮いた状態となっている。前記片持
ち梁は、できるだけ多く設けた方が風等の流体を発熱し
やすい素子に送り易い。
上下動するように薄い板状になっており、かつ絶縁膜に
設けた開口部で宙に浮いた状態となっている。前記片持
ち梁は、できるだけ多く設けた方が風等の流体を発熱し
やすい素子に送り易い。
【０００８】また、前記片持ち梁を複数設けた場合、こ
れら片持ち梁に一定の位相差を持つ信号を印加すること
が好ましい。この際、前記基板には位相差を与える回路
を形成することが好ましい。更に、電圧の位相をずらす
ため、片持ち梁に印加するパルス信号を発生する回路を
基板に形成することが好ましい。更には、位相差を与え
る回路及びパルス信号を発生する回路は、被冷却装置の
温度上昇に従って冷却能力を増大するように設定するこ
とが好ましい。ここで、冷却能力を増大するとは、具体
的に片持ち梁の動く回数を多くするとか、あるいは電圧
を上げて片持ち梁を余分に動かすことが挙げられる。
れら片持ち梁に一定の位相差を持つ信号を印加すること
が好ましい。この際、前記基板には位相差を与える回路
を形成することが好ましい。更に、電圧の位相をずらす
ため、片持ち梁に印加するパルス信号を発生する回路を
基板に形成することが好ましい。更には、位相差を与え
る回路及びパルス信号を発生する回路は、被冷却装置の
温度上昇に従って冷却能力を増大するように設定するこ
とが好ましい。ここで、冷却能力を増大するとは、具体
的に片持ち梁の動く回数を多くするとか、あるいは電圧
を上げて片持ち梁を余分に動かすことが挙げられる。
【０００９】前述した冷却能力の増大は、具体的には、
片持ち梁に印加する信号電圧の変化による場合、振動数
の変化による場合、片持ち梁間に設けられる一定の位相
差の変化による場合が挙げられる。
片持ち梁に印加する信号電圧の変化による場合、振動数
の変化による場合、片持ち梁間に設けられる一定の位相
差の変化による場合が挙げられる。
【００１０】
【発明の実施の形態】図１（Ａ），（Ｂ）は、本発明に
係る半導体装置の原理図を示し、図１（Ａ）は断面図、
図１（Ｂ）は図１（Ａ）の平面図を示す。図中の付番１
は、表面に拡散層２による電極を有した半導体基板であ
る。この基板１上には開口部３を有した例えば厚さ
（Ｔ）２μｍの絶縁膜４が形成されている。また、前記
開口部３から露出する前記基板表面には薄い酸化膜４が
形成されている。前記絶縁膜４上には、前記開口部３一
端部から他端部近くまで達するように延出した例えば金
属製の片持ち梁５が設けられている。ここで、片持ち梁
５は開口部３の一端部から距離（Ｌ1 ）だけ他端部側ま
で延出しており、その延出部分のうち開口部３の一端部
側で距離（Ｌ2 ）分狭く、距離（Ｌ3 ）分幅広くなって
いる。こうした構成の半導体装置において、前記片持ち
梁５に電気信号を加え、片持ち梁５と対向する拡散層２
との間に発生する静電気力により片持ち梁５を振動させ
て流体を流動させる。
係る半導体装置の原理図を示し、図１（Ａ）は断面図、
図１（Ｂ）は図１（Ａ）の平面図を示す。図中の付番１
は、表面に拡散層２による電極を有した半導体基板であ
る。この基板１上には開口部３を有した例えば厚さ
（Ｔ）２μｍの絶縁膜４が形成されている。また、前記
開口部３から露出する前記基板表面には薄い酸化膜４が
形成されている。前記絶縁膜４上には、前記開口部３一
端部から他端部近くまで達するように延出した例えば金
属製の片持ち梁５が設けられている。ここで、片持ち梁
５は開口部３の一端部から距離（Ｌ1 ）だけ他端部側ま
で延出しており、その延出部分のうち開口部３の一端部
側で距離（Ｌ2 ）分狭く、距離（Ｌ3 ）分幅広くなって
いる。こうした構成の半導体装置において、前記片持ち
梁５に電気信号を加え、片持ち梁５と対向する拡散層２
との間に発生する静電気力により片持ち梁５を振動させ
て流体を流動させる。
【００１１】
（実施例１）以下、本発明の実施例１に係るＣＭＯＳ半
導体装置について製造方法を併記しながら図２〜図８を
参照して説明する。
導体装置について製造方法を併記しながら図２〜図８を
参照して説明する。
【００１２】（１）まず、ｐ型のシリコン基板（以下、
Ｓｉ基板）11の素子分離領域12で囲まれた素子領域に、
Ｐウェル13、Ｎウェル14をそれぞれ形成した（図２参
照）。つづいて、前記Ｓｉ基板11上に厚さ１０ｎｍのゲ
ート酸化膜15を介して厚さ０．３μｍのゲート電極16を
形成した（図３参照）。この後、レジスト17及びゲート
電極16をマスクとして前記Ｐウェル13及びＳｉ基板11表
面に夫々ｎ型不純物をイオン注入し、ソース・ドレイン
領域18，19及び電極となるｎ+ 拡散層20を形成した（図
４参照）。更に、レジスト17を剥離した後、これとは別
なレジスト21を用いて前記Ｎウェル14にｐ型不純物をイ
オン注入し、ソース・ドレイン領域22，23を形成した
（図５参照）。
Ｓｉ基板）11の素子分離領域12で囲まれた素子領域に、
Ｐウェル13、Ｎウェル14をそれぞれ形成した（図２参
照）。つづいて、前記Ｓｉ基板11上に厚さ１０ｎｍのゲ
ート酸化膜15を介して厚さ０．３μｍのゲート電極16を
形成した（図３参照）。この後、レジスト17及びゲート
電極16をマスクとして前記Ｐウェル13及びＳｉ基板11表
面に夫々ｎ型不純物をイオン注入し、ソース・ドレイン
領域18，19及び電極となるｎ+ 拡散層20を形成した（図
４参照）。更に、レジスト17を剥離した後、これとは別
なレジスト21を用いて前記Ｎウェル14にｐ型不純物をイ
オン注入し、ソース・ドレイン領域22，23を形成した
（図５参照）。
【００１３】（２）次に、前記レジスト21を剥離した
後、全面に厚さ２μｍのＢＰＳＧ（ホウ素−リンケイ酸
ガラス）からなる層間絶縁膜24を形成した。つづいて、
前記ソース・ドレイン領域18，19，22，23及びゲート電
極16に対応する層間絶縁膜24を選択的にエッチング除去
し、開口部を形成した。更に、例えばＡｌを全面に厚さ
１μｍ形成した後パターニングして、層間絶縁膜24の開
口部にソース領域18に接続するとともにその一部が片持
ち梁25ａとなる取出し配線25、ドレイン領域19に接続す
る取出し配線26、ゲート電極16と接続する取出し配線2
7，27、ソース領域22と接続する取出し配線28、ドレイ
ン領域23に接続する取出し配線29を形成した（図６参
照）。以上、図２から図６までは通常のＣＭＯＳプロセ
スと同じ方法でもよい。
後、全面に厚さ２μｍのＢＰＳＧ（ホウ素−リンケイ酸
ガラス）からなる層間絶縁膜24を形成した。つづいて、
前記ソース・ドレイン領域18，19，22，23及びゲート電
極16に対応する層間絶縁膜24を選択的にエッチング除去
し、開口部を形成した。更に、例えばＡｌを全面に厚さ
１μｍ形成した後パターニングして、層間絶縁膜24の開
口部にソース領域18に接続するとともにその一部が片持
ち梁25ａとなる取出し配線25、ドレイン領域19に接続す
る取出し配線26、ゲート電極16と接続する取出し配線2
7，27、ソース領域22と接続する取出し配線28、ドレイ
ン領域23に接続する取出し配線29を形成した（図６参
照）。以上、図２から図６までは通常のＣＭＯＳプロセ
スと同じ方法でもよい。
【００１４】（３）次に、全面にＮＳＧからなる厚さ
０．５μｍのパッシベーション膜30を形成した後、この
パッシベーション膜30上に前記ｎ+ 拡散層20の真上に対
応する部分が開口したレジスト31を形成した（図７参
照）。つづいて、このレジスト31をマスクとして前記パ
ッシベーション膜30、層間絶縁膜24及びゲート酸化膜15
をフッ酸によりウェットエッチングし、ｎ+ 拡散層20の
真上に延出するように前記片持ち梁25ａを露出させ、Ｃ
ＭＯＳ半導体装置を製造した（図８参照）。なお、前記
ｎ+ 拡散層20表面には層間絶縁膜24をわずかに残した。
０．５μｍのパッシベーション膜30を形成した後、この
パッシベーション膜30上に前記ｎ+ 拡散層20の真上に対
応する部分が開口したレジスト31を形成した（図７参
照）。つづいて、このレジスト31をマスクとして前記パ
ッシベーション膜30、層間絶縁膜24及びゲート酸化膜15
をフッ酸によりウェットエッチングし、ｎ+ 拡散層20の
真上に延出するように前記片持ち梁25ａを露出させ、Ｃ
ＭＯＳ半導体装置を製造した（図８参照）。なお、前記
ｎ+ 拡散層20表面には層間絶縁膜24をわずかに残した。
【００１５】このようにして製造されたＣＭＯＳ半導体
装置は、ｐ型のＳｉ基板11の表面にＰウェル13，Ｎウェ
ル14、及びｎ+ 拡散層20をそれぞれ設け、前記Ｐウェル
13にｎ+ 型のソース・ドレイン領域18，19を設け、前記
Ｎウェル14にｐ+ 型のソース・ドレイン領域22，23を設
け、前記Ｐウェル13、Ｎウェル14表面にゲート酸化膜15
を介してゲート電極16を設け、前記ゲート電極16を含む
基板全面に層間絶縁膜23を設け、前記ソース・ドレイン
領域18，19，22，23及びゲート電極16に接続する取出し
配線25，26，28，29，27をそれぞれ設け、これら取出し
配線を覆うパッシベーション膜30を設け、更に前記ｎ+
拡散層20の真上に延出するように前記片持ち梁25ａを露
出させた構造となっている。
装置は、ｐ型のＳｉ基板11の表面にＰウェル13，Ｎウェ
ル14、及びｎ+ 拡散層20をそれぞれ設け、前記Ｐウェル
13にｎ+ 型のソース・ドレイン領域18，19を設け、前記
Ｎウェル14にｐ+ 型のソース・ドレイン領域22，23を設
け、前記Ｐウェル13、Ｎウェル14表面にゲート酸化膜15
を介してゲート電極16を設け、前記ゲート電極16を含む
基板全面に層間絶縁膜23を設け、前記ソース・ドレイン
領域18，19，22，23及びゲート電極16に接続する取出し
配線25，26，28，29，27をそれぞれ設け、これら取出し
配線を覆うパッシベーション膜30を設け、更に前記ｎ+
拡散層20の真上に延出するように前記片持ち梁25ａを露
出させた構造となっている。
【００１６】こうした構成において、ｎ+ 拡散層20をグ
ランド側に接続し、片持ち梁25ａに正の電圧を印加する
と、静電気力で片持ち梁25ａが曲がる。ここで、再び片
持ち梁25ａの電圧をグランド電位に戻すと、片持ち梁25
ａは元の位置に戻る。したがって、振動電位を与えるこ
とにより、従来のように送風用ファンを用いることな
く、片持ち梁25ａを振動させ、この振動により送風を起
こすことが可能となる。その結果、長寿命化で低騒音、
低コストのＣＭＯＳ半導体装置がえられる。
ランド側に接続し、片持ち梁25ａに正の電圧を印加する
と、静電気力で片持ち梁25ａが曲がる。ここで、再び片
持ち梁25ａの電圧をグランド電位に戻すと、片持ち梁25
ａは元の位置に戻る。したがって、振動電位を与えるこ
とにより、従来のように送風用ファンを用いることな
く、片持ち梁25ａを振動させ、この振動により送風を起
こすことが可能となる。その結果、長寿命化で低騒音、
低コストのＣＭＯＳ半導体装置がえられる。
【００１７】（実施例２）図９を参照する。なお、図に
示すように例えば厚さ２μｍの層間絶縁膜（第１の層間
絶縁膜）24上に厚い（５μｍ以上）第２の層間絶縁膜41
を設け、この上にＡｌからなる片持ち梁42を設ける様に
して、片持ち梁42とｎ+ 拡散層20との間の空洞部の高さ
を大きくとる構成とする。但し、ｎ+ 型のソース領域18
からの取出し配線25とｐ+ 型のソース領域22からの取出
し配線28は電気的に接続させ、これらに一部が片持ち梁
42となる配線43が接続されている。ここで、配線43は前
記取出し配線25〜29とは別の層に形成される。
示すように例えば厚さ２μｍの層間絶縁膜（第１の層間
絶縁膜）24上に厚い（５μｍ以上）第２の層間絶縁膜41
を設け、この上にＡｌからなる片持ち梁42を設ける様に
して、片持ち梁42とｎ+ 拡散層20との間の空洞部の高さ
を大きくとる構成とする。但し、ｎ+ 型のソース領域18
からの取出し配線25とｐ+ 型のソース領域22からの取出
し配線28は電気的に接続させ、これらに一部が片持ち梁
42となる配線43が接続されている。ここで、配線43は前
記取出し配線25〜29とは別の層に形成される。
【００１８】（実施例３）図１０を参照する。実施例３
に係る半導体装置は、片持ち梁が１つでは、送風能力は
低いので、多数の片持ち梁511 ，512 ，513 ，514 ，51
5 を例えばアレイ状に設け、これら片持ち梁511 〜515
には位相回路52を介して発振回路53を接続させた構成と
なっている。ここで、電極となる拡散層は示されていな
いが、共通にグランドしても良い。あるいは、逆に片持
ち梁511 〜515 をグランド側にし、前記拡散層に信号を
与えることも可能である。
に係る半導体装置は、片持ち梁が１つでは、送風能力は
低いので、多数の片持ち梁511 ，512 ，513 ，514 ，51
5 を例えばアレイ状に設け、これら片持ち梁511 〜515
には位相回路52を介して発振回路53を接続させた構成と
なっている。ここで、電極となる拡散層は示されていな
いが、共通にグランドしても良い。あるいは、逆に片持
ち梁511 〜515 をグランド側にし、前記拡散層に信号を
与えることも可能である。
【００１９】図１０に示した発振回路は、例えば拡散層
抵抗が温度の上昇と共に減少することを利用する良く知
られた方法により、温度の上昇と共に振動周期を短くす
ることができる。したがって、温度の上昇と共に冷却能
力を増強することができる。
抵抗が温度の上昇と共に減少することを利用する良く知
られた方法により、温度の上昇と共に振動周期を短くす
ることができる。したがって、温度の上昇と共に冷却能
力を増強することができる。
【００２０】なお、例えば図１１（Ａ）〜（Ｅ）に示す
信号を用いることにより、図１０のようにアレイ状に配
置された片持ち梁群を波打つ様に動かし、送風能力を変
化させることもできる。但し、図１１（Ａ）〜（Ｅ）
は、図１０の片持ち針511 〜515 に夫々送る信号を示
す。したがって、温度の上昇と共に冷却能力を増強する
ことができる。
信号を用いることにより、図１０のようにアレイ状に配
置された片持ち梁群を波打つ様に動かし、送風能力を変
化させることもできる。但し、図１１（Ａ）〜（Ｅ）
は、図１０の片持ち針511 〜515 に夫々送る信号を示
す。したがって、温度の上昇と共に冷却能力を増強する
ことができる。
【００２１】
【発明の効果】以上詳述した如く本発明によれば、半導
体基板上に電気信号を加えることにより作動する片持ち
梁を絶縁膜を介して設けることにより、従来のような送
風用ファンを設けることなく、発熱素子の冷却をなしえ
る、長寿命化、低騒音、低コストの半導体装置を提供で
きる。
体基板上に電気信号を加えることにより作動する片持ち
梁を絶縁膜を介して設けることにより、従来のような送
風用ファンを設けることなく、発熱素子の冷却をなしえ
る、長寿命化、低騒音、低コストの半導体装置を提供で
きる。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の原理図で、図１
（Ａ）は断面図、図１（Ｂ）は図１（Ａ）の平面図。
（Ａ）は断面図、図１（Ｂ）は図１（Ａ）の平面図。
【図２】本発明の実施例１にＣＭＯＳ半導体装置の製造
方法の一工程図で、Ｓｉ基板上にゲート酸化膜を形成す
るまでの断面図。
方法の一工程図で、Ｓｉ基板上にゲート酸化膜を形成す
るまでの断面図。
【図３】本発明の実施例１にＣＭＯＳ半導体装置の製造
方法の一工程図で、Ｐウェル，Ｎウェルを形成するまで
の断面図。
方法の一工程図で、Ｐウェル，Ｎウェルを形成するまで
の断面図。
【図４】本発明の実施例１にＣＭＯＳ半導体装置の製造
方法の一工程図で、ｎ+ 型のソース，ドレイン領域及び
ｎ+ 型拡散層を形成するまでの断面図。
方法の一工程図で、ｎ+ 型のソース，ドレイン領域及び
ｎ+ 型拡散層を形成するまでの断面図。
【図５】本発明の実施例１にＣＭＯＳ半導体装置の製造
方法の一工程図で、ｐ+ 型のソース，ドレイン領域を形
成するまでの断面図。
方法の一工程図で、ｐ+ 型のソース，ドレイン領域を形
成するまでの断面図。
【図６】本発明の実施例１にＣＭＯＳ半導体装置の製造
方法の一工程図で、取出し配線を形成するまでの断面
図。
方法の一工程図で、取出し配線を形成するまでの断面
図。
【図７】本発明の実施例１にＣＭＯＳ半導体装置の製造
方法の一工程図で、片持ち梁露出用のレジストを形成す
るまでの断面図。
方法の一工程図で、片持ち梁露出用のレジストを形成す
るまでの断面図。
【図８】本発明の実施例１にＣＭＯＳ半導体装置の製造
方法の一工程図で、片持ち梁を露出させた最終工程まで
の断面図。
方法の一工程図で、片持ち梁を露出させた最終工程まで
の断面図。
【図９】本発明の実施例２にＣＭＯＳ半導体装置の断面
図。
図。
【図１０】本発明の実施例３に半導体装置の断面図。
【図１１】図１０に係る半導体装置のアレイ状の片持ち
梁群を波打つ様に動かすためのタイミングチャート。
梁群を波打つ様に動かすためのタイミングチャート。
11…ｐ型のシリコン（Ｓｉ）基板、 13…Ｐウェル、 14…Ｎウェル、 16…ゲート電極、 18，22…ソース領域、 19，23…ドレイン領域、 24，41…層間絶縁膜、 25ａ，42，511 〜515 …片持ち梁、 25，26，27，28，29…取出し配線。
Claims (6)
- 【請求項１】 半導体基板と、この基板に形成された電
極と、前記半導体基板上に形成され、前記電極の少なく
とも一部に対応する部分に開口部を有する絶縁膜と、こ
の絶縁膜上に該絶縁膜の開口部上に延出するように形成
され、前記電極との間に振動電圧を印加することにより
流体流を発生させる片持ち梁とを具備することを特徴と
する半導体装置。 - 【請求項２】 前記片持ち梁を複数有し、かつこれら片
持ち梁に一定の位相差を持つ信号が印加されることを特
徴とする請求項１記載の半導体装置。 - 【請求項３】 前記位相差を与える回路が半導体基板に
形成されていることを特徴とする請求項２記載の半導体
装置。 - 【請求項４】 複数の片持ち梁に印加するパルス信号を
発生する回路が半導体基板に形成されていることを特徴
とする請求項２記載の半導体装置。 - 【請求項５】 請求項３あるいは請求項４記載の回路が
被冷却装置の温度上昇にしたがって冷却能力が増大する
ように設定されていることを特徴とする半導体装置。 - 【請求項６】 請求項５の冷却能力の増大は、片持ち梁
に印加する信号電圧の変化によるか、振動数の変化によ
るか、あるいは片持ち梁間に設けられる一定の位相差の
変化のいずれかによるものであることを特徴とする半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9921997A JPH10289907A (ja) | 1997-04-16 | 1997-04-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9921997A JPH10289907A (ja) | 1997-04-16 | 1997-04-16 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10289907A true JPH10289907A (ja) | 1998-10-27 |
Family
ID=14241560
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9921997A Pending JPH10289907A (ja) | 1997-04-16 | 1997-04-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10289907A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106206490A (zh) * | 2016-07-01 | 2016-12-07 | 浙江大学 | 被动式mems流致振动强化传热装置及其传热方法 |
-
1997
- 1997-04-16 JP JP9921997A patent/JPH10289907A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106206490A (zh) * | 2016-07-01 | 2016-12-07 | 浙江大学 | 被动式mems流致振动强化传热装置及其传热方法 |
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