JPH10289541A - 再生装置 - Google Patents

Abstract

(57)【要約】 【課題】 再生信号中、信頼性の高い信号をメモリに書
き込み可能とする。 【解決手段】 再生装置は、テープ状記録媒体を記録時
よりも遅い速度で搬送し、パリティデータを用いて誤り
訂正符号化されたデジタルデータを再生するスロー再生
モードを有し、前記再生されたデジタルデータ及びパリ
ティデータをメモリに記憶し、前記メモリに記憶された
パリティデータを用いて前記メモリに記憶されたデジタ
ルデータ中のエラーを訂正するようになされ、前記再生
デジタルデータが前記メモリに対して書き込まれる前に
前記再生デジタルデータ中のエラーの有無を検出し、当
該検出結果に従って前記メモリに対する前記再生デジタ
ルデータの書き込み動作を制御するように構成されてい
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は再生装置に関し、特
には、デジタル信号の再生装置に関する。

【０００２】

【従来の技術】この種の装置として、従来より、画像信
号をデジタル信号として磁気テープに記録再生するデジ
タルＶＴＲが知られている。

【０００３】デジタルＶＴＲにおいては通常、記録再生
に伴うエラーを訂正するためのパリティデータをデジタ
ル画像信号に付加することにより誤り訂正符号化して記
録しており、再生されたデジタル画像信号をメモリに記
憶し、誤り訂正回路がこのメモリにアクセスすることに
より再生信号中のエラーを訂正している。

【０００４】そして、デジタルＶＴＲにおいては、テー
プを記録時と同じ速度で搬送してデジタル信号を再生す
る通常再生モードの他、テープを記録時よりも高速、あ
るいは低速で搬送してデジタル信号を再生するサーチモ
ードやスロー再生モードを備えるものもある。

【０００５】

【発明が解決しようとする課題】ここで、スロー再生を
考えてみる。

【０００６】テープ上の各トラックに対してアジマス記
録によりデジタル信号を記録している場合、スロー再生
時においては各ヘッドの１回のトレースにより得られる
再生信号のエンベロープが変動してしまう。その結果、
エンベロープの大きい部分についてはエラーが少ないか
もしくは訂正可能であるが、エンベロープの小さい部分
についてはエラーが多すぎて訂正不能となるか、もしく
は、誤訂正のおそれがある。

【０００７】また、前述の通り、スロー再生時にはテー
プを記録時よりも低速で搬送してデジタル信号を再生す
るため、テープ上の各トラックはヘッドにより複数回ト
レースされる。

【０００８】そして、デジタルＶＴＲにおいては通常、
デジタル信号に付加されたＩＤデータに従って再生され
た画像信号をメモリに書き込んでいる。

【０００９】即ち、スロー再生時においては、同じＩＤ
データを有する画像信号が複数回再生されるため、同じ
トラックから再生された信号であっても、エラーが少な
い（信頼性の高い）信号がメモリに書き込まれた後、再
度同じトラックから再生されたエラーの多い（信頼性の
低い）信号が上書きされてしまうおそれがあった。

【００１０】本発明は前述の如き問題点を解決すること
を目的とする。

【００１１】本発明の他の目的は、再生信号中、信頼性
の高い信号をメモリに書き込み可能とする処にある。

【００１２】

【課題を解決するための手段】前記課題を解決し、目的
を達成するため、本発明は、パリティデータが付加さ
れ、誤り訂正符号化されたデジタルデータを記録媒体か
ら再生する再生手段と、前記再生手段により再生された
パリティデータとデジタルデータとを記憶する記憶手段
と、前記記憶手段に対してアクセスし、前記パリティデ
ータを用いて前記デジタルデータ中のエラーを訂正する
誤り訂正手段と、前記パリティデータを用いて前記デジ
タルデータ中のエラーを検出し、この検出結果に従って
前記記憶手段に対する前記再生手段から出力されたパリ
ティデータ及びデジタルデータの記憶動作を制御する制
御手段とを備えて構成されている。

【００１３】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を用いて詳細に説明する。

【００１４】図１は本発明を適用したデジタルＶＴＲの
構成を示す図である。

【００１５】図１において、隣接するトラック間で互い
にアジマス角が異なる多数のヘリカルトラックが形成さ
れたテープＴより、ヘッド部１０１によりデジタル画像
信号を再生し、アンプ１０３、イコライザ１０５を介し
て２値化回路１０７及びクロック生成回路１３９に出力
する。本形態では、ヘッド部１０１は互いにアジマスが
異なる２つの回転ヘッドを有し、これら回転ヘッドによ
りテープＴを交互にトレースしてデジタル信号を再生す
る。

【００１６】なお、本形態のデジタルＶＴＲは、テープ
Ｔを記録時と同じ速度で搬送してデジタル信号を再生す
る通常再生モードの他、テープＴを通常再生モード時よ
りも遅い速度で搬送してデジタル信号を再生するスロー
再生モード、テープＴを通常再生モード時よりも高速で
搬送してデジタル信号を再生するサーチ再生モードを有
し、これらのモードを不図示のシステムコントローラに
より切り換えている。

【００１７】クロック生成回路１３９はＰＬＬ回路及び
カウンタを有し、再生データに位相同期したシンボルク
ロックを生成し、カウンタ１１１に出力すると共に、カ
ウンタを用いてこのシンボルクロックを分周し、バイト
クロック、１シンクブロック毎のクロック等を出力す
る。

【００１８】２値化回路１０７は入力されたデジタル信
号を１サンプル１ビットのデジタル信号に復元し、同期
検出回路１０９、ＩＤ検出回路１１３及びＦＩＦＯ１１
５に出力する。

【００１９】本形態のデジタルＶＴＲでは、所定量のデ
ジタル画像信号毎に同期データＳＹＮＣ、ＩＤデータ及
びＩＤデータの誤り検出用のＩＤパリティを付加してシ
ンクブロックを形成し、更に、１トラック分の記録デー
タ毎に外符号パリティＣ２及び内符号パリティＣ１を付
加して誤り訂正符号化して記録している。

【００２０】図２（ａ）は１シンクブロックのデータの
構成を示す。

【００２１】本形態では、各シンクブロックを９０バイ
トのデータで構成し、先頭にシンクデータ、次にシンク
ブロックの番号等を含むＩＤデータ、ＩＤデータの誤り
を検出するためのＩＤパリティデータ、画像・音声デー
タ等の情報データ、最後に誤り訂正用のＣ１パリティデ
ータの順で構成されている。

【００２２】さて、図１に戻って、同期検出回路１０９
は再生されたデジタル信号列から前述の各シンクブロッ
クのシンクデータを検出し、シンクデータを検出したタ
イミングでカウンタ１１１に同期検出信号を出力する。
カウンタ１１１は同期検出回路１０９からの同期検出信
号に応じてクリアされ、クロック生成回路１３９により
生成された再生デジタル信号のサンプルの周波数に対応
したシンボルクロックをカウントする。従って、カウン
タ１１１のカウント値は各シンクブロック内のデータの
先頭からの位置を示している。カウンタ１１１のカウン
ト結果はＩＤ検出回路１１３及びデータパリティ検出回
路１２３に出力される。

【００２３】ＩＤ検出回路１１３はカウンタ１１１から
のカウント値に従って、２値化回路１０７から供給され
る再生データ中から各シンクブロックのＩＤデータ及び
ＩＤパリティを抽出し、得られたＩＤデータが正しいか
否かをＩＤパリティを用いて検出する。その結果、再生
ＩＤデータが正しい場合にはそのデータ（シンクブロッ
ク番号）を保持し、誤っていた場合には保持されている
１つ前のシンクブロックの番号に１を加えた値をシンク
ブロック番号として保持する。ＩＤ検出回路１１３によ
り検出されたシンクブロック番号データは後述のように
メモリ１２７への再生信号の書き込み動作に用いられ
る。

【００２４】また、データパリティ検出回路１２３はカ
ウンタ１１１からのカウント値に従って、２値化回路１
０７から供給される再生データ中から各シンクブロック
の情報データ及びＣ１パリティを抽出する。そして、抽
出した情報データとＣ１パリティとを決められたガロア
体の多項式に入力して演算を行い、情報データ中にエラ
ーがあるか否かを検出する。そして、エラーがなかった
場合には論理Ｈを、エラーがあった場合には論理Ｌを示
す１ビットのエラーフラグデータをモノマルチ１２５に
出力する。

【００２５】データパリティ検出回路１２３について図
３を用いて説明する。

【００２６】図３はデータパリティ検出回路１２３の要
部の構成を示す図である。図において、不図示の抽出部
より抽出され、８ビット単位に並列に出力された再生デ
ータは端子２０１よりＥＸＯＲ回路２０２及び２０３に
供給される。ＥＸＯＲ回路２０２はスイッチ２０４、ラ
ッチ２０７を介してフィードバックされた８ビットのデ
ータと入力データとのの排他的論理和演算を行い、スイ
ッチ２０４に出力する。スイッチ２０４はカウンタ１１
１のカウント値が各シンクブロックのデータエリアの先
頭の位置を示す値となった場合に不図示のタイミング信
号発生部より出力される信号が供給されたタイミングで
“００００００００”のデータを選択し、それ以外に場
合にはＥＸＯＲ回路２０２の出力を選択する。そして、
これ以降ＥＸＯＲ回路２０２は入力データに対して８ビ
ット単位で排他的論理和演算を行うことになる。

【００２７】また、ＥＸＯＲ回路２０３はスイッチ２０
５、ラッチ２０８及び変換回路２０６を介してフィード
バックされた８ビットのデータと入力データとの排他的
論理和演算を行い、スイッチ２０５に出力する。スイッ
チ２０５はスイッチ２０４と同様に、各シンクブロック
のデータエリアの先頭で“００００００００”のデータ
を選択し、それ以外に場合にはＥＸＯＲ回路２０３の出
力を選択する。

【００２８】ここで、変換回路２０６は図４の様に構成
されており、ラッチ２０８から供給される８ビットのデ
ータの各ヒットの論理を図のように変換してＥＸＯＲ回
路２０３に出力する。

【００２９】ラッチ２０７、２０８からの８ビットの出
力データはそれぞれＮＡＮＤ回路２０９、２１０に出力
され、各ＮＡＮＤ回路の出力は更にＡＮＤ回路２１１に
出力される。ＡＮＤ回路２１１の出力はスイッチ２１２
を介してラッチ２１３に出力され、１シンクブロック毎
にラッチされる。

【００３０】ここで、スイッチの動作タイミングについ
て説明する。

【００３１】スイッチ２１２は、カウンタ１１１のカウ
ント値が各シンクブロックのデータパリティの最後、つ
まり各シンクブロックのデータエリアの先頭から数えて
８５バイト目の位置を示す値となった次のタイミングで
不図示のタイミング信号発生部より供給される信号に応
じてＡＮＤ回路２１１の出力をラッチ２１３に出力す
る。

【００３２】本形態では、各シンクブロックのデータエ
リアの先頭からＥＸＯＲ２０２、２０３により８ビット
毎に演算を行い、データパリティの最後の１バイトのデ
ータの演算が終了した時、エラーがない場合、ＮＡＮＤ
２０９、２１０より論理Ｈが出力される。

【００３３】スイッチ２１２は、この最後の１バイトの
データまで演算した結果のみをラッチ２１３に出力する
ためのものであり、ラッチ２１３でラッチされた演算結
果は１シンクブロック期間保持される。

【００３４】スイッチ２０４、２０５及びスイッチ２１
２の動作タイミングを図２（ｂ），（ｃ）に示す。スイ
ッチ２０４、２０５は図２（ｂ）に示したタイミング信
号に応じて“００００００００”を選択する。また、ス
イッチ２１２は図２（ｃ）に示したタイミングＡＮＤ２
１１の出力を選択する。

【００３５】この様に、ラッチ２１３によりラッチされ
たデータは、ＥＸＯＲ回路２０２及び２０３によりそれ
ぞれ１シンクブロックのデータに対して演算を行った結
果の論理積を示しており、本形態においては、演算の結
果が論理Ｌ、即ち、各ＮＡＮＤ回路２０９、２１０が論
理Ｈを出力しているときにはエラーなしを示している。

【００３６】通常、８ビットのデータを並列処理する場
合はガロア体の生成多項式は８つあり、エラー訂正を行
う際にはすべての多項式を計算しなければならないが、
本形態のようにエラーの有無を検出するだけでよい場合
には、図３のように２つもしくは３つ程度の多項式演算
を行い、それらの論理積をとれば十分である。

【００３７】さて、図１において、データパリティ検出
回路１２３からの出力はモノマルチ１２５に供給され
る。モノマルチ１２５はデータパリティ検出回路１２３
より論理Ｈの信号が入力されると、（２ｎ＋１）シンク
ブロック期間の間論理Ｈの信号を出力して論理Ｌに戻
る。また、論理Ｈを出力しているときに更に論理Ｈが供
給された場合、その時点から更に（２ｎ＋１）シンクブ
ロック期間論理Ｈを出力するように、いわゆるリトリガ
ブルに構成されている。

【００３８】本形態では、ｎ＝２とし、モノマルチ１２
５を４つのＤ−ＦＦと論理和回路で構成している。

【００３９】モノマルチ１２５の出力はスイッチ１１９
と１２１の制御のために用いられ、各スイッチはモノマ
ルチ１２５の出力が論理Ｈのときに閉成される。

【００４０】一方、２値化回路１０７の出力はＦＩＦＯ
１１５により（ｎ＋１）シンクブロック期間遅延され、
モノマルチ１２５からの出力が論理Ｈの場合スイッチ１
１９を介してトラックメモリ１２７に出力される。

【００４１】同様にＩＤ検出回路１１３により検出され
たＩＤデータはＦＩＦＯ１１７により（ｎ＋１）シンク
ブロック期間遅延され、モノマルチ１２５からの出力が
論理Ｈの場合スイッチ１２１を介してメモリ制御回路１
４１に出力される。

【００４２】メモリ制御回路１４１はスイッチ１２１を
介して供給されたＩＤデータに従って再生データの書き
込みアドレスを決定し、スイッチ１１９を介して供給さ
れる再生データをトラックメモリ１２７の該当するアド
レスに書き込む。

【００４３】メモリ制御回路１４１は１トラック分の再
生データをトラックメモリ１２７に書き込むとその旨を
エラー訂正回路１２９に知らせ、エラー訂正回路１２９
を起動する。

【００４４】ここで、図５に１トラック分の画像データ
の構成を示す。

【００４５】本形態では、１トラック分の画像データは
１５１個のシンクブロックで構成され、シンクブロック
番号０〜１４０までが画像データが含まれるシンクブロ
ック、１４１〜１５１までが画像データに対する外符号
Ｃ２パリティデータを含むシンクブロックとなってい
る。

【００４６】エラー訂正回路１２９はメモリ１２７に記
憶された積符号構成のデータに対してＣ１方向、Ｃ２方
向の順で数回エラー訂正処理を施す。

【００４７】エラー訂正回路１２９により訂正された画
像データは伸長回路１３１に出力される。本形態におい
て記録されている画像データはＤＣＴ，可変長符号化等
によりその情報量が圧縮されており、伸長回路１３１は
可変長符号復号、逆ＣＤＴ等により再生された画像デー
タの情報量を伸長し、ビデオメモリ１３３に書き込む。

【００４８】ビデオメモリ１３３に書き込まれた画像デ
ータはラスタスキャンの順に読み出され、輝度信号はＤ
／Ａ変換器１３５を介して端子１３９より出力され、色
差信号はＤ／Ａ変換器１３７を介して端子１３９より出
力される。

【００４９】ここで、ＦＩＦＯ１１５の出力データと、
モノマルチ１２５を介してメモリ制御回路１４１に出力
されるデータパリティ検出回路１２３の出力との関係を
図６を用いて説明する。

【００５０】図において、２値化回路１０７より出力さ
れた１シンクブロック分のデータをＡとする。Ｂはこの
１シンクブロック分のデータのデータパリティ検出回路
１２３による検出結果を示している。即ち、情報データ
にエラーがあるか否かはＣ１パリティがすべて入力され
なければわからないため、データパリティ検出回路１２
３から検出結果が出力されるのはＢに示すタイミングと
なる。

【００５１】そして、データパリティ検出回路１２３の
出力がモノマルチ１２５に供給され、モノマルチ１２５
から出力された結果がＣである。

【００５２】本形態では、あるシンクブロックにエラー
がなかった場合、その前後のシンクブロックがエラーで
ある可能性が少ないことから、Ａに示したシンクブロッ
クにエラーがなく、データパリティ１２３より論理Ｈの
信号が出力された場合、Ｂに示した１シンクブロック期
間を含めて前後２シンクブロック期間、合わせて５シン
クブロック期間の間モノマルチ１２５より論理Ｈの信号
が出力され、メモリ１２７に対するＦＩＦＯ１１５から
の再生データの書き込みを許可している。この様子をＤ
に示す。

【００５３】このように、本形態では、再生データをメ
モリに書き込み、メモリに書き込まれたデータに対して
誤り訂正処理を施す際、メモリに書き込む前に再生デー
タ中のエラーの有無を検出し、その検出結果に従ってメ
モリへの書き込みを制御している。

【００５４】従って、スロー再生時のように同じトラッ
クからデータを複数回再生するような場合であっても、
エラーが多く、信頼性の低いデータを誤り訂正用のメモ
リに書き込む前に検出でき、良好な再生データをメモリ
に書き込んだ後、エラーの多いデータを上書きしてしま
うことを防止することができる。

【００５５】なお、本形態では、モノマルチ１２５では
５シンクブロック期間論理Ｈとなる信号を出力したが、
ｎの値を適当に設定し、３シンクブロック期間や７シン
クブロック期間としてもよい。

【００５６】また、本形態ではＦＩＦＯ１１５、１１７
により再生データ及びアドレスデータ有無を遅延してい
たが、ＦＩＦＯを設けず、そのままメモリ及びメモリ制
御回路に供給する様にしてもよい。

【００５７】

【発明の効果】以上説明したように、本発明によれば、
誤り訂正用の記憶手段に再生データを記憶する前に再生
データ中のエラーの有無を検出することができ、信頼性
の低いデータを書き込んでしまうのを防ぐことができ
る。

【図面の簡単な説明】

【図１】本発明の実施形態としてのデジタルＶＴＲの構
成を示す図である。

【図２】図１の装置によるデータのフォーマットを示す
図である。

【図３】図１におけるデータパリティ検出回路の構成を
示す図である。

【図４】図３における変換回路の構成を示す図である。

【図５】図１の装置によるデータのフォーマットを示す
図である。

【図６】図１の装置の動作を説明するためのタイミング
チャートである。

【符号の説明】

１１３ ＩＤ検出回路 １２３ データパリティ検出回路 １２７ トラックメモリ

Claims (11)

【特許請求の範囲】
1. 【請求項１】 パリティデータが付加され、誤り訂正符
   号化されたデジタルデータを記録媒体から再生する再生
   手段と、 前記再生手段により再生されたパリティデータとデジタ
   ルデータとを記憶する記憶手段と、 前記記憶手段に対してアクセスし、前記パリティデータ
   を用いて前記デジタルデータ中のエラーを訂正する誤り
   訂正手段と、 前記パリティデータを用いて前記デジタルデータ中のエ
   ラーを検出し、この検出結果に従って前記記憶手段に対
   する前記再生手段から出力されたパリティデータ及びデ
   ジタルデータの記憶動作を制御する制御手段とを備える
   再生装置。
2. 【請求項２】 前記デジタルデータは、それぞれ同期デ
   ータと所定量のデジタル画像データと前記パリティデー
   タとを含む複数の同期ブロックからなり、前記制御手段
   は前記同期ブロック単位で前記デジタル画像データ中の
   エラーを検出することを特徴とする請求項１に記載の再
   生装置。
3. 【請求項３】 前記制御手段は、エラーを含まない前記
   同期ブロックの前後ｎ（ｎは整数）ブロック分のデジタ
   ルデータ及びパリティデータを前記記憶手段に書き込む
   べく前記記憶動作を制御することを特徴とする請求項２
   に記載の再生装置。
4. 【請求項４】 前記再生デジタルデータと前記パリティ
   データとを（２ｎ＋１）同期ブロック期間分遅延させて
   前記記憶手段に出力する遅延手段を備えたことを特徴と
   する請求項３に記載の再生装置。
5. 【請求項５】 前記前記デジタルデータは、前記複数の
   同期ブロックそれぞれに含まれ、当該同期ブロックの番
   号を示すＩＤデータを含み、前記制御手段は前記ＩＤデ
   ータに従って前記再生デジタルデータ及びパリティデー
   タの前記記憶手段における書き込みアドレスを決定する
   ことを特徴とする請求項２に記載の再生装置。
6. 【請求項６】 前記誤り訂正手段により訂正処理が施さ
   れたデジタルデータの情報量を伸長する伸長手段と、前
   記伸長手段により処理されたデジタルデータを記憶する
   第２の記憶手段とを備えたことを特徴とする請求項１に
   記載の再生装置。
7. 【請求項７】 前記記録媒体は多数のヘリカルトラック
   が形成されたテープ状記録媒体を含み、前記再生手段は
   前記テープ状記録媒体をトレースして前記デジタルデー
   タを再生する回転ヘッド手段を含むことを特徴とする請
   求項１に記載の再生装置。
8. 【請求項８】 前記制御手段は、前記誤り訂正手段が前
   記エラーを訂正するために必要な生成多項式よりも少な
   い生成多項式の演算を行う演算手段を有することを特徴
   とする請求項１に記載の再生装置。
9. 【請求項９】 テープ状記録媒体を記録時よりも低速で
   搬送し、内符号パリティ及び外符号パリティを用いて誤
   り訂正符号化されたデジタルデータを再生するスロー再
   生モードを有し、前記再生された内符号パリティ、外符
   号パリティ及びデジタルデータをメモリに記憶し、前記
   メモリに記憶された内符号パリティ及び外符号パリティ
   を用いて前記メモリに記憶されたデジタルデータ中のエ
   ラーを訂正する装置であって、 前記内符号パリティを用いて前記再生デジタルデータ中
   のエラーの有無を検出し、当該検出結果に応じて前記メ
   モリに対する前記再生デジタルデータの記憶動作を制御
   することを特徴とする再生装置。
10. 【請求項１０】 前記デジタルデータは、それぞれ同期
    データ、所定量のデジタル画像データもしくは前記外符
    号パリティ及び前記内符号パリティを含む複数の同期ブ
    ロックからなり、前記同期ブロック単位で前記デジタル
    画像データもしくは外符号パリティ中のエラーを検出す
    ることを特徴とする請求項９に記載の再生装置。
11. 【請求項１１】 テープ状記録媒体を記録時よりも遅い
    速度で搬送し、パリティデータを用いて誤り訂正符号化
    されたデジタルデータを再生するスロー再生モードを有
    し、前記再生されたデジタルデータ及びパリティデータ
    をメモリに記憶し、前記メモリに記憶されたパリティデ
    ータを用いて前記メモリに記憶されたデジタルデータ中
    のエラーを訂正するようになされ、前記再生デジタルデ
    ータが前記メモリに対して書き込まれる前に前記再生デ
    ジタルデータ中のエラーの有無を検出し、当該検出結果
    に従って前記メモリに対する前記再生デジタルデータの
    書き込み動作を制御することを特徴とする再生装置。