JPH1027861A - 有機基板を有する電子部品の製造方法 - Google Patents

有機基板を有する電子部品の製造方法

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JPH1027861A
JPH1027861A JP9052477A JP5247797A JPH1027861A JP H1027861 A JPH1027861 A JP H1027861A JP 9052477 A JP9052477 A JP 9052477A JP 5247797 A JP5247797 A JP 5247797A JP H1027861 A JPH1027861 A JP H1027861A
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Abstract

(57)【要約】 【課題】 損傷やばりを抑えつつ、活性相互接続部に使
用可能な領域を最大とする、有機基板から電子素子を切
断する方法を提供する。 【解決手段】 少なくとも1つの素子サイトを有する有
機基板を用意する。各素子サイト内に、1つ以上の電子
素子を実装する。素子サイト周囲には、スロットと角孔
が形成されている。切り欠きのような負の構造を、基板
内のスロットの内縁に沿って形成する。電子素子を実装
し、プラスチック・パッケージ本体に封入した後、最終
パッケージ輪郭線(の角領域を打ち抜くことによって、
素子を基板から切断する。スロット、角孔、および切り
欠きの形成によって、バリのない打ち抜き外周が得ら
れ、活性相互接続領域を最大とし、しかも打ち抜き処理
の間、表面および/または縁への損傷を最少に抑える。
切り欠きを形成する代わりに、突起のような正の構造
を、打ち抜きツール・セグメントに組み込んでも、同一
の効果を得ることができる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、一般的に電子素子
の製造に関し、更に特定すれば、有機基板を組み込んだ
半導体素子を含む電子部品の製造に関するものである。
【0002】
【従来の技術】電子部品用プラスチック・ボール・グリ
ッド・アレイ(PBGA:Plastic Ball GridArray)
は、素子の入出力端子(I/O)をユーザのボードに接
続する(route)ために有機基板を利用する。通常、部品
は、基板ストリップ上の個々の素子サイトに電子素子を
実装し、これらの素子のプラスチックで封入し、打ち抜
き処理(punching operation)においてストリップから個
々の素子を切断(excise)即ち個別化(singulate) するこ
とによって組み立てられる(assemble)。打ち抜き処理は
様々な問題の原因となり得るものであり、その中には、
ばり(burr)の形成、最終パッケージ寸法の不均一、およ
び使用可能な基板面積の損失が含まれる。これについ
て、更に、従来技術の図1ないし図6を参照しながら詳
しく述べる。
【0003】図1は、従来技術の有機基板10を示し、
この有機基板10は、集積回路ダイまたはその他の電子
素子を実装するために使用する複数のサイトを含む。図
1は、単一の素子サイト12を示す。素子サイト12
は、切断輪郭線(excise perimeter)17と4つの穿設孔
18とを含む。また、素子サイト12は、複数のスロッ
ト14も含み、これらは、導電性トレース21が互いに
電気的に絶縁されるように、基板内に形成されている。
トレースは、最初は互いにおよびめっきバス(図示せ
ず)に短絡され、トレースは電気メッキが可能となって
いる。集積回路ダイまたはその他の電子素子(図1の視
野では隠れている)が、基板10上の切断輪郭線17内
に実装される。ダイを基板10の導電性トレースに電気
的に結合したのち、素子をプラスチック・パッケージ本
体22内に封入する。次に、パッケージされた素子を、
切断輪郭線17に沿って基板10から打ち抜き、最終パ
ッケージ外形を形成する。切断輪郭線17は、素子サイ
ト12の角において4つの孔18と交差する。
【0004】図1に示すような基板設計では、素子サイ
ト12の切断輪郭線17の約98%が基板物質を含み、
これを打ち抜きツールによって打ち抜くことによって、
最終パッケージ外形を形成しなければならない。素子サ
イト12の輪郭線に沿った大部分が基板物質であるため
に、最終パッケージ外形の輪郭穿に沿って、表面および
/または縁にかなりの損傷が生じる可能性がある。かか
る損傷は、最終素子において電気的な信頼性の問題に発
展し得る。このように大量の打ち抜かれる基板物質を有
することによる別の欠点は、打ち抜きの間基板を支持す
るために、切断輪郭線17の内側に大きな打ち抜き基板
支持領域を必要とすることである。かかる大きな支持領
域は、切断輪郭線17周囲の基板10の上側または下側
いずれかの領域を消費することになる。この領域は、支
持の必要がなければ、基板10上で導電性相互接続部
(トレース、ビア、はんだボール等)に使用できるもの
である。
【0005】最終パッケージ外形の表面および/または
縁部に損傷を生じる問題に対する既知の解決案の1つ
に、スロットを切断輪郭線側に近づけ、特に、各スロッ
トの内縁が最終パッケージの外形寸法を規定するように
移動させるものがある。このような改良された基板設計
を、基板110として図2に示す。スロット116の内
縁115が最終パッケージ輪郭線117を規定する。し
たがって、改良された基板110から形成される最終パ
ッケージは、「スロット規定」パッケージ(slot-define
d package)として知られている。(尚、内縁は最終パッ
ケージ輪郭線117と一致することを示すために、図2
では、内縁115のみを破線で示してあることを注記し
ておく。)スロット規定パッケージの利点は、スロット
116の隣接端間にあり、角孔118二画の素子サイト
の角に位置する基板物質のみが、打ち抜き処理で実際に
剪断されるに過ぎないことである。より具体的には、角
の打ち抜きは、パッケージ輪郭線117に沿ったスロッ
ト116の端部と角孔118との間に存在する基板物質
のみを剪断する。(最終パッケージ外形は、パッケージ
輪郭線117が示唆するように、素子サイトの角が90
°にはならないことを注記しておく。代わりに、パッケ
ージの角は、角の打ち抜きの前に存在する角孔118に
よる円の約1/4の窪みを有する。) 角にのみ打ち抜きが行われるので、図2の基板において
パッケージ本体120を形成した後に素子サイト112
のパッケージ輪郭線117に沿って打ち抜かれる物質量
は、図1の基板において素子サイト12の輪郭線周囲の
全基板物質量の98%が打ち抜かれるのに対して、素子
サイトの輪郭線周囲の全基板物質のおよそ5%である。
スロット規定パッケージを打ち抜く際に物理的に剪断さ
れる物質が少ないので、表面および/または縁の損傷は
最少に抑えられる。最終パッケージ輪郭線の大部分を構
成するスロットの縁部は、打ち抜きで形成される縁部と
比較すると滑らかである。その理由は、スロットの形成
は、基板製造者が穿孔またはルーティング(routing) 処
理を用いて行うために、打ち抜きと比較すると、基板の
表面および/または縁への損傷は大幅に減少するからで
ある。
【0006】基板110から素子を切断するための典型
的な打ち抜きツールは、素子サイトの各角に対応する直
角切断縁を利用する。理想的なのは、打ち抜きツール
が、各スロット116の内縁115と合わせて、パッケ
ージ輪郭線117の角領域を打ち抜くことであろう。し
かしながら、完全な整合は期待できないので、打ち抜き
ツールのわずかな不整合でも、その結果ばりが発生する
可能性がある。可能なばりの発生例を図3に示す。この
場合、角打ち抜きツール・セグメント125がスロット
116の内縁115とわずかにずれているために、領域
129においてばりが発生した。不整合の結果として、
打ち抜きツールは、スロットの内縁に沿った基板物質の
薄く支持されていないストリップを切断しなければなら
ず、そのためにばりの形成に至るのである。
【0007】スロット規定パッケージにおいてばりの形
成を防止するためには、スロット116の内縁115を
故意に切断輪郭線117の内側に納まるように設計すれ
ば、支持されていない基板物質の薄いストリップを切断
しなければならない事態を回避することができる。内縁
115が素子サイトの輪郭線から内側にあるスロット1
16を図4の分解図に示す。各スロット116の内縁1
15を素子サイトの切断輪郭線117の内側に位置付け
ることによる問題は、打ち抜き後のパッケージの寸法
が、測定の仕方によって変わってしまうことである。例
えば、図5に基板110から切断した素子の最終パッケ
ージ外形を示すが、この図で、長さLおよび幅Wは、長
さL’および幅W’とは異なっている。かかるパッケー
ジ寸法の不均一は、自動化処理機器を用いる場合に問題
の原因となる。また、切断輪郭線117の内側に位置す
る内縁115を有するスロット116を有するように基
板110を設計することによる別の問題は、こうしなけ
れば導電性相互接続部(図示せず)に使用可能な活性領
域が、切断輪郭線の内側にスロットが存在する場合には
失われることである。図5に、この失われる領域を領域
119として表わす。図6は、別の改良された基板21
0を示す。これもスロット規定型であるが、スロットの
内縁を切断輪郭線と一致させ、更に基板とある角度をな
し、素子サイト212の角でのみ剪断する打ち抜きツー
ルを使用することにより、失われる基板領域を回復した
ものである。打ち抜きツールを制限して、素子サイトの
角のみを打ち抜き、更にある角度で角を打ち抜くことに
よって、完全な打ち抜きツールの整合が得られなくと
も、ばりをなくすることが可能である。例えば、図6に
示すように、実装された素子上にパッケージ本体220
を形成した後に、角219において約45°の角度で素
子サイト212を打ち抜く。(角孔の主な目的は直角に
打ち抜く必要性を避けることなので、角度をもって角を
切断する場合には、角孔は不要となることを注記してお
く。)打ち抜きの結果として、最終パッケージ外形はパ
ッケージ輪郭線に対応する。パッケージ輪郭線の角は、
打ち抜かれた角219によって規定され、一方、パッケ
ージ輪郭線の長辺(major side)は、スロット216の内
縁215によって規定される。(尚、内縁215は、最
終パッケージ輪郭線217と一致することを示すため
に、内縁215のみを破線で図示してあることを注記し
ておく。)角の面取りによって、スロット216の内縁
215が最終パッケージ本体の最大外側寸法を規定する
ことも可能となる。しかしながら、角の面取りを行うこ
との欠点は、図6に領域224として示す、基板のある
領域、即ち、こうしなければ活性相互接続部(図示せ
ず)に使用可能な領域が失われることである。面取りの
結果として失われる基板領域224は、内側スロット(i
nset slot)を有する基板110における領域119によ
って失われる領域程大きくはないが、有用な基板領域を
不必要に失うことは、いかなる場合でも望ましいことで
はない。
【0008】
【発明が解決しようとする課題】したがって、スロット
によって規定し表面および/または縁の損傷を最少に抑
えつつ、活性相互接続部に使用可能な基板領域量を最大
とし、しかもばり形成の危険性もなく、有機基板から電
子素子を切断する新たな方法が必要とされている。
【0009】
【課題を解決するための手段】概して言えば、本発明
は、有機基板を有する電子素子を製造するための改良さ
れた方法を提供するものであり、(1)基板から電子素
子を個別化する間に剪断される基板物質量を最少に抑
え、(2)活性相互接続部として使用可能な基板領域を
最大とし、(3)最終パッケージ外形に沿ったばりをな
くするものである。これら従来技術の方法に対する利点
は、負の構造を有機基板に組み込むこと、あるいは、正
の構造を打ち抜きツールに組み込むことのいずれかによ
って、典型的な打ち抜き処理と共用可能な整合許容範囲
(alignment tolerance window)を作成することによっ
て、本発明において達成される。
【0010】本発明のこれらおよびその他の特徴は、以
下の図面を参照することによって、より良く理解するこ
とができよう。尚、図は必ずしも同一拡大率で描かれて
いる訳ではなく、本発明には具体的には示していない
が、他にも実施例があり得ることを指摘するのは重要な
ことである。
【0011】
【発明の実施の形態】図7は、本発明による有機基板3
10の一部を示し、素子サイト312を含む。好適実施
例では、この素子サイト312は、半導体ダイを受容す
るサイトである。有機基板パッケージ処理に精通する当
業者には理解されようが、基板310はストリップ形状
で、かかる素子サイトを複数含む可能性があるが、ここ
では明確化のために、1つの素子サイト312のみを図
示することにする。好適な形態では、有機基板310
は、樹脂を基本としたファイバ補強基板であり、クラッ
ド金属層を有し、これにパターニングを行って複数の導
電性トレースおよび他の導通構造を形成する。導電性ト
レースは、基板の上面上および底面上双方に形成するこ
とが好ましい。上面および底面上のトレースは、基板を
貫通する導電性ビアによって互いに電気的に結合され
る。図7には、明確化のために導電性トレースを図示し
ていないが、図12において、本発明による最終パッケ
ージ電子素子の断面図には示してある。
【0012】図示のように、基板310は、素子サイト
312内の4カ所の角位置に配置された孔318を含
む。孔318は素子サイト312の角において基板31
0を直角に打ち抜く必要性をなくすために、オプション
として設けられたものである。角孔318に加えて、4
つのスロット316が素子サイト312周囲に配置され
ている。1つのスロットは素子サイトの各辺に沿って形
成されており、各スロットの内縁が最終パッケージ輪郭
線317を規定する。(内縁315が最終パッケージ輪
郭線317と一致することを示すために、内縁315の
みを破線で示してあることを注記しておく。)スロット
316の内縁315の位置、および角孔318の位置の
ために、打ち抜きツールは、素子サイト312の輪郭線
の小部分のみを剪断するのみでよい。具体的には、打ち
抜きは、スロットの端部と角孔318との間に位置する
基板の部分のみに制限される。打ち抜かれる基板物質量
を最少に抑えることに加えて、図7における基板310
の構造は、活性接続部に使用可能な基板の領域が最大と
なる。これは、スロット316の内縁315が、最終パ
ッケージ輪郭線の最大長および最大幅を規定するからで
ある。スロットの内縁315は、輪郭線317から内側
となっていない。
【0013】本発明によれば、基板310は、更に、最
終パッケージ素子の縁に沿ってばりをなくすのに役立つ
1つ以上の負の構造(即ち、基板における孔または切り
欠き部)を含む。図7では、これら負の構造は切り欠き
326として示されている。切り欠き326は、スロッ
ト316の内縁315に沿って、およびスロットの両端
またはその付近に配置することが好ましい。好適な形態
では、切り欠き326は、角孔318のような他の穴ま
たは工作用孔(図示せず)を穿設するのと同時に、そし
てスロット316の形成の前に、基板310内に穿設す
る。穿設は、基板の製造コストを最少に抑え、しかも基
板310への損傷も最少に抑えるので好ましい。切り欠
き326は穿設されるので、それらの最初の形状は円形
である可能性が最も高いが、切り欠きはスロット316
の内縁315と交差することが好ましいので、スロット
の作成時にノッチの形状は半円形となる。あるいは、ス
ロット316をルート(route) するのと同時に、基板3
10をルートすることによっても、切り欠き326は形
成可能である。尚、切り欠き326の特定のサイズおよ
び形状は特に重要ではないが、切り欠きはできるだけ小
さくし、活性相互接続部に使用可能な基板物質の除去を
最少に止め、後に図9を参照して説明する、製造可能な
打ち抜きツール整合許容範囲を考慮することが好まし
い。適切な負の構造の寸法例として、切り欠きは、直径
が0.3ミリメートルの穿設孔とすることができる。
【0014】図8は、図7の基板310から切断され、
プラスチック・パッケージ本体320によって素子の封
入が行われた後の電子素子322を示す。切断を行うに
は、角打ち抜きセグメントに区分された打ち抜きツール
を用いた、打ち抜き処理とすることが好ましい。これに
ついては、以下の図9の検討において明らかとなろう。
打ち抜きプロセスの後、角孔318の部分は、最終パッ
ケージ電子素子322の角から未だ見ることができる。
加えて、活性基板領域に関しては重要ではない程度の切
り欠き326の小部分も、最終パッケージ素子322の
周囲に沿って位置している。図8に示すように、最終パ
ッケージの外形はスロットによって規定されており、こ
の場合、スロット316の内縁315はパッケージ輪郭
線の大部分を形成し、パッケージの最大外形寸法を規定
する。切り欠き326の存在により、従来技術の打ち抜
き方法や基板設計のように、スロット316の内縁31
5を内側に拡張する(inset) 必要性がなくなる。したが
って、スロットを拡張することによって失われる基板領
域が、最終パッケージ基板において保持されており、切
り欠き326の存在による基板領域の損失は最少で済
む。
【0015】図9は、打ち抜き処理の間、どのようにし
て基板310の切り欠き326がばりの形成を阻止する
のかを示す。切り欠き326は、スロット316の端部
315付近に、スロット316の内縁315に沿って形
成されている。好適実施例では、基板は、打ち抜きツー
ルの8つの棒状セグメント、即ち、素子サイトの1カ所
の角当たり2つのセグメントによって打ち抜かれる。2
つのかかるセグメント328の基板310の素子サイト
の1つの角との関係を図9に示す。別の実施例では、4
つのL字状打ち抜きツール・セグメントを用いることも
可能である。打ち抜きツール・セグメント328の内面
は、最終パッケージ外形周囲の角部分を形成し、素子サ
イトのパッケージ輪郭線317を打ち抜く。本発明の好
適実施例によれば、打ち抜きツール・セグメント328
の端部330は、切り欠き326の円周の内部で終端す
る。したがって、切り欠きまたはその他の負の構造の寸
法は、打ち抜きツールの整合許容範囲を規定する。打ち
抜きツール・セグメント328の端部330に隣接して
切り欠き326が存在することにより、打ち抜きツール
・セグメントの端部は基板物質を全く剪断しなくて済む
ので、ばり形成の可能性が全くなくなる。
【0016】図10は、本発明の別の実施例を示し、打
ち抜きツール・セグメント329の角部分332がある
角度を含み、この角度が切断したパッケージ基板に面取
りした角を形成する。この実施例では、基板には角孔3
18が含まれない。角孔の代わりに、打ち抜きツールに
ある角度(例えば45°)を持たせるように製造する。
これは、基板物質を直角に打ち抜く必要性をなくすため
の別の方法である。尚、図9および図10を参照して説
明する打ち抜き方法は、有機基板において直角に打ち抜
くのを回避する必要性を考慮したものであるが、基板に
重大な損傷を与えることなく、基板に直角に打ち抜くこ
とができる打ち抜き方法を開発することも可能である。
かかる方法も、本発明の実用化から恩恵を得るであろ
う。
【0017】図9および図10において、切り欠き32
6は、図7に示す基板310内において、穿設またはル
ート(route) のいずれかで形成する。言い換えれば、負
の構造即ち開口が、基板物質内に物理的に穿設または形
成される。別の実施例では、突起のような正の構造を打
ち抜きツールに組み込んで、基板に負の構造を組み込む
場合と同じ目的を達成することも可能である。図11
は、2つの打ち抜きツール・セグメント428における
正の構造を示す。ここでは、正の構造は、スロット41
6に最も近い打ち抜きツール・セグメントの端部440
またはその付近における、円形の突起426という形状
を採用する。打ち抜きツール・セグメント428によっ
て打ち抜かれる基板410は、スロット416の内縁4
15に沿って切り欠きを含んでいない。代わりに、打ち
抜きツール・セグメント428は、スロットに最も近い
打ち抜きツール・セグメントの各端部に突起426を有
するように形成されている。この場合、突起は、素子サ
イトに向かって、最終パッケージの輪郭線417によっ
て規定される、最終パッケージ本体の外形の外縁の内側
に延びている。打ち抜きツール・セグメントに突起42
6を設けることによっても、基板に負の構造が含まれる
場合(例えば、図9および図10の基板310における
ように)と同じ切断整合許容範囲を得ることができる。
何故なら、この打ち込みツールは、スロットの内縁に沿
った基板物質の薄いストリップを剪断しようとするもの
ではないからである。したがって、打ち込みツール上に
形成される正の構造または基板に形成される負の構造の
いずれかを用いれば、本発明の利点を達成することがで
きる。
【0018】図12は、電子素子532を有機基板53
0上に実装し、プラスチック樹脂物質で封入してパッケ
ージ本体542を形成し、これまでに教示した本発明に
よるプロセスを使用して切断または打ち抜いた後の、パ
ッケージ化された電子部品500を断面図で示す。部品
500の最終パッケージ外形は、既に説明したように、
基板スロット、切り欠き即ち負の構造、および角切断輪
郭線の内縁によって規定される。電子部品500は、半
導体集積回路ダイまたは個別素子のように、1つ以上の
電子素子532を含む。素子は、基板の上面上に形成さ
れている導電性トレース536に電気的に結合されてい
る。図12に示すように、電子素子532は、ワイヤ・
ボンド534によって、導電性トレース536に電気的
に結合されているが、導電性バンプ、TAB(tape aut
omatedbond、テープ自動接合)等のような他の結合方法
も、代わりに用いることができる。基板530の上面上
の導電性トレース536は、メッキされた貫通孔即ちビ
ア538によって、基板530の逆側の底面上の導電性
トレース537に、電気的に導かれている(route)。電
子部品500をユーザのボードに実装する際、従来の実
施法にしたがって、例えばはんだを用いて導電性トレー
ス537をボードに取り付けるか、あるいは複数の導電
性ボール540、例えば、はんだボールを基板530に
取り付けることができる。
【0019】好適実施例によれば、有機基板に使用した
切り欠きは、ビア538を穿設する際に同時に穿設す
る。基板は、典型的に、複数のビアを含み、そのいくつ
かは直径が異なる。直径が異なるビアは、通常、別々に
穿設する。基板製造における工程を節約するためには、
切り欠きは、ビアのいずれか1つと同時に穿設すること
が好ましい。したがって、理想的には、使用するあらゆ
る切り欠きの直径を、基板内に形成されるいずれかのビ
アのいずれかの直径と等しくすることであるが、切り欠
きをいずれかの特定のサイズとすることは不要である。
また、切り欠きを小さくすることにより、切り欠きを設
けなければ活性相互接続部として使用可能な基板領域の
使用を避けることも好ましい。一例として、切り欠き
は、直径約0.3mmに穿設すれば、適切なものとする
ことができる(しかし、スロット形成時において、最終
的な切り欠きサイズは小さくなる)。
【0020】以上の説明から、有機基板を有する電子部
品の製造方法が提供され、従来技術の有機基板素子の製
造において存在する問題を克服することは明らかであ
る。即ち、本発明にしたがって使用される有機基板は、
基板に形成した負の構造(例えば、円形の切り欠き)ま
たは打ち抜きツールに形成した正の構造(例えば、円形
の突起)のいずれかを利用して、基板から各素子サイト
の角を打ち抜く際の整合許容範囲を設ける。この整合許
容範囲は、打ち抜かれる角付近において、最終パッケー
ジの輪郭線に沿ったばりの形成を根絶しつつ、同時に活
性相互接続部をルートために使用可能な基板の面積量を
最大限増大させるものである。更に、本発明を実施する
ことによって、パッケージはスロットで規定され、切断
輪郭線から内側にスロットの内縁を有することがないの
で、最終パッケージ外形は、均一な寸法を有することに
なる。
【0021】以上特定実施例を参照しながら本発明につ
いて説明しかつ図示したが、本発明がこれら例示的実施
例に限定されることを意図するのではない。本発明の精
神および範囲から逸脱することなく、変更や改造が可能
であることを当業者は認めよう。例えば、本発明は、使
用する有機基板の材料には限定されない。また、本発明
は、切断されるパッケージに収容される電子素子のタイ
プまたは数に制約を受けることもない。更に、基板内の
素子実装形態(上面実装、活性側を上にした実装)や、
電気配線パターン(electric routing pattern)も、本発
明によって制約を受けることはない。例えば、素子は、
基板の底面側にフリップ・チップ実装することもでき、
基板は内部ヒート・シンク構造や基準面を含むことも可
能である。したがって、本発明は、特許請求の範囲に該
当するかかる改造や変更全てを包含することを意図する
ものである。
【図面の簡単な説明】
【図1】基板から切断される電子素子の最終パッケージ
外形が、打ち抜き処理によって規定される、従来技術の
有機基板を示す平面図。
【図2】基板から切断される電子素子の最終パッケージ
外形が、打ち抜き処理およびスロットの双方によって規
定される、従来技術の有機基板を示す平面図。
【図3】図2の基板を用いた従来技術の打ち抜き方法に
おいて、いかにしてばりが形成可能かを示す、角部の分
解図。
【図4】従来技術による、内側スロットを有する図2の
基板の1つの素子サイトを示す図。
【図5】図4の基板から切断される電子素子の最終パッ
ケージ外形を示す平面図。
【図6】素子サイトの角にのみ角度付け打ち抜きツール
を用いることによって、ばりの形成をなくした、スロッ
ト規定基板を打ち抜く従来技術の方法を示す、基板の1
つの素子サイトを示す図。
【図7】本発明の一実施例による、切り欠きを含む新た
な有機基板構造を示す、1つの素子サイトの平面図。
【図8】図7の基板から個別化された後の電子素子を示
す平面図。
【図9】本発明にしたがっていかにして切り欠きおよび
スロットを用いてばりの形成を防止し、使用可能な基板
領域を最大にするかを示す、図7の素子サイトの角の拡
大図。
【図10】本発明にしたがっていかにして切り欠きおよ
びスロットを用いてばりの形成を防止し、使用可能な基
板領域を最大にするかを示す、図7の素子サイトの角の
拡大図。
【図11】本発明の別の実施例による、ばりを形成する
ことなく有機基板を打ち抜く正の構造(positive featur
e)を有する打ち抜きツールの角部分を示す図。
【図12】本発明によって形成された、個別化されパッ
ケージ化された半導体素子を示す断面図。
【符号の説明】
310 有機基板 312 素子サイト 315 内縁 316 スロット 317 最終パッケージ輪郭線 318 孔 320 プラスチック・パッケージ本体 326 切り欠き 328 打ち抜きツール・セグメント 417 最終パッケージの輪郭線 426 円形突起 428 打ち抜きツール・セグメン 500 電子部品 530 有機基板 532 電子素子 542 パッケージ本体 533 ワイヤ・ボンド 536 導電性トレース 538 ビア 537 導電性トレース 540 導電性ボール
フロントページの続き (72)発明者 チャールズ・ジー・ビグラー アメリカ合衆国テキサス州オースチン、エ ル・レイ・ブルバード9418

Claims (4)

    【特許請求の範囲】
  1. 【請求項1】電子部品の製造方法であって:素子サイト
    (312)を有する有機基板(310)を用意する段階
    であって、前記素子サイトは、複数の導電性トレース
    (536)を有し、4つの辺の各々に沿って形成された
    スロット(316)を有し、各スロットの内縁が最終パ
    ッケージ本体(320)の外形寸法を規定し、各スロッ
    トは2カ所の端部を有し、前記有機基板内に、各スロッ
    トの前記各2端部付近の内縁に沿って配置された構造
    (326)が形成された前記有機基板(310)を用意
    する前記段階;前記素子サイト内に電子素子(532)
    を実装する段階;前記電子素子を、前記複数の導電性ト
    レースに電気的に結合する段階;および前記有機基板か
    ら最終パッケージ本体を切断する段階であって、前記構
    造が、切断の間、前記最終パッケージ本体の外縁への損
    傷を防止する段階;から成ることを特徴とする方法。
  2. 【請求項2】電子部品の製造方法であって:複数の導電
    性トレース(536)によって規定された素子サイトを
    有し、複数の導電性トレース(536)を有する有機基
    板(310)を用意する段階であって、各スロットは、
    最終パッケ−ジ本体(320)の外縁を規定する内縁を
    有し、各スロットは2カ所の対向する端部を有する前記
    有機基板(310)を用意する前記段階;前記2カ所の
    対向する端部の各端部付近に、各スロットの内縁に沿っ
    て負の構造(326)を設ける段階;前記素子サイト内
    に電子素子(532)を実装する段階;前記電子素子を
    前記複数の導電性トレースに電気的に結合する段階;お
    よび前記有機基板から前記最終パッケージ本体を切断す
    る段階であって、前記構造が、切断の間、前記最終パッ
    ケージ本体の外縁への損傷を防止する段階;から成るこ
    とを特徴とする方法。
  3. 【請求項3】半導体素子の製造方法であって:素子サイ
    トを有する有機基板(310)を用意する段階であっ
    て、前記素子サイトは、複数の導電性トレース(53
    6)と、4つの辺と、前記4つの辺の各々に沿って形成
    されたスロット(316)とを有し、各スロットの内縁
    は最終パッケージ本体(320)の外形寸法を規定し、
    各スロットは2カ所の端部を有し、各スロットの前記2
    カ所の端部の各々に近い内縁に沿って切り欠き(32
    6)が形成された、前記有機基板(310)を用意する
    前記段階;前記素子サイト内に半導体ダイ(532)を
    実装する段階;前記半導体ダイを前記複数の導電性トレ
    ースに電気的に結合する段階;および前記最終パッケー
    ジ本体を前記有機基板から打ち抜く段階であって、各切
    り欠きと一致する終端部分を有する打ち抜き工具を使用
    して、前記素子サイトの角において打ち抜きを行う段
    階;から成ることを特徴とする方法。
  4. 【請求項4】半導体素子の製造方法であって:素子サイ
    トを有する有機基板(320)を用意する段階から成
    り、 前記素子サイトは、複数の導電性トレース(536)
    と、4つの辺と、該4つの辺の各々に沿って形成された
    スロット(316)とを有し、各スロットの内縁は最終
    パッケージ本体(320)の外形寸法を規定し、各スロ
    ットは2カ所の端部を有し、各スロットの前記2カ所の
    端部の各々に近い内縁に沿って穿設孔(326)が形成
    され、前記有機基板は更にビア(538)が形成されて
    おり;前記ビアは第1の直径を有し、前記穿設孔は前記
    第1の直径にほぼ等しい第2の直径を有する、ことを特
    徴とする方法。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4161399B2 (ja) * 1998-03-12 2008-10-08 沖電気工業株式会社 半導体装置用樹脂基板及び半導体装置
JPH11354689A (ja) * 1998-06-04 1999-12-24 Oki Electric Ind Co Ltd フレーム状基板とその製造方法及び半導体装置の製造方法
JP2001102486A (ja) * 1999-07-28 2001-04-13 Seiko Epson Corp 半導体装置用基板、半導体チップ搭載基板、半導体装置及びその製造方法、回路基板並びに電子機器
JP2001319567A (ja) * 2000-02-28 2001-11-16 Ricoh Co Ltd 電子源基板および該電子源基板を用いた画像表示装置
US6319750B1 (en) * 2000-11-14 2001-11-20 Siliconware Precision Industries Co., Ltd. Layout method for thin and fine ball grid array package substrate with plating bus
US7148561B2 (en) 2001-03-29 2006-12-12 Siliconware Precision Industries Co., Ltd. Ball grid array substrate strip with warpage-preventive linkage structure
TWI267972B (en) * 2005-02-05 2006-12-01 Himax Tech Ltd Substrate with slot
CN101241894A (zh) * 2007-09-20 2008-08-13 三星电子株式会社 智能卡金属载带及其制造方法和包括该载带的封装模块
JP2010004011A (ja) * 2008-05-19 2010-01-07 Panasonic Corp 半導体装置及び半導体装置の製造方法
CN102097317B (zh) * 2010-12-01 2015-04-29 佛山市南海区宏乾电子有限公司 一种全包封装开关电源三极管的生产方法
KR101935553B1 (ko) * 2012-02-01 2019-01-07 삼성디스플레이 주식회사 플렉시블 디스플레이 장치 및 그 제조방법
WO2016064893A1 (en) 2014-10-20 2016-04-28 Taser International, Inc. Systems and methods for distributed control
TWI638410B (zh) * 2017-11-14 2018-10-11 蔡宜興 降低封裝基板翹曲的方法及半成品結構

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0286138A (ja) * 1988-09-22 1990-03-27 Hitachi Ltd 半導体装置
JPH0744405Y2 (ja) * 1989-03-07 1995-10-11 ローム株式会社 プリント基板の切断装置
JPH0821658B2 (ja) * 1990-01-18 1996-03-04 株式会社三井ハイテック リードフレームの製造方法
US5403785A (en) * 1991-03-03 1995-04-04 Matsushita Electric Works, Ltd. Process of fabrication IC chip package from an IC chip carrier substrate and a leadframe and the IC chip package fabricated thereby
US5429992A (en) * 1994-05-25 1995-07-04 Texas Instruments Incorporated Lead frame structure for IC devices with strengthened encapsulation adhesion
JP3257904B2 (ja) * 1994-08-11 2002-02-18 新光電気工業株式会社 リードフレームとその製造方法

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MY113012A (en) 2001-10-31
KR970063686A (ko) 1997-09-12
TW356588B (en) 1999-04-21
CN1162194A (zh) 1997-10-15
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KR100429319B1 (ko) 2004-07-19
MX9700608A (es) 1997-08-30

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