JPH10275906A

JPH10275906A - フラット・パネル形センサ

Info

Publication number: JPH10275906A
Application number: JP9080468A
Authority: JP
Inventors: Shiro Oikawa; 四郎及川
Original assignee: Shimadzu Corp
Current assignee: Shimadzu Corp
Priority date: 1997-03-31
Filing date: 1997-03-31
Publication date: 1998-10-13
Anticipated expiration: 2017-03-31
Also published as: JP3697827B2

Abstract

(57)【要約】【課題】信号読み出しノイズや画素ＴＦＴ素子へのゲ
ート信号の遅延等が軽減された、高性能のフラット・パ
ネル形センサを提供する。【解決手段】画素の行（または列）ごとに配置される
データ線をパネル１上で２分割（Ｓa1・・Ｓa7とＳb1・・Ｓ
b7に分割）し、これに対応してチャージセンシティブア
ンプＡa1・・Ａa7とＡb1・・Ａb7を、パネル１を挟んだ両側
に配置することで、１本のデータ線が受け持つ画素行数
（または列数）を少なくして、各データ線におけるデー
タライン容量を軽減する。また、画素の行または列ごと
に配置されるゲート線をパネル１上で２分割し、これに
対応してゲート制御回路をパネルを挟んだ両側に配置す
ることで、ゲート制御回路からＴＦＴ素子までの距離を
短くして、ゲート信号の遅延を少なくする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば、食品やプ
リント基板等の非破壊検査装置、医用Ｘ線撮像装置等に
用いられる２次元Ｘ線センサアレイ、あるいは文書、画
像等の読み取り装置（イメージスキャナ）等に用いられ
る２次元光センサアレイなど、１枚の基板上にデータ線
とゲート線がマトリクス状に配置されたフラット・パネ
ル形センサに関する。

【０００２】

【従来の技術】近年のマルチメディアブームやデジタル
指向に対応して画像撮像の分野でフィルムレス化が進行
している。民生機器の分野でのデジタルカメラとデジタ
ルビデオカメラの出現や医用分野でのフラット・パネル
形Ｘ線センサの研究興隆がその現れである。民生機器の
分野での、この傾向のキーデバイスはコンパクト性も重
要であることから、現在、ＣＣＤ面センサが一般に広く
用いられている。

【０００３】一方、Ｘ線の場合、光と異なりレンズ系で
縮小できないことや、感度重視の観点から直接Ｘ線を胸
部サイズ程度のフラット・パネルで電気信号に変換する
方式が研究の主流になっている。

【０００４】この方式はさらに間接変換（この場合、蛍
光体層によりＸ線を光に変え、その強度分布を２次元光
センサアレイにより電気信号に変換する）と直接変換に
分類されるが、キーデバイスはいずれも面状に配置され
た、各蓄積容量から蓄積電荷を時系列で読み出すための
ＴＦＴマトリクス素子である。

【０００５】そのＴＦＴマトリクス素子の従来の構成例
を図１に示す。この図１において、各画素に１個づつ配
置されているＴＦＴ素子Ｄ11・・Ｄ77,・・・は、ドレイン、
ゲート及びソースの３端子を持つ構造であり、列配列上
の各ドレイン端子Ｄd は同一のデータ線Ｓに結線されて
いる。一方、行配列上の各ゲート端子Ｄg は同一のゲー
ト線Ｇに結線される。ゲート制御回路３からは順次１行
分の画素アレイを選択するためのゲート信号が該当する
ゲート線Ｇに送り出される。例えば最上段行（１行目）
の選択から始まり、最下段行（７行目）の選択まで順次
ゲート信号が該当ゲート線Ｇに送り出される。各データ
線ＳにはチャージセンシティブアンプＡ・・Ａが繋がって
おり、１行分の各画素の蓄積電荷信号を同時に収集す
る。これらは信号処理回路２にて時分割処理されて蓄積
電荷データとして転送蓄積される。

【０００６】なお、図１に示すパネル構造においては、
データ線Ｓはパネル全域に及ぶ１列分の画素群に連結さ
れており、ゲート線Ｇも同様にパネル全域に及ぶ１行分
画素群に連結されている。

【０００７】

【発明が解決しようとする課題】ところで、図１に示し
たＴＦＴマトリクス素子では、蓄積電荷信号の読み出し
ノイズが存在する。例えば下記の文献(1) には、蓄積電
荷の集積信号に載ってくるノイズの主因子としてデータ
ライン容量（＝ゲート・ドレイン間容量 (Ｃgd)×Ｎc
(行数) ）に比例するアンプノイズが挙げられている。

【０００８】文献 (1) Jpn.J.Appl.Phys.Vol.32(1993)p
p.198-204 Fujieda et.alHigh Sensitivity Readout of
2D a-Si Image Sensorsこのようなデータライン容量に
起因するアンプノイズは、パネルの画素数が多くなれば
なるほど増大するため、胸部サイズ程度の大面積のフラ
ット・パネル形センサを構築する場合、そのアンプノイ
ズを低減することが重大なポイントとなる。

【０００９】また、この種のＴＦＴマトリクス素子で
は、ゲート線に接続されているＴＦＴ素子の個数が多く
なるほど、ゲート信号が各ＴＦＴ素子に到達するまでの
遅延と波形歪みが大きくなり、蓄積電荷信号の質が悪く
なるという問題もある。

【００１０】それらの改善策の一つとして、特開平７−
２７４０６８号公報には、パネル全体を４分割し、この
４つの分割パネルを高精度に嵌合する構造とし、その４
つの分割パネルの嵌合面でない側にゲート制御回路と信
号処理回路（チャージセンシティブアンプ群を含む）を
実装することで、各分割パネルが受け持つデータライン
容量を半減させてノイズの低減化をはかるとともに、各
分割パネルが受け持つＴＦＴ素子の個数を半減させてゲ
ート信号の遅延と波形歪みを軽減する技術が提案されて
いる。

【００１１】しかしながら、その提案の技術によれば、
物理的に分割されたパネルを製作することになり、分割
個数分だけ製作工程が多くなるという欠点がある。ま
た、嵌合部分の機械加工精度の問題や、嵌合実装後の各
分割パネル間の微妙な伸縮による影響（アーチファク
ト）等は、この種のフラット・パネル形センサにおいて
要望される画質の高さ、特に医用画像の場合は厳密な画
質が要求されることを考えると、大きな問題となり得
る。

【００１２】本発明はそのような実情に鑑みてなされた
もので、信号読み出しノイズや画素ＴＦＴ素子へのゲー
ト信号の遅延等が軽減された、高性能のフラット・パネ
ル形センサを提供することを目的とする。

【００１３】

【課題を解決するための手段】上記の目的を達成するた
め、第１の発明（請求項１の発明に対応）は、２次元画
素配列を形成すべく複数のセンサがマトリクス状に配列
され、その各画素信号を読み出すためのデータ線とゲー
ト線がマトリクス状に配置されているとともに、そのデ
ータ線及びゲート線にそれぞれチャージセンシティブア
ンプ及びゲート制御回路が接続されてなるフラット・パ
ネル形センサにおいて、図２に例示するように、画素の
行（または列）ごとに配置されるデータ線がパネル１上
で、２分割（Ｓa1・・Ｓa7とＳb1・・Ｓb7に分割）され、こ
れに対応してチャージセンシティブアンプＡa1・・Ａa7と
Ａb1・・Ａb7が、パネル１を挟んだ両側に配置されている
ことを特徴としており、このような構造を採用すること
で、１本のデータ線が受け持つ画素行数（または列数）
が、従来（図１の構造）に対して略半分となり、各デー
タ線におけるデータライン容量が半減する。

【００１４】また、第２の発明（請求項２の発明に対
応）は、同じくデータ線とゲート線がマトリクス状に配
置されるフラット・パネル形センサにおいて、図８に例
示するように、画素の行または列ごとに配置されるゲー
ト線がパネル１上で２分割（Ｇa1・・Ｇa7とＧb1・・Ｇb7に
分割）され、これに対応してゲート制御回路３ａと３ｂ
が、パネル１を挟んだ両側に配置されていることを特徴
としており、このような構造を採用することで、ゲート
制御回路から最遠方のＴＦＴ素子までの距離が従来（図
１の構造）に対して略半分となり、ゲート制御回路から
送り出されるゲート信号が画素ＴＦＴ素子に到達するま
での遅延と波形歪みが軽減される。

【００１５】そして、第３の発明（請求項３の発明に対
応）は、上記した２つの発明の技術思想を組み合わせた
もので、図９に例示するように、画素の列または行ごと
に配置されるデータ線と、画素の行または列ごとに配置
されるゲート線が、それぞれパネル上で２分割され、こ
れに対応してチャージセンシティブアンプＡa1・・Ａa7と
Ａb1・・Ａb7がパネル１を挟んだ両側に配置され、ゲート
制御回路３ａと３ｂがパネル１を挟んだ両側に、上記ア
ンプの配置と直交して配置されていることによって特徴
づけられる。

【００１６】ここで、本発明のフラット・パネル形セン
サにおいて、２次元画素配列が奇数列・行である場合、
図３に例示するように、データ線・ゲート線の各分割境
界を、図３に示すような凹凸状としておけば、分割境界
を挟んだ両側の画素配置がほぼ対称となり、データ処理
の際の校正の精度を高めることができる。

【００１７】また、本発明のフラット・パネル形センサ
において、データ線を分割する場合、図７に例示するよ
うに、パネルを挟んだ両側に配置した２組のチャージセ
ンシティブアンプ群Ａa1・・Ａa7とＡb1・・Ａb7からの画素
信号を、共通の信号処理回路で処理するように構成する
とともに、その一方のアンプ群Ａa1・・Ａa7の信号処理回
路への接続と、他方のアンプ群Ａb1・・Ａb7の信号処理回
路への接続を選択的に切り換える手段４を設けるといっ
た構成を採用してもよい。

【００１８】

【発明の実施の形態】図２は第１の発明の実施の形態の
構造を示す図である。この図２に示すフラット・パネル
形センサ１は、間接変換タイプのＸセンサで２次元画素
配列を形成すべく光センサ（図示せず）がマトリクス状
に配列されており、その各画素Ｐ11・・・Ｐ17,・・・, Ｐ71
・・・Ｐ77,・・・に対応して、ＴＦＴ素子（ＦＥＴ）Ｄ11・・
・Ｄ17,・・・, Ｄ71・・・Ｄ77,・・・がマトリクス状に配列さ
れている。

【００１９】その各ＴＦＴ素子Ｄ11・・・Ｄ77,・・・のう
ち、行配列上の各ゲート端子Ｄg は同一のゲート線Ｇ1・
・・Ｇ6 またはＧ7 に結線される。この各ゲート線Ｇ1・・・
Ｇ7 はパネル１の側部に配置したゲート制御回路３に接
続されている。

【００２０】ゲート制御回路３は、１行分の画素アレイ
を選択するためのゲート信号を、該当のゲート線Ｇ1・・・
Ｇ6 またはＧ7 に順次に送り出すように構成されてい
る。一方、各ＴＦＴ素子Ｄ11・・・Ｄ77の各ドレイン端子
Ｄd はデータ線に結線されるが、この実施の形態ではデ
ータ線をパネル上で分割したところに特徴がある。

【００２１】すなわち、この実施の形態においては、図
２に示すように、データ線群を画素配列の４行目と５行
目との間で分割し、その１行目から４行目に位置するＴ
ＦＴ素子Ｄ11・・・Ｄ47については、各ドレイン端子Ｄd
を、１行配列ごとに同一のデータ線Ｓa1・・・Ｓa6または
Ｓa7に結線しており、また、５行目から７行目に位置す
るＴＦＴ素子Ｄ51・・・Ｄ77については、各ドレイン端子
Ｄd を、１行配列ごとに同一のデータ線Ｓb1・・・Ｓb6ま
たはＳb7に結線している。

【００２２】そして、以上のようにして分割したデータ
線のうち、１行目から４行目に位置するＴＦＴ素子Ｄ11
・・・Ｄ47に結線されたデータ線Ｓa1・・・Ｓa7を、パネル
１の図中上側に配置した信号処理回路２ａに接続し、５
行目から７行目に位置するＴＦＴ素子Ｄ51・・・Ｄ77に結
線されたデータ線Ｓb1・・・Ｓb7を、パネル１の図中下側
に配置した信号処理回路２ｂに接続している。

【００２３】以上の構造の実施の形態によれば、１本の
データ線が受け持つ画素行数（または列数）が従来（図
１の構造）に対して略半分となり、各データ線における
データライン容量が半減する結果、ノイズの低減化を実
現できる。

【００２４】ここで、図２に示すようなデータの分割で
は、各データ線が受け持つ行数が上半分（４行）と下半
分（３行）で異なってしまい、校正を適切に行っても画
像の上半分面と下半分面との間に食い違いが残る可能性
がある。

【００２５】これを緩和する方法を、以下、図３〜図６
を参照しつつ説明する。図３に示す例においては、上記
した問題を緩和するため、画素配列の３行目から４行目
の間での分断と、４行目から５行目の間での分断を各デ
ータ線について交互に繰り返して、データ線の分割境界
を凹凸状にするといった構成を採用している。

【００２６】この例の場合、ゲート信号回路からの行選
択用のゲート信号はパネル中心線上に位置する画素群
（４行目の画素群Ｐ41〜Ｐ47）を選択するため、撮影時
におけるゲート信号の送り出しは、図４の送出シーケン
スに示すように、まずｔo 時にパネル中心線上の画素に
対してゲート信号を出し、次いでその上及び下の行を選
択する２つのゲート信号をｔ1 時に同時に出す。以下順
次に上方向及び下方向へ行選択を同じタイミングｔ2 ・・
・・で進めてゆく。従って、この例では、最初のデータ収
集時において、４行目に並ぶ画素のうち奇数列に並ぶ画
素Ｐ41，Ｐ43，Ｐ45，Ｐ47は上側の信号処理回路２ａ
で、偶数列に並ぶ画素Ｐ42，Ｐ44，Ｐ46は下側の信号処
理回路２ｂにおいてそれぞれデータ収集処理が行われ
る。

【００２７】ここで、この種のデータ収集において信号
処理回路が異なると得られるデータは、ゲインや直線性
の面で微妙な食い違いが生じる可能性があることから、
図３及び図４に示した例において、パネルの中心線上に
並ぶ画素のデータの校正を行っておけば、より質の高い
画像を得ることができる。

【００２８】そのデータ処理方法を図５及び図６を参照
しつつ説明する。図５において、「×」印はパネルの中
心線上に並ぶ奇数列の画素Ｐ41，Ｐ43，Ｐ45，Ｐ47の実
測値で、「○」印は偶数列の画素Ｐ42，Ｐ44，Ｐ46の実
測値であある。この図５に示す曲線において、その
「×」印画素データを補間して得られた「△」印値が
「○」印実測値と一致し、逆に「○」印画素データを補
間して得られた「＋」印値が「×」印実測値と一致する
ような処理、つまり図５に示す２つの曲線が一致するよ
うな処理を行えば、奇数列と偶数列との間の画素データ
におけるゲインや直線性の食い違いを校正できる。

【００２９】その具体的な手法の一例を説明する。図６
に示すように、画素Ｐ41，Ｐ43の各実測値をそれぞれｄ
a1，ｄa3とし、画素Ｐ42，Ｐ44の各実測値をそれぞれｄ
b2，ｄb4とすれば、例えば画素Ｐ42の画素データｄb2′
及び画素Ｐ43の画素データｄa3′は、それぞれ、ｄb2′＝（２ｄb2＋ｄa1＋ｄa3）／４ｄa3′＝（２ｄa3＋ｄb2＋ｄb4）／４の各式で求めることができる。

【００３０】図７は、図３に示した実施の形態の変形例
を示す図である。この図７に示す例では、パネルを挟ん
だ両側に配置した２組のチャージセンシティブアンプ群
うち、一方のチャージセンシティブアンプ群Ａa1・・Ａa7
の出力ケーブルを、他方のチャージセンシティブアンプ
群Ａb1・・Ａb7のところまで引き回し、その２組のアンプ
群Ａa1・・Ａa7とＡb1・・Ａb7を、切り換え回路４を介して
共通の信号処理回路に選択的に接続するように構成した
ところに特徴がある。

【００３１】なお、この例におけるゲート信号の送り出
しは、図７に示すように、ｔo 時にパネル中心線上の画
素に対してゲート信号を出し、ｔ1 以降については、ｔ
1,ｔ1'，ｔ2,ｔ2'，・・・・時に、上半分と下半分に対して
交互にゲート信号を出すというようなシーケンスを採用
する。

【００３２】次に、本発明のフラット・パネル形センサ
において、ゲート線を分割する場合の実施の形態を、以
下、図８を参照しつつ説明する。この図８の例では、ゲ
ート線群を画素配列の４列目と５列目との間で分割し、
その１列目から４列目に位置するＴＦＴ素子Ｄ11・・・Ｄ
14, ・・・・, Ｄ71・・・Ｄ74については、各ゲート端子Ｄg
を、１列配列ごとに同一のゲート線Ｇa1・・・Ｇa6または
Ｇa7に結線しており、また、５列目から７列目に位置す
るＴＦＴ素子Ｄ15・・・Ｄ17, ・・・・, Ｄ75・・・Ｄ77につい
ては、各ゲート端子Ｄg を、１列配列ごとに同一のゲー
ト線Ｇb1・・・Ｇb6またはＧb7に結線している。

【００３３】そして、以上のようにして分割したゲート
線のうち、１列目から４列目に位置するＴＦＴ素子Ｄ11
・・・Ｄ14, ・・・・, Ｄ71・・・Ｄ74に結線されたゲート線Ｇ
a1・・・Ｇa7を、パネル１の図中左側に配置したゲート制
御回路３ａに接続し、５列目から７列目に位置するＴＦ
Ｔ素子Ｄ15・・・Ｄ17, ・・・・, Ｄ75・・・Ｄ77に結線された
ゲート線Ｇb1・・・Ｇb7を、パネル１の図中右側に配置し
たゲート制御回路３ｂに接続している。

【００３４】このようにゲート線を分割すると、ゲート
制御回路３ａ，３ｂから最遠方のＴＦＴ素子までの距離
が、従来（図１の構造）に対して略半分となり、ゲート
制御回路３ａ，３ｂから送り出されるゲート信号がＴＦ
Ｔ素子に到達するまでの遅延と波形歪みが軽減される結
果、画素信号の質が向上する。

【００３５】また、図１０は、上記した図３及び図９の
構成を組み合わせたもので、画素の列または行ごとに配
置されるデータ線と、画素の行または列ごとに配置され
るゲート線を、それぞれパネル上で２分割し、これに対
応してチャージセンシティブアンプＡa1・・Ａa7とＡb1・・
Ａb7をパネル１を挟んだ両側に配置するとともに、ゲー
ト制御回路３ａと３ｂをパネル１を挟んだ両側に、チャ
ージセンシティブアンプＡa1・・Ａa7とＡb1・・Ａb7の配置
と直交して配置したところに特徴がある。

【００３６】ここで、図３、図８及び図９に示した実施
の形態では、分割境界の凹凸を１画素単位で繰り返すパ
ターンとしているが、本発明はこれに限られることな
く、例えば図１０に示すように、その分割凹凸は２画素
以上（図では４画素）に及ぶパターンであってもよい。

【００３７】また、本発明は、直接変換タイプや間接変
換タイプのフラット・パネル形Ｘセンサ、並びにイメー
ジスキャナ等のパネル形光センサ等のほか、最近、民生
用途として研究が進められている文書読み取り用密着型
センサにも有効に利用することができる。

【００３８】

【発明の効果】以上説明したように、本発明のフラット
・パネル形センサによれば、画素の列または行ごとに配
置するデータ線をパネル上で２分割し、これに対応して
チャージセンシティブアンプをパネルを挟んだ両側に配
置しているので、１本のデータ線が受け持つ画素行数
（または列数）が従来のパネルに対して略半分とするこ
とができる。これにより各データにおけるライン容量が
半減する結果、ノイズの低減化を実現できる。

【００３９】また、本発明のフラット・パネル形センサ
によると、画素の行または列ごとに配置されるゲート線
をパネル上で２分割し、これに対応してゲート制御回路
をパネルを挟んだ両側に配置しているので、ゲート制御
回路から最遠方のＴＦＴ素子までの距離が従来のパネル
に対して略半分とすることができる。これにより、ゲー
ト制御回路から送り出されるゲート信号が画素ＴＦＴ素
子に到達するまでの遅延と波形歪みが軽減される結果、
画素信号の質が向上する。

【００４０】しかも、本発明によれば、パネルを１枚も
のとし、そのパネル上でデータ線・ゲート線を分割し
て、上記したような効果を達成しているので、パネルを
分割構造とした場合の問題、つまりパネル製作工程の増
加、嵌合部分の機械加工精度及びアーチファクト等の問
題が発生することもない。

【００４１】ここで、本発明のフラット・パネル形セン
サにおいて、データ線を分割する場合、パネルを挟んだ
両側に配置した２組のチャージセンシティブアンプ群か
らの画素信号を、同一の信号処理回路で処理するように
構成し、その一方のアンプ群の信号処理回路への接続
と、他方のアンプ群の信号処理回路への接続を選択的に
切り換えるという構成を採用すれば、信号処理回路が受
け持つ処理量が従来に比して半分で済み、その分だけコ
ストダウンをはかることができる。

【図面の簡単な説明】

【図１】従来のフラット・パネル形センサの一例を示す
図

【図２】第１の発明の実施の形態を示す図

【図３】第１の発明の他の実施の形態を示す図

【図４】図３の実施の形態におけるゲート信号の送出シ
ーケンスを示す図

【図５】図３の実施の形態に用いるデータ校正法の説明
図

【図６】同じくデータ校正法の説明図

【図７】第１の発明の更に別の実施の形態を示す図

【図８】第２の発明の実施の形態を示す図

【図９】第３の発明の実施の形態を示す図

【図１０】データ線を凹凸状に分割する場合の一例を示
す図

【符号の説明】

１フラット・パネル形センサ２ａ，２ｂ信号処理回路３ａ，３ｂゲート制御回路４切り換え回路Ｐ11・・・Ｐ17,・・・Ｐ71,・・・Ｐ77,・・・画素Ｄ11・・・Ｄ17,・・・Ｄ71,・・・Ｄ77,・・・ＴＦＴ素子Ｄd ドレイン端子Ｄg ゲート端子Ａa1・・Ａa7，Ａb1・・Ａb7 チャージセンシティブアンプＳa1・・・Ｓa7，Ｓb1・・・Ｓb7 データ線Ｇa1・・・Ｇa7，Ｇb1・・・Ｇb7 ゲート線

Claims

【特許請求の範囲】

【請求項１】２次元画素配列を形成すべく複数のセン
サがマトリクス状に配列され、その各画素信号を読み出
すためのデータ線とゲート線がマトリクス状に配置され
ているとともに、そのデータ線及びゲート線にそれぞれ
チャージセンシティブアンプ及びゲート制御回路が接続
されてなるフラット・パネル形センサにおいて、画素の列または行ごとに配置されるデータ線がパネル上
で２分割され、これに対応してチャージセンシティブア
ンプがパネルを挟んだ両側に配置されていることを特徴
とするフラット・パネル形センサ。
【請求項２】２次元画素配列を形成すべく複数のセン
サがマトリクス状に配列され、その各画素信号を読み出
すためのデータ線とゲート線がマトリクス状に配置され
ているとともに、そのデータ線及びゲート線にそれぞれ
チャージセンシティブアンプ及びゲート制御回路が接続
されてなるフラット・パネル形センサにおいて、画素の行または列ごとに配置されるゲート線がパネル上
で２分割され、これに対応してゲート制御回路が、パネ
ルを挟んだ両側に配置されていることを特徴とするフラ
ット・パネル形センサ。
【請求項３】２次元画素配列を形成すべく複数のセン
サがマトリクス状に配列され、その各画素信号を読み出
すためのデータ線とゲート線がマトリクス状に配置され
ているとともに、そのデータ線及びゲート線にそれぞれ
チャージセンシティブアンプ及びゲート制御回路が接続
されてなるフラット・パネル形センサにおいて、画素の列または行ごとに配置されるデータ線と、画素の
行または列ごとに配置されるゲート線が、それぞれパネ
ル上で２分割され、これに対応してチャージセンシティ
ブアンプがパネルを挟んだ両側に配置され、ゲート制御
回路がパネルを挟んだ両側に、上記アンプの配置と直交
して配置されていることを特徴フラット・パネル形セン
サ。
【請求項４】請求項１、２または３に記載のフラット
・パネル形センサにおいて、データ線またはゲート線の
分割境界、または、データ線及びゲート線の分割境界
が、それぞれ凹凸状になっていることを特徴とするフラ
ット・パネル形センサ。
【請求項５】請求項１に記載のフラット・パネル形セ
ンサにおいて、パネルを挟んだ両側に配置した、２組の
チャージセンシティブアンプ群からの画素信号を、共通
の信号処理回路で処理するように構成されているととも
に、その一方のアンプ群の信号処理回路への接続と、他
方のアンプ群の信号処理回路への接続を選択的に切り換
える手段を備えていることを特徴とするフラット・パネ
ル形センサ。