JP2012151551A - 固体撮像装置 - Google Patents

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Abstract

【課題】小さな垂直シフトレジスタによって垂直ビニング動作を実現する。
【解決手段】垂直シフトレジスタ部４０ａ，４０ｂは、Ｍ本の行選択用配線ＬＶ，１〜ＬＶ，Ｍのそれぞれに行選択制御信号を出力するＭ個の論理回路ＬＯ１〜ＬＯＭと、２本の行選択用配線ＬＶ毎に配置されたシフトレジスタ回路４３とを有する。Ｍ個の論理回路ＬＯ１〜ＬＯＭは、ビニング制御信号Ｖｂｉｎ１又はＶｂｉｎ２と、シフトレジスタ回路４３の出力信号とが共に有意値であるときに、読出用スイッチＳＷ１を閉じるように行選択制御信号Ｖｓｅｌを出力する。垂直シフトレジスタ部４０ａ，４０ｂは、ビニング制御信号Ｖｂｉｎ１及びＶｂｉｎ２が有意値となるタイミングを制御することにより、上記２本の行選択用配線ＬＶを逐次選択する通常動作モードと、上記２本の行選択用配線ＬＶを同時に選択するビニング動作モードとを実現する。
【選択図】図１

Description

本発明は、固体撮像装置に関するものである。
特許文献１には、行方向および列方向に光センサが配列された装置が記載されている。この文献に記載された装置は、垂直走査信号を供給するシフトレジスタアレイと、隣り合う垂直信号配線を相互に接続するためのスイッチと、このスイッチの開閉を制御するシフトレジスタアレイとを備えており、上記スイッチを閉じることで垂直ビニング動作を可能としている。
特開２００１−１８９８９１号公報
近年、例えば医療用途（歯科のＸ線撮影など）に用いられる２次元フラットパネルイメージセンサといった固体撮像素子には、より広い受光面が求められている。しかし、従前の固体撮像素子のように単結晶シリコンウェハ上に受光部（フォトダイオードアレイ）を作製したのでは、最大のものでも直径１２インチという単結晶シリコンウェハの大きさに起因して、固体撮像素子の受光面の広さが制限されてしまう。そこで、本発明者は、例えばガラス基板といった絶縁基板上に多結晶シリコンを成膜し、この多結晶シリコンの表面にフォトダイオードや他のトランジスタ等の電子部品を形成する技術を研究している。固体撮像素子をこのような構造とすることにより、単結晶シリコンウェハを用いて形成される従来の固体撮像素子と比較して受光面を格段に広くすることが可能となる。
一方、固体撮像素子には、隣接する複数の画素のデータをまとめて出力する、いわゆるビニング動作が望まれる場合がある。例えば、固体撮像素子が医療用途に用いられる場合、ビニング動作を行うことによって、観察したい領域の素早い特定や、動画による観察などが可能となる。なお、ビニング方式には、隣接する複数の画素からの電荷をまとめて読み出す方式や、通常の動作によって各画素のディジタルデータを生成したのち、隣接する複数の画素のディジタルデータを加算して出力する方式等がある。このうち、複数の画素からの電荷をまとめて読み出す方式は、複数の画素のディジタルデータを加算して出力する方式と比較して、フレームレートをより速くすることができるので好ましい。
しかしながら、隣接する複数の画素からの電荷をまとめて読み出す場合、通常の動作に使用される垂直シフトレジスタに対して、垂直ビニング動作に対応させる為の回路を付加すると、垂直シフトレジスタが大型化してしまう。特に、絶縁基板上に成膜された多結晶シリコンの表面に垂直シフトレジスタを形成する場合、単結晶シリコンウェハ上に形成する際のような微細プロセスを用いることが難しく、集積度を比較的低くせざるを得ない。したがって、上述したような垂直ビニング用の回路の付加によって、垂直シフトレジスタの大型化が更に顕著となってしまう。
そこで、本発明は、小さな垂直シフトレジスタによって垂直ビニング動作を実現できる固体撮像装置を提供することを目的とする。
上述した課題を解決するために、本発明による固体撮像装置は、フォトダイオード、及び該フォトダイオードに一端が接続された読出用スイッチを各々含むＭ×Ｎ個（Ｍは２以上の偶数、Ｎは２以上の整数）の画素がＭ行Ｎ列に２次元配列されて成る受光部と、各行毎に配設され、対応する行の画素に含まれる読出用スイッチの制御端子に接続されたＭ本の行選択用配線と、読出用スイッチの開閉を制御する為の行選択制御信号をＭ本の行選択用配線に提供する垂直シフトレジスタ部とを備え、垂直シフトレジスタ部は、多結晶シリコンを含む半導体材料によって構成され、二本の行選択用配線毎に配置されたＭ／２個のシフトレジスタ回路を有するシフトレジスタアレイと、Ｍ本の行選択用配線のそれぞれに行選択制御信号を出力するＭ個の論理回路と、二本の行選択用配線の一方に接続されたＭ／２個の論理回路の一の入力端に、一方の行選択用配線を選択する為の第１ビニング制御信号を提供する第１ビニング選択用配線と、二本の行選択用配線の他方に接続されたＭ／２個の論理回路の一の入力端に、他方の行選択用配線を選択する為の第２ビニング制御信号を提供する第２ビニング選択用配線とを有し、Ｍ個の論理回路それぞれの他の入力端には、当該論理回路が接続された行選択用配線に対応するシフトレジスタ回路の出力端が接続されており、Ｍ個の論理回路は、第１ビニング制御信号又は第２ビニング制御信号と、シフトレジスタ回路からの出力信号とが共に有意値であるときに、読出用スイッチを閉じるように行選択制御信号を出力し、垂直シフトレジスタ部は、第１ビニング制御信号及び第２ビニング制御信号が有意値となるタイミングを制御することにより、二本の行選択用配線を逐次選択する通常動作モードと、二本の行選択用配線を同時に選択するビニング動作モードとを有することを特徴とする。
この固体撮像装置は、例えば次のように動作することができる。まず、通常動作モードでは、最初の二本の行選択用配線の一方に接続された論理回路の一方の入力端に、第１ビニング制御信号の有意値が提供される。同時に、この論理回路の他方の入力端には、初段のシフトレジスタ回路からの出力信号の有意値が提供される。これにより、当該論理回路から出力される行選択制御信号によって第１行の各画素の読出用スイッチが閉じるので、第１行の各画素のフォトダイオードから電荷が出力される。次に、初段のシフトレジスタ回路からの出力信号の有意値が維持されつつ、最初の二本の行選択用配線の他方に接続された論理回路の一方の入力端に、第２ビニング制御信号の有意値が提供される。これにより、当該論理回路から出力される行選択制御信号によって第２行の各画素の読出用スイッチが閉じるので、第２行の各画素のフォトダイオードから電荷が出力される。その後、次の二本の行選択用配線についても同様の動作が行われ、以降、第Ｍ行まで同様の動作が行われる。
また、ビニング動作モードでは、最初の二本の行選択用配線の一方に接続された論理回路の一方の入力端に、第１ビニング制御信号の有意値が提供される。同時に、この二本の行選択用配線の他方に接続された論理回路の一方の入力端に、第２ビニング制御信号の有意値が提供される。また、これらと同時に、これらの論理回路の他方の入力端には、初段のシフトレジスタ回路からの出力信号の有意値が提供される。これにより、該二本の行選択用配線に接続された二つの論理回路から出力される行選択制御信号によって、第１行及び第２行の各画素の読出用スイッチが閉じるので、第１行及び第２行の各画素のフォトダイオードから電荷がまとめて出力される。
このように、上述した固体撮像装置によれば、通常動作および垂直ビニング動作の双方を好適に実現できる。また、垂直シフトレジスタ部のシフトレジスタ回路が二本の行選択用配線毎に配置されているので、各行毎にシフトレジスタ回路が配置される従来の固体撮像装置と比較して、垂直シフトレジスタ部を小さくすることができる。特に、本発明の固体撮像装置のように、多結晶シリコンを含む半導体材料によってシフトレジスタ回路が構成されている場合、このような効果がより顕著となる。
また、固体撮像装置は、Ｍ本の行選択用配線の各々が、第１列から第Ｎ列にわたって延びる単一の配線によって構成されており、Ｍ本の行選択用配線の一端に行選択制御信号を提供する第１の垂直シフトレジスタ部と、Ｍ本の行選択用配線の他端に行選択制御信号を提供する第２の垂直シフトレジスタ部とを備えることを特徴としてもよい。このように、垂直シフトレジスタ部が各行選択用配線の両端に設けられることによって、Ｍ本の行選択配線の何れかに断線が生じた場合であっても、動作不能となる画素の範囲を小さくし、大規模な欠陥ラインの発生を抑制することができる。
また、固体撮像装置は、Ｍ本の行選択用配線が、Ｎ列のうち第１列ないし第Ｎａ列（Ｎａは２以上Ｎ−１以下の整数）の画素に含まれる読出用スイッチの制御端子に接続された第１の部分と、Ｎ列のうち第（Ｎａ＋１）列ないし第Ｎ列の画素に含まれる読出用スイッチの制御端子に接続された第２の部分とを有し、Ｍ本の行選択用配線の第１の部分に行選択制御信号を提供する第１の垂直シフトレジスタ部と、Ｍ本の行選択用配線の第２の部分に行選択制御信号を提供する第２の垂直シフトレジスタ部とを備えることを特徴としてもよい。これにより、大面積の受光部に提供される行選択制御信号の遅延を抑えることができる。
本発明による固体撮像装置によれば、小さな垂直シフトレジスタによって垂直ビニング動作を実現できる。
図１は、一実施形態に係る固体撮像装置を示す平面図である。 図２は、固体撮像装置の一部を拡大した平面図である。 図３は、図２のＩ−Ｉ線に沿った断面を示す側断面図である。 図４は、固体撮像装置の内部構成を示す図である。 図５は、垂直シフトレジスタ部の構成を示す回路図である。 図６は、固体撮像装置の画素、積分回路、並びに保持回路それぞれの回路構成を示す図である。 図７は、固体撮像装置の通常動作を説明するタイミングチャートである。 図８は、固体撮像装置のビニング動作を説明するタイミングチャートである。 図９は、固体撮像装置の内部構成の他の例を示す図である。
以下、添付図面を参照しながら本発明による固体撮像装置の実施の形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
本実施形態に係る固体撮像装置は、例えば医療用Ｘ線撮像システムに用いられ、特に歯科医療におけるパノラマ撮影、セファロ撮影、ＣＴ撮影といった撮像モードによって、被検者の顎部のＸ線像を撮像するシステムに用いられる。このため、本実施形態の固体撮像装置は、大面積のガラス基板上に多結晶シリコンが堆積されて成る薄膜トランジスタや、アモルファスシリコンが堆積されて成るフォトダイオードを備えており、単結晶シリコンウェハから作製される従来の固体撮像装置と比較して、格段に広い受光面積を有する。図１〜図３は、本実施形態における固体撮像装置１の構成を示す図である。図１は固体撮像装置１を示す平面図であり、図２は固体撮像装置１の一部を拡大した平面図である。さらに、図３は、図２のＩ−Ｉ線に沿った断面を示す側断面図である。なお、図１〜図３には、理解を容易にするためＸＹＺ直交座標系を併せて示している。
図１に示されるように、固体撮像装置１は、ガラス基板７と、ガラス基板７の主面上に作製された受光部１０と、垂直シフトレジスタ部４０ａ（第１の垂直シフトレジスタ部）と、垂直シフトレジスタ部４０ｂ（第２の垂直シフトレジスタ部）とを備えている。また、固体撮像装置１は、ガラス基板７の外部に配置された信号接続部２０を備えている。信号接続部２０は、例えば受光部１０と電気的に接続された複数のＣ−ＭＯＳ型ＩＣチップ２０ａによって構成される。２つの垂直シフトレジスタ部４０ａ及び４０ｂは、それぞれ受光部１０の両側に配置されている。なお、受光部１０、垂直シフトレジスタ部４０ａ及び４０ｂは、それぞれ別個のガラス基板７上に設けられてもよい。また、信号接続部２０は、受光部１０、垂直シフトレジスタ部４０ａ及び４０ｂと並んでガラス基板７上に設けられてもよい。
受光部１０は、Ｍ×Ｎ個の画素がＭ行Ｎ列に２次元配列されることにより構成されている。図２に示される画素Ｐｍ，ｎは、第ｍ行第ｎ列に位置する画素である。ここで、ｍは１以上Ｍ以下の各整数であり、ｎは１以上Ｎ以下の各整数である。Ｍ，Ｎは２以上の偶数である。なお、図２において、列方向はＸ軸方向と一致し、行方向はＹ軸方向と一致する。受光部１０に含まれる複数の画素Ｐ１，１〜ＰＭ，Ｎそれぞれは、フォトダイオードＰＤおよび読出用スイッチＳＷ１を備えている。読出用スイッチＳＷ１の一端（一方の電流端子）は、フォトダイオードＰＤに接続されている。また、読出用スイッチＳＷ１の他端（他方の電流端子）は、対応する読出用配線（例えば画素Ｐｍ，ｎの場合、第ｎ列読出用配線ＬＯ，ｎ）に接続されている。読出用スイッチＳＷ１の制御端子は、対応する行選択用配線（例えば画素Ｐｍ，ｎの場合、第ｍ行選択用配線ＬＶ，ｍ）に接続されている。
図３に示されるように、ガラス基板７上の全面には、シリコン膜３が設けられている。そして、フォトダイオードＰＤ、読出用スイッチＳＷ１、および第ｎ列読出用配線ＬＯ，ｎは、このシリコン膜３の表面に形成されている。フォトダイオードＰＤ、読出用スイッチＳＷ１、及び第ｎ列読出用配線ＬＯ，ｎは絶縁層５によって覆われており、絶縁層５の上にはシンチレータ４がガラス基板７の全面を覆うように設けられている。フォトダイオードＰＤは、例えば、アモルファスシリコンを含んで構成されている。
本実施形態のフォトダイオードＰＤは、ｎ型多結晶シリコンからなるｎ型半導体層２１と、ｎ型半導体層２１上に設けられたｉ型アモルファスシリコンからなるｉ型半導体層２２と、ｉ型半導体層２２上に設けられたｐ型アモルファスシリコンからなるｐ型半導体層２３とを有する。また、読出用スイッチＳＷ１は、多結晶シリコンにより形成されたＦＥＴであり、チャネル領域１１と、チャネル領域１１の一方の側面に沿って配置されたソース領域１２と、チャネル領域１１の他方の側面に沿って配置されたドレイン領域１３と、チャネル領域１１上に形成されたゲート絶縁膜１４及びゲート電極１５とを有する。第ｎ列読出用配線ＬＯ，ｎは、金属から成る。シンチレータ４は、入射したＸ線に応じてシンチレーション光を発生してＸ線像を光像へと変換し、この光像を受光部１０へ出力する。
読出用スイッチＳＷ１を構成する多結晶シリコンは、低温多結晶シリコンであると尚よい。低温多結晶シリコンは１００〜６００℃のプロセス温度で形成される多結晶シリコンである。１００〜６００℃のプロセス温度の範囲は、無アルカリガラスを基板として使える温度範囲であることから、ガラス基板上に大面積の受光部１０を製造することが可能となる。無アルカリガラスは例えば０．３〜１．２ｍｍの厚さを有する板状ガラスであり、いわゆるサブストレート用ガラスとして用いられるものである。この無アルカリガラスは、アルカリ分を殆ど含まず、低膨張率、高耐熱性を有し、安定した特性を有している。また、低温多結晶シリコン系デバイスの移動度は１０〜６００ｃｍ２／Ｖｓであり、アモルファスシリコンの移動度（０．３〜１．０ｃｍ２／Ｖｓ）よりも大きくすることができる。すなわち、オン抵抗を低くすることが可能である。
図３に示されるような画素Ｐｍ，ｎは、例えば、次のような工程によって製造される。まず、ガラス基板７上にアモルファスシリコンを製膜する。製膜方法としては、例えばプラズマＣＶＤが好適である。次に、エキシマレーザアニールによりレーザビームをアモルファスシリコン膜に順次照射してアモルファスシリコン膜の全面を多結晶シリコン化する。こうして、シリコン膜３が形成される。続いて、多結晶シリコン層であるシリコン膜３の一部の領域上に、ゲート絶縁膜１４としてのＳｉＯ２膜を形成したのち、その上にゲート電極１５を形成する。続いて、ソース領域１２およびドレイン領域１３となるべき領域にイオンを注入する。その後、シリコン膜３のパターニングを実施し、露光およびエッチングを繰り返し実施して、他の電極やコンタクトホール等を形成する。また、シリコン膜３における画素Ｐｍ，ｎとなるべき領域にイオンを注入してｎ型としたのち、その上に、ｉ型およびｐ型のアモルファスシリコン層（すなわちｉ型半導体層２２及びｐ型半導体層２３）を順に積層してＰＩＮ型フォトダイオードＰＤを形成する。その後、絶縁層５となるパシベーション膜を形成する。
図１に示される信号接続部２０は、受光部１０の各画素Ｐ１，１〜ＰＭ，Ｎから出力された電荷の量に応じた電圧値を保持し、その保持した電圧値を各行毎に逐次的に出力する。本実施形態の信号接続部２０は、通常動作モード及びビニング動作モードを有する。通常動作モードでは、各行の画素Ｐから送られた電荷を一行分ずつ電圧値に変換し、これらの電圧値を順次出力する。また、ビニング動作モードでは、各行の画素Ｐから送られた電荷を二行分ずつ電圧値に変換し、これらの電圧値を順次出力する。
続いて、本実施形態に係る固体撮像装置１の詳細な構成について説明する。図４は、固体撮像装置１の内部構成を示す図である。前述したように、受光部１０は、Ｍ×Ｎ個の画素Ｐ１，１〜ＰＭ，ＮがＭ行Ｎ列に２次元配列されて成る。Ｍ本の行選択用配線ＬＶ，１〜ＬＶ，Ｍの各々は、第１列から第Ｎ列にわたって延びる単一の配線によってそれぞれ構成されている。第ｍ行のＮ個の画素Ｐｍ，１〜Ｐｍ，Ｎは、第ｍ行選択用配線ＬＶ，ｍを介して垂直シフトレジスタ部４０ａ及び４０ｂに接続されている。なお、図４に示すように、垂直シフトレジスタ部４０ａは第ｍ行選択用配線ＬＶ，ｍの一端に接続されており、垂直シフトレジスタ部４０ｂは第ｍ行選択用配線ＬＶ，ｍの他端に接続されている。２つの垂直シフトレジスタ部４０ａ及び４０ｂは共に制御部６に含まれている。
信号接続部２０は、各列毎に設けられたＮ個の積分回路Ｓ１〜ＳＮ及びＮ個の保持回路Ｈ１〜ＨＮを有している。積分回路Ｓ１〜ＳＮ及び保持回路Ｈ１〜ＨＮは、各列毎に互いに直列に接続されている。各積分回路Ｓ１〜ＳＮは共通の構成を有している。また、各保持回路Ｈ１〜ＨＮは共通の構成を有している。
また、本実施形態では、Ｎ／２個の水平ビニング切替スイッチＳＷ４が２列毎に設けられている。奇数列のそれぞれに含まれるＭ個の画素Ｐ１，ｎ〜ＰＭ，ｎそれぞれの出力端は、第ｎ列読出用配線ＬＯ，ｎを介して、信号接続部２０の積分回路Ｓｎの入力端に接続されている。また、偶数列のそれぞれに含まれるＭ個の画素Ｐ１，ｎ〜ＰＭ，ｎそれぞれの出力端は、水平ビニング切替スイッチＳＷ４の入力端に接続されている。水平ビニング切替スイッチＳＷ４は２つの出力端を有しており、一方の出力端は当該偶数列の積分回路Ｓｎに接続されており、他方の出力端は隣接する奇数列の積分回路Ｓｎ−１に接続されている。Ｎ／２個の水平ビニング切替スイッチＳＷ４の制御端子は、共通のビニング切替配線ＬＢを介して制御部６に接続されている。
積分回路Ｓ１〜ＳＮは、列読出用配線ＬＯ，１〜ＬＯ，Ｎに接続された入力端をそれぞれ有し、この入力端に入力された電荷を蓄積して、その蓄積電荷量に応じた電圧値を出力端から保持回路Ｈ１〜ＨＮへ出力する。積分回路Ｓ１〜ＳＮは、共通のリセット用配線ＬＲを介して制御部６に接続されている。保持回路Ｈ１〜ＨＮは、積分回路Ｓ１〜ＳＮの出力端に接続された入力端をそれぞれ有し、この入力端に入力される電圧値を保持し、その保持した電圧値を出力端から電圧出力用配線Ｌｏｕｔへ出力する。保持回路Ｈ１〜ＨＮは、共通の保持用配線ＬＨを介して制御部６に接続されている。また、保持回路Ｈ１〜ＨＮそれぞれは、第１列選択用配線ＬＳ，１〜第Ｎ列選択用配線ＬＳ，Ｎそれぞれを介して制御部６の水平シフトレジスタ部４１に接続されている。
制御部６の垂直シフトレジスタ部４０ａ及び４０ｂは、第ｍ行選択制御信号Ｖｓｅｌ（ｍ）を第ｍ行選択用配線ＬＶ，ｍに出力して、第ｍ行のＮ個の画素Ｐｍ，１〜Ｐｍ，Ｎそれぞれにこの第ｍ行選択制御信号Ｖｓｅｌ（ｍ）を提供する。垂直シフトレジスタ部４０ａ及び４０ｂのそれぞれにおいて、Ｍ個の行選択制御信号Ｖｓｅｌ（１）〜Ｖｓｅｌ（Ｍ）は順次に有意値とされる。また、制御部６の水平シフトレジスタ部４１は、列選択制御信号Ｈｓｈｉｆｔ（１）〜Ｈｓｈｉｆｔ（Ｎ）を列選択用配線ＬＳ，１〜ＬＳ，Ｎへ出力して、これらの列選択制御信号Ｈｓｈｉｆｔ（１）〜Ｈｓｈｉｆｔ（Ｎ）を保持回路Ｈ１〜ＨＮに与える。列選択制御信号Ｈｓｈｉｆｔ（１）〜Ｈｓｈｉｆｔ（Ｎ）も順次に有意値とされる。
また、制御部６は、リセット制御信号Ｒｅｓｅｔをリセット用配線ＬＲへ出力して、このリセット制御信号ＲｅｓｅｔをＮ個の積分回路Ｓ１〜ＳＮそれぞれに与える。制御部６は、保持制御信号Ｈｏｌｄを保持用配線ＬＨへ出力して、この保持制御信号ＨｏｌｄをＮ個の保持回路Ｈ１〜ＨＮそれぞれに与える。制御部６は、水平ビニング制御信号Ｈｂｉｎをビニング切替配線ＬＢへ出力して、この水平ビニング制御信号ＨｂｉｎをＮ／２個の水平ビニング切替スイッチＳＷ４それぞれに与える。
図５は、垂直シフトレジスタ部４０ａ，４０ｂの構成を示す回路図である。図５に示されるように、本実施形態の垂直シフトレジスタ部４０ａ，４０ｂは、シフトレジスタアレイ４２と、Ｍ個の論理回路ＬＯ１〜ＬＯＭと、第１ビニング選択用配線４５と、第２ビニング選択用配線４６とを有している。
シフトレジスタアレイ４２は、Ｍ／２個のシフトレジスタ回路４３が直列に接続されることによって構成されている。これらのシフトレジスタ回路４３は、Ｍ本の行選択用配線ＬＶ，１〜ＬＶ，Ｍに対し、２本の行選択用配線毎に一つずつ配置されている。図５では、２本の行選択用配線ＬＶ，１及びＬＶ，２に対応して一つのシフトレジスタ回路４３が配置され、２本の行選択用配線ＬＶ，Ｍ−１及びＬＶ，Ｍに対応して一つのシフトレジスタ回路４３が配置されている。シフトレジスタ回路４３は、図３に示された読出用スイッチＳＷ１と同様の構造を有する、多結晶シリコンを含む半導体材料によって構成された複数のＦＥＴによって構成されている。各シフトレジスタ回路４３にはクロック配線ＬＣが接続されており、一定周期のクロック信号Ｖｃｌｏｃｋがクロック配線ＬＣから各シフトレジスタ回路４３に提供される。
第１ビニング選択用配線４５は、各画素Ｐ１，１〜ＰＭ，Ｎから電荷を読み出す際に、各シフトレジスタ回路４３に接続された各２本の行選択用配線のうち一方の行選択用配線ＬＶ，１、ＬＶ，３・・・、ＬＶ，Ｍ−１を選択する為の第１ビニング制御信号Ｖｂｉｎ１を提供する。第２ビニング選択用配線４６は、各画素Ｐ１，１〜ＰＭ，Ｎから電荷を読み出す際に、各シフトレジスタ回路４３に接続された各２本の行選択用配線のうち他方の行選択用配線ＬＶ，２、ＬＶ，４・・・、ＬＶ，Ｍを選択する為の第２ビニング制御信号Ｖｂｉｎ２を提供する。垂直シフトレジスタ部４０ａ及び４０ｂは、第１ビニング制御信号Ｖｂｉｎ１及び第２ビニング制御信号Ｖｂｉｎ２のタイミングを制御することによって、２本の行選択用配線を逐次選択する通常動作モードと、２本の行選択用配線を同時に選択するビニング動作モードとを実現する。すなわち、通常動作モードでは、第１ビニング制御信号Ｖｂｉｎ１及び第２ビニング制御信号Ｖｂｉｎ２が逐次的に有意値とされる。また、ビニング動作モードでは、第１ビニング制御信号Ｖｂｉｎ１及び第２ビニング制御信号Ｖｂｉｎ２が同時に有意値とされる。
Ｍ個の論理回路ＬＯ１〜ＬＯＭは、Ｍ本の行選択用配線ＬＶ，１〜ＬＶ，Ｍに対して一対一で対応している。各論理回路ＬＯ１〜ＬＯＭそれぞれの出力端は、各行毎に設けられたバッファ４４を介して、行選択用配線ＬＶ，１〜ＬＶ，Ｍそれぞれに接続されている。また、各論理回路ＬＯ１〜ＬＯＭの一方の入力端は、第１ビニング選択用配線４５及び第２ビニング選択用配線４６に交互に接続されている。すなわち、一つのシフトレジスタ回路４３に対応する２本の行選択用配線ＬＶ，ｍ及びＬＶ，ｍ＋１のうち一方の行選択用配線ＬＶ，ｍに接続された論理回路ＬＯｍの一方の入力端には、第１ビニング選択用配線４５が接続されている。また、他方の行選択用配線ＬＶ，ｍ＋１に接続された論理回路ＬＯｍ＋１の一方の入力端には、第２ビニング選択用配線４６が接続されている。このように、各シフトレジスタ回路４３に対応する各２本の行選択用配線の一方に接続されたＭ／２個の論理回路ＬＯ１，ＬＯ３，・・・，ＬＯＭ−１の一方の入力端には第１ビニング選択用配線４５が接続されており、他方に接続された残りのＭ／２個の論理回路ＬＯ２，ＬＯ４，・・・，ＬＯＭの一方の入力端には第２ビニング選択用配線４６が接続されている。
論理回路ＬＯ１〜ＬＯＭそれぞれの他方の入力端には、当該論理回路が接続された行選択用配線に対応して設けられたシフトレジスタ回路４３の出力端が接続されている。具体的には、図５に示されるように、論理回路ＬＯ１及びＬＯ２の他方の入力端には、行選択用配線ＬＶ，１及びＬＶ，２に対応して設けられたシフトレジスタ回路４３の出力端が接続されている。また、論理回路ＬＯＭ−１及びＬＯＭの他方の入力端には、行選択用配線ＬＶ，Ｍ−１及びＬＶ，Ｍに対応して設けられたシフトレジスタ回路４３の出力端が接続されている。
Ｍ個の論理回路ＬＯ１〜ＬＯＭのそれぞれは、第１ビニング制御信号Ｖｂｉｎ１又は第２ビニング制御信号Ｖｂｉｎ２と、当該論理回路に対応するシフトレジスタ回路４３からの出力信号とが共に有意値であるときに、読出用スイッチＳＷ１を閉じるように行選択制御信号Ｖｓｅｌ（１）〜Ｖｓｅｌ（ｍ）それぞれを出力する。例えば、第１ビニング制御信号Ｖｂｉｎ１及び第２ビニング制御信号Ｖｂｉｎ２の有意値がローレベルであり、シフトレジスタ回路４３からの出力信号の有意値がローレベルである場合には、Ｍ個の論理回路ＬＯ１〜ＬＯＭは、第１ビニング制御信号Ｖｂｉｎ１又は第２ビニング制御信号Ｖｂｉｎ２と、シフトレジスタ回路４３からの出力信号との否定論理和（ＮＯＲ）を出力する。なお、図５ではＮＯＲ回路を表す記号でもって論理回路ＬＯ１〜ＬＯＭが図示されているが、論理回路ＬＯ１〜ＬＯＭは他の種々の論理回路の組み合わせによって構成されてもよい。
図６は、固体撮像装置１の画素Ｐｍ，ｎ及びＰｍ，ｎ＋１、積分回路Ｓｎ及びＳｎ＋１、並びに保持回路Ｈｎ及びＨｎ＋１それぞれの回路構成を示す図である。ここでは、Ｍ×Ｎ個の画素Ｐ１，１〜ＰＭ，Ｎを代表して画素Ｐｍ，ｎ及びＰｍ，ｎ＋１の回路図を示し、Ｎ個の積分回路Ｓ１〜ＳＮを代表して積分回路Ｓｎ及びＳｎ＋１の回路図を示し、また、Ｎ個の保持回路Ｈ１〜ＨＮを代表して保持回路Ｈｎ及びＨｎ＋１の回路図を示す。すなわち、第ｍ行第ｎ列の画素Ｐｍ，ｎおよび第ｎ列読出用配線ＬＯ，ｎに関連する回路部分、並びに、第ｍ行第（ｎ＋１）列の画素Ｐｍ，ｎ＋１および第（ｎ＋１）列読出用配線ＬＯ，ｎ＋１に関連する回路部分を示す。
画素Ｐｍ，ｎ及びＰｍ，ｎ＋１は、フォトダイオードＰＤおよび読出用スイッチＳＷ１を含む。フォトダイオードＰＤのアノード端子は接地され、カソード端子は、読出用スイッチＳＷ１を介して対応する読出用配線ＬＯ，ｎ及びＬＯ，ｎ＋１のそれぞれと接続されている。フォトダイオードＰＤは、入射光強度に応じた量の電荷を発生し、その発生した電荷を接合容量部に蓄積する。読出用スイッチＳＷ１には、垂直シフトレジスタ部４０ａ又は４０ｂから第ｍ行選択用配線ＬＶ，ｍを介して第ｍ行選択制御信号Ｖｓｅｌ（ｍ）が与えられる。第ｍ行選択制御信号Ｖｓｅｌ（ｍ）は、受光部１０における第ｍ行のＮ個の画素Ｐｍ，１〜Ｐｍ，Ｎそれぞれの読出用スイッチＳＷ１の開閉動作を指示する。
これらの画素Ｐｍ，ｎ及びＰｍ，ｎ＋１では、第ｍ行選択制御信号Ｖｓｅｌ（ｍ）が非有意値（例えばローレベル）であるときに、読出用スイッチＳＷ１が開く。このとき、フォトダイオードＰＤで発生した電荷は、列読出用配線ＬＯ，ｎ及びＬＯ，ｎ＋１のそれぞれへ出力されることなく接合容量部に蓄積される。一方、第ｍ行選択制御信号Ｖｓｅｌ（ｍ）が有意値（例えばハイレベル）であるときに、読出用スイッチＳＷ１が閉じる。このとき、それまでフォトダイオードＰＤで発生して接合容量部に蓄積されていた電荷は、読出用スイッチＳＷ１を経て、読出用配線ＬＯ，ｎ及びＬＯ，ｎ＋１のそれぞれへ出力される。
図６に示す回路では、２本の読出用配線ＬＯ，ｎ及びＬＯ，ｎ＋１のうち一方の読出用配線ＬＯ，ｎ＋１に水平ビニング切替スイッチＳＷ４が接続されている。水平ビニング切替スイッチＳＷ４には、制御部６から水平ビニング切替配線ＬＢを介して水平ビニング制御信号Ｈｂｉｎが与えられる。水平ビニング制御信号Ｈｂｉｎは、Ｎ／２個の水平ビニング切替スイッチＳＷ４の切替動作を指示する。
水平ビニング切替スイッチＳＷ４は、水平ビニング制御信号Ｈｂｉｎが非有意値（例えばローレベル）であるときに、読出用配線ＬＯ，ｎ＋１と積分回路Ｓｎ＋１とを接続する。このとき、読出用配線ＬＯ，ｎ＋１を流れる電荷は積分回路Ｓｎ＋１へ出力され、読出用配線ＬＯ，ｎを流れる電荷は積分回路Ｓｎへ出力される（通常動作モード）。一方、水平ビニング切替スイッチＳＷ４は、水平ビニング制御信号Ｈｂｉｎが有意値（例えばハイレベル）であるときに、読出用配線ＬＯ，ｎ＋１と積分回路Ｓｎとを接続する。このとき、読出用配線ＬＯ，ｎ＋１を流れる電荷は、読出用配線ＬＯ，ｎを流れる電荷と共に積分回路Ｓｎへ出力される（ビニング動作モード）。
積分回路Ｓｎ及びＳｎ＋１は、アンプＡ２，帰還容量部である積分用容量素子Ｃ２１、および放電用スイッチＳＷ２１を含む。積分用容量素子Ｃ２１および放電用スイッチＳＷ２１は、互いに並列的に接続されて、アンプＡ２の入力端子と出力端子との間に設けられている。アンプＡ２の入力端子は、対応する読出用配線ＬＯ，ｎ及びＬＯ，ｎ＋１のそれぞれと接続されている。
放電用スイッチＳＷ２１には、制御部６からリセット用配線ＬＲを介してリセット制御信号Ｒｅｓｅｔが与えられる。リセット制御信号Ｒｅｓｅｔは、Ｎ個の積分回路Ｓ１〜ＳＮそれぞれの放電用スイッチＳＷ２１の開閉動作を指示する。
これらの積分回路Ｓｎ及びＳｎ＋１では、リセット制御信号Ｒｅｓｅｔが非有意値（例えばハイレベル）であるときに、放電用スイッチＳＷ２１が閉じて、帰還容量部（積分用容量素子Ｃ２１）が放電され、出力電圧値が初期化される。一方、リセット制御信号Ｒｅｓｅｔが有意値（例えばローレベル）であるときに、放電用スイッチＳＷ２１が開いて、入力端に入力された電荷が帰還容量部（積分用容量素子Ｃ２１）に蓄積され、その蓄積電荷量に応じた電圧値が積分回路Ｓｎ及びＳｎ＋１から出力される。
保持回路Ｈｎ及びＨｎ＋１は、入力用スイッチＳＷ３１，出力用スイッチＳＷ３２および保持用容量素子Ｃ３を含む。保持用容量素子Ｃ３の一端は接地されている。保持用容量素子Ｃ３の他端は、入力用スイッチＳＷ３１を介して、対応する積分回路Ｈｎ及びＨｎ＋１の出力端に接続され、且つ、出力用スイッチＳＷ３２を介して電圧出力用配線Ｌｏｕｔと接続されている。入力用スイッチＳＷ３１には、制御部６から保持用配線ＬＨを介して保持制御信号Ｈｏｌｄが与えられる。保持制御信号Ｈｏｌｄは、Ｎ個の保持回路Ｈ１〜ＨＮそれぞれの入力用スイッチＳＷ３１の開閉動作を指示する。保持回路Ｈｎの出力用スイッチＳＷ３２には、制御部６から第ｎ列選択用配線ＬＳ，ｎを通った第ｎ列選択制御信号Ｈｓｈｉｆｔ（ｎ）が与えられる。同様に、保持回路Ｈｎ＋１の出力用スイッチＳＷ３２には、制御部６から第（ｎ＋１）列選択用配線ＬＳ，ｎ＋１を通った第（ｎ＋１）列選択制御信号Ｈｓｈｉｆｔ（ｎ＋１）が与えられる。選択制御信号Ｈｓｈｉｆｔ（１）〜Ｈｓｈｉｆｔ（Ｎ）は、各保持回路Ｈ１〜ＨＮの出力用スイッチＳＷ３２の開閉動作を指示する。
これらの保持回路Ｈｎ及びＨｎ＋１では、保持制御信号Ｈｏｌｄが例えばハイレベルからローレベルに転じると、入力用スイッチＳＷ３１が閉状態から開状態に転じて、そのときに入力端に入力されている電圧値が保持用容量素子Ｃ３に保持される。また、第ｎ列選択制御信号Ｈｓｈｉｆｔ（ｎ）が有意値（例えばハイレベル）であるときに、保持回路Ｈｎの出力用スイッチＳＷ３２が閉じて、保持回路Ｈｎの保持用容量素子Ｃ３に保持されている電圧値が電圧出力用配線Ｌｏｕｔへ出力される。また、第（ｎ＋１）列選択制御信号Ｈｓｈｉｆｔ（ｎ＋１）が有意値（例えばハイレベル）であるときに、保持回路Ｈｎ＋１の出力用スイッチＳＷ３２が閉じて、保持回路Ｈｎ＋１の保持用容量素子Ｃ３に保持されている電圧値が電圧出力用配線Ｌｏｕｔへ出力される。
制御部６は、受光部１０における第ｍ行のＮ個の画素Ｐｍ，１〜Ｐｍ，Ｎそれぞれの受光強度に応じた電圧値を出力するに際して、リセット制御信号Ｒｅｓｅｔにより、Ｎ個の積分回路Ｓ１〜ＳＮそれぞれの放電用スイッチＳＷ２１を所定期間に亘り閉じた後に開くよう指示したのち、第ｍ行選択制御信号Ｖｓｅｌ（ｍ）により、受光部１０における第ｍ行のＮ個の画素Ｐｍ，１〜Ｐｍ，Ｎそれぞれの読出用スイッチＳＷ１を所定期間に亘り閉じた後に開くよう指示する。
読出用スイッチＳＷ１が開いた後、制御部６は、保持制御信号Ｈｏｌｄにより、Ｎ個の保持回路Ｈ１〜ＨＮそれぞれの入力用スイッチＳＷ３１を閉状態から開状態に転じるよう指示する。そして、制御部６は、列選択制御信号Ｈｓｈｉｆｔ（１）〜Ｈｓｈｉｆｔ（Ｎ）により、Ｎ個の保持回路Ｈ１〜ＨＮそれぞれの出力用スイッチＳＷ３２を順次に一定期間だけ閉じるよう指示する。制御部６は、以上のような制御を各行について順次に行う。
このように、制御部６は、受光部１０におけるＭ×Ｎ個の画素Ｐ１，１〜ＰＭ，Ｎそれぞれの読出用スイッチＳＷ１の開閉動作を制御するとともに、信号接続部２０における電圧値の保持動作および出力動作を制御する。これにより、制御部６は、受光部１０におけるＭ×Ｎ個の画素Ｐ１，１〜ＰＭ，ＮそれぞれのフォトダイオードＰＤで発生した電荷の量に応じた電圧値をフレームデータとして信号接続部２０から繰り返し出力させる。
本実施形態に係る固体撮像装置１の動作は以下のとおりである。図７は、本実施形態に係る固体撮像装置１の通常動作を説明するタイミングチャートである。また、図８は、本実施形態に係る固体撮像装置１のビニング動作を説明するタイミングチャートである。図７及び図８には、上から順に、（ａ）フレームデータの出力を開始するタイミングを表すスタート信号、（ｂ）クロック信号Ｖｃｌｏｃｋ、（ｃ）第１ビニング信号Ｖｂｉｎ１、（ｄ）第２ビニング信号Ｖｂｉｎ２、（ｅ）フレームデータの出力を終了するタイミングを表すエンド信号、（ｆ）第１行選択制御信号Ｖｓｅｌ（１）、（ｇ）第２行選択制御信号Ｖｓｅｌ（２）、（ｈ）第３行選択制御信号Ｖｓｅｌ（３）、（ｉ）第４行選択制御信号Ｖｓｅｌ（４）、（ｊ）第Ｍ−１行選択制御信号Ｖｓｅｌ（Ｍ−１）、及び（ｋ）第Ｍ行選択制御信号Ｖｓｅｌ（Ｍ）が示されている。
［通常動作モード］
通常動作モードにおいて、画素Ｐ１，１〜ＰＭ，ＮのフォトダイオードＰＤで発生し接合容量部に蓄積された電荷の読出しは、以下のようにして行われる。図７に示されるように、時刻ｔ１０前には、スタート信号、第１ビニング信号、第２ビニング信号、及びエンド信号のそれぞれは、非有意値（ハイレベル）とされている。また、Ｍ個の行選択制御信号Ｖｓｅｌ（１）〜Ｖｓｅｌ（Ｍ）のそれぞれは、非有意値（ローレベル）とされている。
時刻ｔ１０から時刻ｔ１１までの期間、制御部６から出力されるスタート信号が有意値（ローレベル）となる。この間に、クロック信号Ｖｃｌｏｃｋが立ち上がると、それに応じて第１ビニング信号Ｖｂｉｎ１が時刻ｔ１１から時刻ｔ１２までの間、有意値（ローレベル）となる。また、クロック信号Ｖｃｌｏｃｋの立ち上がりに応じて、初段のシフトレジスタ回路４３からの出力信号が有意値（ローレベル）となる。これによって、論理回路ＬＯ１から第１行選択用配線ＬＶ，１に出力される第１行選択制御信号Ｖｓｅｌ（１）が時刻ｔ１１から時刻ｔ１２までの期間だけ有意値（ハイレベル）となり、受光部１０における第１行のＮ個の画素Ｐ１，１〜Ｐ１，Ｎそれぞれの読出用スイッチＳＷ１が接続状態となる。Ｎ個の画素Ｐ１，１〜Ｐ１，ＮそれぞれのフォトダイオードＰＤで発生し接合容量部に蓄積された電荷は、読出用スイッチＳＷ１及び列読出用配線ＬＯ，１〜ＬＯ，Ｎを通って積分回路Ｓ１〜ＳＮに出力され、積分用容量素子Ｃ２１に蓄積される。積分回路Ｓ１〜ＳＮからは、積分用容量素子Ｃ２１に蓄積された電荷量に応じた大きさの電圧が出力される。
そして、制御部６から保持用配線ＬＨへ出力される保持制御信号Ｈｏｌｄが有意値（ハイレベル）となることによって、Ｎ個の保持回路Ｈ１〜ＨＮの入力用スイッチＳＷ３１が接続状態となり、積分回路Ｓ１〜ＳＮから出力された電圧の大きさは保持回路Ｈ１〜ＨＮによって保持される。その後、水平シフトレジスタ部４１から列選択用配線ＬＳ，１〜ＬＳ，Ｎに出力される列選択制御信号Ｈｓｈｉｆｔ（１）〜Ｈｓｈｉｆｔ（Ｎ）が順次に一定期間だけ有意値（ハイレベル）となり、Ｎ個の保持回路Ｈ１〜ＨＮそれぞれの出力用スイッチＳＷ３２が順次に一定期間だけ接続状態となって、各保持回路Ｈ１〜ＨＮの保持用容量素子Ｃ３に保持されている電圧値は出力用スイッチＳＷ３２を経て電圧出力用配線Ｌｏｕｔへ順次に出力される。
続いて、クロック信号Ｖｃｌｏｃｋが立ち下がり、それに応じて第２ビニング信号Ｖｂｉｎ２が時刻ｔ１２から後の時刻ｔ１３から時刻ｔ１４までの期間、有意値（ローレベル）となる。また、初段のシフトレジスタ回路４３からの出力信号は有意値（ローレベル）のまま維持されている。これによって、論理回路ＬＯ２から第２行選択用配線ＬＶ，２に出力される第２行選択制御信号Ｖｓｅｌ（２）が時刻ｔ１３から時刻ｔ１４までの期間だけ有意値（ハイレベル）となり、受光部１０における第２行のＮ個の画素Ｐ２，１〜Ｐ２，Ｎそれぞれの読出用スイッチＳＷ１が接続状態となる。Ｎ個の画素Ｐ２，１〜Ｐ２，ＮそれぞれのフォトダイオードＰＤで発生し接合容量部に蓄積された電荷は積分回路Ｓ１〜ＳＮに出力され、積分用容量素子Ｃ２１に蓄積される。その後、第１行における動作と同様の動作によって、これらの電荷に応じた大きさの電圧値が電圧出力用配線Ｌｏｕｔへ順次に出力される。
通常動作モードでは、以上のような第１行及び第２行についての動作に続いて、以降、第３行から第Ｍ行まで同様の動作が行われて、１回の撮像で得られる画像を表すフレームデータが得られる。また、第Ｍ行について動作が終了すると、再び第１行から第Ｍ行までの範囲で同様の動作が行われて、次の画像を表すフレームデータが得られる。
［ビニング動作モード］
ビニング動作モードにおいて、画素Ｐ１，１〜ＰＭ，ＮのフォトダイオードＰＤで発生し接合容量部に蓄積された電荷の読出しは、以下のようにして行われる。図８に示されるように、時刻ｔ２０前には、スタート信号、第１ビニング信号、第２ビニング信号、及びエンド信号のそれぞれは、非有意値（ハイレベル）とされている。また、Ｍ個の行選択制御信号Ｖｓｅｌ（１）〜Ｖｓｅｌ（Ｍ）のそれぞれは、非有意値（ローレベル）とされている。
時刻ｔ２０から時刻ｔ２１までの期間、制御部６から出力されるスタート信号が有意値（ローレベル）となる。この間に、クロック信号Ｖｃｌｏｃｋが立ち上がると、それに応じて第１ビニング信号Ｖｂｉｎ１及び第２ビニング信号Ｖｂｉｎ２が時刻ｔ２１から時刻ｔ２２までの期間、有意値（ローレベル）となる。また、クロック信号Ｖｃｌｏｃｋの立ち上がりに応じて、初段のシフトレジスタ回路４３からの出力信号が有意値（ローレベル）となる。これによって、論理回路ＬＯ１から第１行選択用配線ＬＶ，１に出力される第１行選択制御信号Ｖｓｅｌ（１）と、論理回路ＬＯ２から第２行選択用配線ＬＶ，２に出力される第２行選択制御信号Ｖｓｅｌ（２）とが、時刻ｔ２１から時刻ｔ２２までの期間、有意値（ハイレベル）となり、受光部１０における第１行のＮ個の画素Ｐ１，１〜Ｐ１，Ｎ及び第２行のＮ個の画素Ｐ２，１〜Ｐ２，Ｎの読出用スイッチＳＷ１が接続状態となる。これにより、画素Ｐ１，１〜Ｐ１，Ｎ及びＰ２，１〜Ｐ２，ＮのフォトダイオードＰＤで発生し接合容量部に蓄積された電荷は、読出用スイッチＳＷ１を通って列読出用配線ＬＯ，１〜ＬＯ，Ｎに出力される。また、このとき、制御部６から水平ビニング切替配線ＬＢへ出力される水平ビニング制御信号Ｈｂｉｎが有意値（ハイレベル）となることによって、Ｎ／２個の水平ビニング切替スイッチＳＷ４が切り替わる。これにより、隣り合う２本の列読出用配線に出力された電荷は、共に一つの積分回路Ｓに出力される。例えば、列読出用配線ＬＯ，１及びＬＯ，２に出力された電荷は、共に積分回路Ｓ１に出力される。これらの電荷は、積分回路Ｓ１，Ｓ３，・・・，ＳＮ−１の積分用容量素子Ｃ２１にそれぞれ蓄積される。積分回路Ｓ１，Ｓ３，・・・，ＳＮ−１からは、積分用容量素子Ｃ２１に蓄積された電荷量に応じた大きさの電圧が出力される。
その後、保持制御信号Ｈｏｌｄが有意値（ハイレベル）となることによってＮ個の保持回路Ｈ１〜ＨＮの入力用スイッチＳＷ３１が接続状態となり、積分回路Ｓ１〜ＳＮから出力された電圧の大きさは保持回路Ｈ１〜ＨＮによって保持される。そして、列選択制御信号Ｈｓｈｉｆｔ（１）、Ｈｓｈｉｆｔ（３）、・・・、Ｈｓｈｉｆｔ（Ｎ−１）が順次に一定期間だけ有意値（ハイレベル）となり、Ｎ／２個の保持回路Ｈ１，Ｈ３，・・・，ＨＮ−１それぞれの出力用スイッチＳＷ３２が順次に一定期間だけ接続状態となって、各保持回路Ｈ１，Ｈ３，・・・，ＨＮ−１の保持用容量素子Ｃ３に保持されている電圧値は出力用スイッチＳＷ３２を経て電圧出力用配線Ｌｏｕｔへ順次に出力される。
ビニング動作モードでは、以上のような第１行及び第２行についての動作に続いて、以降、第３行から第Ｍ行まで同様の動作が行われて、１回の撮像で得られる画像を表すフレームデータが得られる。また、第Ｍ行について動作が終了すると、再び第１行から第Ｍ行までの範囲で同様の動作が行われて、次の画像を表すフレームデータが得られる。
以上に説明した、本実施形態に係る固体撮像装置１によれば、次の効果が得られる。すなわち、固体撮像装置１によれば、垂直シフトレジスタ部４０ａ及び４０ｂが図５に示された構成を有することによって、通常動作およびビニング動作の双方を好適に実現できる。また、垂直シフトレジスタ部４０ａ，４０ｂのシフトレジスタ回路４３が２本の行選択用配線毎に配置されているので、各行毎にシフトレジスタ回路が配置される従来の固体撮像装置と比較して、垂直シフトレジスタ部４０ａ，４０ｂを小さくすることができる。特に、本実施形態の固体撮像装置１では、多結晶シリコンを含む半導体材料によってシフトレジスタ回路４３が構成されているので、このような効果がより顕著となる。
また、本実施形態のように、Ｍ本の行選択用配線ＬＶ，１〜ＬＶ，Ｍの各々は、第１列から第Ｎ列にわたって延びる単一の配線によって構成されてもよい。この場合、垂直シフトレジスタ部４０ａ及び４０ｂそれぞれが、Ｍ本の行選択用配線ＬＶ，１〜ＬＶ，Ｍの両端それぞれに行選択制御信号Ｖｓｅｌを提供することが好ましい。このように、垂直シフトレジスタ部４０ａ及び４０ｂが各行選択用配線ＬＶ，１〜ＬＶ，Ｍの両端に設けられることによって、Ｍ本の行選択配線ＬＶ，１〜ＬＶ，Ｍの何れかに断線が生じた場合であっても、動作不能となる画素の範囲を小さくし、大規模な欠陥ラインの発生を抑制することができる。
（変形例）
続いて、上記実施形態の一変形例について説明する。図９は、本変形例における固体撮像装置の内部構成を示す図である。本変形例と上記実施形態とが構成上互いに異なる点は、行選択用配線の形態である。本変形例では、Ｍ本の行選択用配線ＬＶ，１〜ＬＶ，Ｍのそれぞれが、画素Ｐｍ，１からＰｍ，Ｎａ（但しＮａは２以上Ｎ−１以下の整数）にわたって延びる第１の部分と、画素Ｐｍ，Ｎａ＋１からＰｍ，Ｎにわたって延びる第２の部分とを有しており、これらの部分は電気的に互いに分離されている。そして、第ｍ行のＮ個の画素Ｐｍ，１〜Ｐｍ，Ｎの一部（画素Ｐｍ，１〜Ｐｍ，Ｎａ）は、第ｍ行選択用配線ＬＶ，ｍの第１の部分を介して一方の垂直シフトレジスタ部４０ａに接続されている。また、第ｍ行のＮ個の画素Ｐｍ，１〜Ｐｍ，Ｎの他の部分（画素Ｐｍ，Ｎａ＋１〜Ｐｍ，Ｎ）は、第ｍ行選択用配線ＬＶ，ｍの第２の部分を介して他方の垂直シフトレジスタ部４０ｂに接続されている。なお、図９において、２つの垂直シフトレジスタ部４０ａ及び４０ｂは共に制御部６に含まれている。
制御部６の垂直シフトレジスタ部４０ａは、第ｍ行選択制御信号Ｖｓｅｌ（ｍ）を第ｍ行選択用配線ＬＶ，ｍに出力して、第ｍ行のＮａ個の画素Ｐｍ，１〜Ｐｍ，Ｎａそれぞれにこの第ｍ行選択制御信号Ｖｓｅｌ（ｍ）を提供する。同様に、垂直シフトレジスタ部４０ｂは、第ｍ行選択制御信号Ｖｓｅｌ（ｍ）を第ｍ行選択用配線ＬＶ，ｍに出力して、第ｍ行の（Ｎ−Ｎａ）個の画素Ｐｍ，Ｎａ＋１〜Ｐｍ，Ｎそれぞれにこの第ｍ行選択制御信号Ｖｓｅｌ（ｍ）を提供する。垂直シフトレジスタ部４０ａ及び４０ｂのそれぞれにおいて、Ｍ個の行選択制御信号Ｖｓｅｌ（１）〜Ｖｓｅｌ（Ｍ）は順次に有意値とされる。
本変形例の構成によれば、大面積の受光部１０に提供される行選択制御信号Ｖｓｅｌ（１）〜Ｖｓｅｌ（Ｍ）の遅延を効果的に抑えることができる。
本発明による固体撮像装置は、上述した実施形態に限られるものではなく、他に様々な変形が可能である。例えば、上記実施形態ではガラス基板上に多結晶シリコンやアモルファスシリコンが成膜されて成る固体撮像装置に本発明を適用した例を示したが、本発明は、このような構成に限られず、例えば単結晶シリコン基板上に作製される固体撮像素子に対しても適用可能である。
１…固体撮像装置、６…制御部、１０…受光部、２０…信号接続部、４０ａ，４０ｂ…垂直シフトレジスタ部、４３…シフトレジスタ回路、４５…第１ビニング選択用配線、４６…第２ビニング選択用配線、ＰＤ…フォトダイオード、Ｐ…画素、ＳＷ１…読出用スイッチ、ＳＷ３１…入力用スイッチ、ＳＷ３２…出力用スイッチ、ＳＷ４…水平ビニング切替スイッチ、Ｓ１〜ＳＮ…積分回路、Ｈ１〜ＨＮ…保持回路、Ｃ２１…積分用容量素子、Ａ２…アンプ、ＬＢ…水平ビニング切替配線、ＬＯ，１〜ＬＯ，Ｎ…列読出用配線、ＬＶ，１〜ＬＶ，Ｍ…行選択用配線。

Claims (3)

  1. フォトダイオード、及び該フォトダイオードに一端が接続された読出用スイッチを各々含むＭ×Ｎ個（Ｍは２以上の偶数、Ｎは２以上の整数）の画素がＭ行Ｎ列に２次元配列されて成る受光部と、
    各行毎に配設され、対応する行の前記画素に含まれる前記読出用スイッチの制御端子に接続されたＭ本の行選択用配線と、
    前記読出用スイッチの開閉を制御する為の行選択制御信号を前記Ｍ本の行選択用配線に提供する垂直シフトレジスタ部と
    を備え、
    前記垂直シフトレジスタ部は、
    多結晶シリコンを含む半導体材料によって構成され、二本の前記行選択用配線毎に配置されたＭ／２個のシフトレジスタ回路を有するシフトレジスタアレイと、
    前記Ｍ本の行選択用配線のそれぞれに前記行選択制御信号を出力するＭ個の論理回路と、
    前記二本の行選択用配線の一方に接続されたＭ／２個の前記論理回路の一の入力端に、前記一方の行選択用配線を選択する為の第１ビニング制御信号を提供する第１ビニング選択用配線と、
    前記二本の行選択用配線の他方に接続されたＭ／２個の前記論理回路の一の入力端に、前記他方の行選択用配線を選択する為の第２ビニング制御信号を提供する第２ビニング選択用配線と
    を有し、
    前記Ｍ個の論理回路それぞれの他の入力端には、当該論理回路が接続された前記行選択用配線に対応する前記シフトレジスタ回路の出力端が接続されており、
    前記Ｍ個の論理回路は、前記第１ビニング制御信号又は前記第２ビニング制御信号と、前記シフトレジスタ回路からの出力信号とが共に有意値であるときに、前記読出用スイッチを閉じるように前記行選択制御信号を出力し、
    前記垂直シフトレジスタ部は、前記第１ビニング制御信号及び前記第２ビニング制御信号が有意値となるタイミングを制御することにより、前記二本の行選択用配線を逐次選択する通常動作モードと、前記二本の行選択用配線を同時に選択するビニング動作モードとを有することを特徴とする、固体撮像装置。
  2. 前記Ｍ本の行選択用配線の各々が、第１列から第Ｎ列にわたって延びる単一の配線によって構成されており、
    前記Ｍ本の行選択用配線の一端に前記行選択制御信号を提供する第１の前記垂直シフトレジスタ部と、
    前記Ｍ本の行選択用配線の他端に前記行選択制御信号を提供する第２の前記垂直シフトレジスタ部と
    を備えることを特徴とする、請求項１に記載の固体撮像装置。
  3. 前記Ｍ本の行選択用配線が、前記Ｎ列のうち第１列ないし第Ｎａ列（Ｎａは２以上Ｎ−１以下の整数）の前記画素に含まれる前記読出用スイッチの制御端子に接続された第１の部分と、前記Ｎ列のうち第（Ｎａ＋１）列ないし第Ｎ列の前記画素に含まれる前記読出用スイッチの制御端子に接続された第２の部分とを有し、
    前記Ｍ本の行選択用配線の前記第１の部分に前記行選択制御信号を提供する第１の前記垂直シフトレジスタ部と、
    前記Ｍ本の行選択用配線の前記第２の部分に前記行選択制御信号を提供する第２の前記垂直シフトレジスタ部と
    を備えることを特徴とする、請求項１に記載の固体撮像装置。
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