WO2016009940A1 - 固体撮像装置、ｘ線撮像システムおよび固体撮像装置駆動方法 - Google Patents

固体撮像装置、ｘ線撮像システムおよび固体撮像装置駆動方法 Download PDF

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solid
column
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竜次 久嶋
一樹 藤田
晴義 岡田
澤田　純一
治通 森
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浜松ホトニクス株式会社
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    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array

Definitions

  • the present invention relates to a solid-state imaging device, an X-ray imaging system including the solid-state imaging device, and a method for driving the solid-state imaging device.
  • CMOS complementary metal-oxide-semiconductor
  • PPS Passive Pixel Sensor
  • the PPS solid-state imaging device includes a light receiving unit in which PPS pixels including a photodiode that generates an amount of electric charge according to incident light intensity are two-dimensionally arranged in M rows and N columns. This solid-state imaging device outputs a voltage value corresponding to the amount of charge generated by the photodiode in response to light incidence in each pixel.
  • the output ends of each of the M pixels in each column are connected to the input ends of the integration circuits provided corresponding to the columns via readout wirings provided corresponding to the columns. ing. Then, the charges generated by the photodiodes of the pixels are sequentially input to the corresponding integration circuit through the corresponding readout wiring for each row from the first row to the M-th row, and the charge amount from the integration circuit. A voltage value corresponding to is output. The voltage value is AD converted to a digital value.
  • PPS solid-state imaging devices are used in various applications, for example, combined with a scintillator unit and used as an X-ray flat panel in medical and industrial applications. More specifically, X-ray CT devices and microfocus X It is also used in line inspection equipment.
  • the X-ray imaging system disclosed in Patent Literature 1 can capture an image of the imaging object by imaging the X-ray output from the X-ray generator and transmitted through the imaging object with a solid-state imaging device. In this X-ray imaging system, X-rays that have passed through an imaging target can be imaged in a plurality of types of imaging modes by a solid-state imaging device.
  • Such solid-state imaging devices are required to improve the S / N ratio and the frame rate.
  • imaging may be performed while moving the solid-state imaging device.
  • the solid-state imaging device used in such a case has a shape in which the photodiode of each pixel has a long shape in the moving direction. It is expected that the / N ratio and the frame rate can be improved.
  • the moving distance of the solid-state imaging device during the imaging period of one frame may be several mm.
  • the amount of electric charge output from each pixel corresponds to the integrated value of the incident light quantity over the moving distance per frame.
  • the degradation of the quality of the image obtained by the reconstruction process is small. Rather, it is expected that the S / N ratio will be improved by increasing the amount of light incident on each pixel by increasing the photodiode area of each pixel, and the frame rate will be improved by reducing the number of pixels. Is expected to do.
  • the moving speed of the solid-state imaging device varies, and it is not realistic to design the length of each pixel of the solid-state imaging device in the moving direction of the photodiode for each system. .
  • a value obtained by adding output values from a plurality of pixels included in a certain region is used as the value of the region.
  • solid-state imaging When conventional binning is applied to a solid-state imaging device including a light receiving unit in which MN pixels are two-dimensionally arranged in M rows and N columns, for example, assuming a binning region composed of pixels of 2 rows and 1 column each, solid-state imaging A signal of the number of data corresponding to (M / 2) rows and N columns per frame is output from the apparatus. That is, compared to the case where binning is not performed, the number of output signal data per frame is halved and the frame rate can be doubled when binning is performed. Also, the S / N ratio is improved.
  • the number of output signal data per frame is reduced by binning, and the number of output signal data per frame varies depending on the number of pixels included in each binning area. If the number of data of the output signal per frame is different, it is necessary to change the contents of the image reconstruction process accordingly. Thus, it is not easy to handle the output signal in the conventional binning.
  • the present invention has been made to solve the above-described problems.
  • a solid-state imaging device capable of outputting a signal that can be easily handled even when binning is performed, and an X-ray imaging including such a solid-state imaging device.
  • the purpose is to provide a system.
  • Another object of the present invention is to provide a method for driving a solid-state imaging device so that a signal that can be easily handled can be output even when binning is performed.
  • the solid-state imaging device includes: (1) MN pixels P 1,1 each including a photodiode that generates an amount of electric charge according to incident light intensity and a readout switch connected to the photodiode.
  • ⁇ P M, N are two-dimensionally arranged in M rows and N columns, and (2) for the readout switches of N pixels P m, 1 to P m, N in the m th row in the light receiving portion.
  • a row selection wiring LV , m for providing an mth row selection control signal for instructing an opening / closing operation, and (3) for reading each of the M pixels P 1, n to P M, n in the nth column in the light receiving section
  • a readout wiring L O which is connected to the switch and reads out the charge generated in the photodiode of any one of the M pixels P 1, n to P M, n through the readout switch of the pixel .
  • the control unit divides the pixels P 1,1 to P M, N that are two-dimensionally arranged in M rows and N columns in the light receiving unit into unit regions each including pixels of Q rows and R columns, These unit regions that are two-dimensionally arranged in (M / Q) rows (N / R) columns are divided into binning regions each consisting of unit regions of K rows and 1 column, and (M / KQ) rows ( N / R)
  • the binning regions arranged two-dimensionally in the column are sequentially closed for each row, and the readout switches of the pixels included in the binning region in the row are closed, and the charges generated in the photodiodes of these pixels are reduced.
  • a digital value corresponding to the sum of the amounts of charges output from the KQR pixels included in each binning area is input to the output unit and sequentially output K times for each column and output from the output unit.
  • M and N are integers of 2 or more
  • m is an integer of 1 to M
  • n is an integer of 1 to N
  • Q and R are integers of 1
  • K is 2 or more Is an integer.
  • the X-ray imaging system includes the solid-state imaging device having the above-described configuration and an X-ray generation device, and images the X-rays output from the X-ray generation device and transmitted through the imaging target with the solid-state imaging device.
  • a solid-state imaging device driving method is a method for driving a solid-state imaging device including the light-receiving unit, the row selection wiring L V, m , the readout wiring L O, n and the output unit configured as described above.
  • Pixels P 1,1 to P M, N that are two-dimensionally arranged in M rows and N columns are divided into unit regions each consisting of pixels in Q rows and R columns, and these (M / Q) rows (N / R)
  • the unit areas that are two-dimensionally arranged in columns are divided into binning areas each consisting of unit areas of K rows and one column, and binning areas that are two-dimensionally arranged in (M / KQ) rows (N / R) columns in the light receiving unit.
  • a signal that is easy to handle can be output even when binning is performed in a solid-state imaging device.
  • FIG. 1 is a diagram illustrating a configuration of a solid-state imaging device 1 according to the first embodiment.
  • FIG. 2 is a circuit diagram of each of the pixel P m, n , the integration circuit 21 n and the hold circuit 22 n of the solid-state imaging device 1.
  • FIG. 3 is a diagram illustrating a unit area and a binning area in the light receiving unit 10 of the solid-state imaging device 1.
  • FIG. 4 is a diagram illustrating a first configuration example of the output unit 20 of the solid-state imaging device 1.
  • FIG. 5 is a flowchart illustrating an operation example in the case of the first configuration example of the output unit 20 of the solid-state imaging device 1.
  • FIG. 1 is a diagram illustrating a configuration of a solid-state imaging device 1 according to the first embodiment.
  • FIG. 2 is a circuit diagram of each of the pixel P m, n , the integration circuit 21 n and the hold circuit 22 n of the solid-state imaging device 1.
  • FIG. 3 is
  • FIG. 6 is a timing chart for explaining an operation example in the case of the first configuration example of the output unit 20 of the solid-state imaging device 1.
  • FIG. 7 is a diagram illustrating a second configuration example of the output unit 20 of the solid-state imaging device 1.
  • FIG. 8 is a flowchart illustrating an operation example in the case of the second configuration example of the output unit 20 of the solid-state imaging device 1.
  • FIG. 9 is a timing chart illustrating an operation example in the case of the second configuration example of the output unit 20 of the solid-state imaging device 1.
  • FIG. 10 is a diagram illustrating a configuration of the solid-state imaging device 2 according to the second embodiment.
  • FIG. 11 is a timing chart illustrating a first operation example of the solid-state imaging device 2.
  • FIG. 12 is a timing chart illustrating a second operation example of the solid-state imaging device 2.
  • FIG. 13 is a timing chart illustrating a third operation example of the solid-state imaging device 2.
  • FIG. 14 is a diagram showing a configuration of the X-ray imaging system 100 of the present embodiment.
  • FIG. 1 is a diagram illustrating a configuration of the solid-state imaging device 1 according to the first embodiment.
  • the solid-state imaging device 1 includes a light receiving unit 10, an output unit 20, and a control unit 30.
  • the solid-state imaging device 1 When used for X-ray imaging, the solid-state imaging device 1 preferably includes a scintillator unit that covers the light receiving unit 10.
  • the light receiving unit 10 has MN pixels P 1,1 to P M, N two-dimensionally arranged in M rows and N columns.
  • the MN pixels P 1,1 to P M, N are arranged at a constant pitch in both the row direction and the column direction.
  • the pixel P m, n is located in the m-th row and the n-th column.
  • Each pixel P m, n is of the PPS system and has a common configuration.
  • Each of the N pixels P m, 1 to P m, N in the m-th row is connected to the control unit 30 by an m-th row selection wiring LV , m .
  • M and N are each an integer of 2 or more, m is an integer of 1 to M, and n is an integer of 1 to N.
  • the output unit 20 outputs a digital value generated based on the amount of charge input via the readout wiring L O, n .
  • the output unit 20 includes N integration circuits 21 1 to 21 N , N hold circuits 22 1 to 22 N , an AD conversion unit 23, and a storage unit 24.
  • Each integrating circuit 21 n has a common configuration.
  • Each hold circuit 22 n has a common configuration.
  • Each integrating circuit 21 n accumulates the charge input to the input terminal via any of the column readout wirings, and outputs a voltage value corresponding to the accumulated charge amount from the output terminal to the hold circuit 22 n .
  • Each integrating circuit 21 n is connected to the n-th column readout wiring L O, n in FIG. 1, but may also be connected to other readout wiring by a switch as will be described later.
  • the N integrating circuits 21 1 ⁇ 21 N, respectively, are connected to the controlling section 30 by a reset wiring L R.
  • Each hold circuit 22 n has an input terminal connected to the output terminal of the integrating circuit 21 n , holds a voltage value input to the input terminal, and the held voltage value is output from the output terminal to the AD conversion unit 23. Output to.
  • Each of the N hold circuits 22 1 to 22 N is connected to the control unit 30 by a hold wiring L H.
  • Each hold circuit 22 n is connected to the control unit 30 by an n- th column selection wiring L H, n .
  • the AD conversion unit 23 receives voltage values output from the N hold circuits 22 1 to 22 N, performs AD conversion processing on the input voltage values (analog values), and converts the input voltage values to the input voltage values.
  • the corresponding digital value is output to the storage unit 24.
  • the storage unit 24 inputs and stores the digital value output from the AD conversion unit 23, and sequentially outputs the stored digital value.
  • the control unit 30 outputs the m-th row selection control signal Vsel (m) to the m-th row selection wiring LV , m, and outputs the m-th row selection control signal Vsel (m) to the Nth row selection control signals Vsel (m).
  • Each of the pixels P m, 1 to P m, N is given.
  • Control unit 30 outputs a reset control signal Reset to the reset wiring L R, giving the reset control signal Reset to the N integrating circuits 21 1 ⁇ 21 N, respectively.
  • Control unit 30 outputs a hold control signal Hold to the hold wiring L H, gives the hold control signal Hold to each of the N holding circuits 22 1 ⁇ 22 N.
  • the control unit 30 outputs the n-th column selection control signal Hsel (n) to the n-th column selection wiring LH , n , and gives the n-th column selection control signal Hsel (n) to the hold circuit 22 n .
  • the control unit 30 also controls AD conversion processing in the AD conversion unit 23 and also controls writing and reading of digital values in the storage unit 24.
  • FIG. 2 is a circuit diagram of each of the pixel P m, n , the integration circuit 21 n and the hold circuit 22 n of the solid-state imaging device 1.
  • MN pixels P 1,1 ⁇ P M pixels on behalf of the N P m, shows a circuit diagram of a n, a representative of the N integrating circuits 21 1 ⁇ 21 N integrating circuit 21 n A circuit diagram is shown, and a circuit diagram of the hold circuit 22 n is shown as a representative of the N hold circuits 22 1 to 22 N. That is, a circuit portion related to the pixel P m, n in the m- th row and the n-th column and the n-th column readout wiring L O, n is shown.
  • Pixel P m, n includes a switch SW 1 for the photodiode PD and a readout.
  • the anode terminal of the photodiode PD is grounded, the cathode terminal of the photodiode PD is connected to the n-th column readout wiring L O via the readout switch SW 1, and n.
  • the photodiode PD generates an amount of charge corresponding to the incident light intensity, and accumulates the generated charge in the junction capacitor.
  • the shape of the photosensitive region of the photodiode PD is preferably substantially square.
  • Readout switch SW 1 is the m row selecting wiring L V, m-th row selection control signal Vsel passed through the m (m) is given from the control unit 30.
  • the m-th row selection control signal Vsel (m) instructs the opening / closing operation of the read switch SW 1 of each of the N pixels P m, 1 to P m, N in the m-th row in the light receiving unit 10.
  • the n-th column readout wiring L O, n is connected to the readout switch SW 1 of each of the M pixels P 1, n to P M, n in the n-th column in the light receiving unit 10.
  • the n-th column readout wiring L O, n uses the charge generated in the photodiode PD of any one of the M pixels P 1, n to P M, n to read the pixel switch SW 1. Is transferred to the integrating circuit 21 n .
  • the integrating circuit 21 n includes an amplifier A 2 , an integrating capacitive element C 2, and a reset switch SW 2 . Integrating capacitive element C 2 and the reset switch SW 2 are connected in parallel to each other, and provided between an input terminal of the amplifier A 2 and the output terminal.
  • the input terminal of the amplifier A 2 is connected to the n-th column readout wiring L O, n.
  • Reset switch SW 2 is reset control signal Reset passing through the resetting wiring L R supplied from the control unit 30.
  • the reset control signal Reset instructs the opening / closing operation of the reset switch SW 2 of each of the N integration circuits 21 1 to 21 N.
  • the reset switch SW 2 when the reset control signal Reset is at a high level, the reset switch SW 2 is closed, the integrating capacitive element C 2 is discharged, and the voltage value output from the integrating circuit 21 n is reset. Is done.
  • the reset control signal Reset when the reset control signal Reset is at low level, and opens the reset switch SW 2, charges input to the input terminal are accumulated in the integrating capacitive element C 2, the voltage value corresponding to the accumulated charge amount Is output from the integrating circuit 21 n .
  • the hold circuit 22 n includes an input switch SW 31 , an output switch SW 32, and a hold capacitive element C 3 .
  • One end of the holding capacitive element C 3 is grounded.
  • the other end of the holding capacitive element C 3 is connected to the output terminal of the integrating circuit 21 n via the input switch SW 31, and is connected to the voltage output wiring L out via the output switch SW 32.
  • Input switch SW 31 is hold control signal Hold is given that has passed through the hold wiring L H from the controlling section 30.
  • the hold control signal Hold instructs to open / close the input switch SW 31 of each of the N hold circuits 22 1 to 22 N.
  • the output switch SW 32 is supplied with an n-th column selection control signal Hsel (n) from the control unit 30 through the n-th column selection wiring L H, n .
  • the n-th column selection control signal Hsel (n) instructs the opening / closing operation of the output switch SW 32 of the hold circuit 22 n .
  • the input switch SW 31 changes from the closed state to the open state, and the voltage value input to the input terminal at that time is held. It is held in use capacitive element C 3. Further, when the n-th column selection control signal Hsel (n) is at a high level, the output switch SW 32 is closed, and the voltage value held in the hold capacitive element C 3 is applied to the voltage output wiring L out . Is output.
  • the control unit 30 performs the following control when outputting a voltage value corresponding to the received light intensity of the pixel P m, n .
  • Control unit 30 by instructing the reset control signal Reset through the integrating circuit 21 n of the reset switch SW 2 close as to discharge the integrating capacitive element C 2 of the integrating circuit 21 n.
  • Control unit 30 after its discharge, by instructing to open the reset switch SW 2 of the integrating circuit 21 n by the reset control signal Reset, and the state capable charge accumulating the integrating capacitive element C 2 of the integrating circuit 21 n after the junction capacitance portion of the m-th row selecting control signal Vsel (m) by the pixel P m, the readout switch SW 1 in the n by instructing to close for a predetermined period, the pixel P m, n photodiode PD of The charge accumulated in is input to the integrating circuit 21 n .
  • the control unit 30 instructs the input switch SW 31 of the hold circuit 22 n to change from the closed state to the open state by the hold control signal Hold, and thereby the voltage value output from the integrating circuit 21 n is obtained. It is held in the holding circuit 22 n hold capacitor element C 3 of. Then, after the predetermined period, the control unit 30 instructs to close the output switch SW 32 of the hold circuit 22 n for a certain period by the column selection control signal Hsel (n), thereby holding the hold circuit 22 n . to output a voltage value which has been held by the capacitor element C 3 to the voltage output wiring L out.
  • control unit 30 performs AD conversion on the voltage value output from the hold circuit 22 n to the voltage output wiring L out by the AD conversion unit 23, and stores the digital value output from the AD conversion unit 23 in the storage unit 24. Let Then, the control unit 30 controls the digital value output operation from the storage unit 24.
  • FIG. 3 is a diagram illustrating a unit area and a binning area in the light receiving unit 10 of the solid-state imaging device 1.
  • the solid-state imaging device 1 can output a digital value corresponding to the incident light intensity of each pixel P m, n under the control of the control unit 30, and the sum of the incident light intensity of the pixels included in each unit region.
  • a digital value corresponding to the sum of incident light intensities of pixels included in each binning region can be output.
  • the unit region is obtained by dividing the MN pixels P 1,1 to P M, N two-dimensionally arranged in M rows and N columns in the light receiving unit 10 into regions each composed of pixels of Q rows and R columns.
  • Each unit region includes QR pixels.
  • the binning area is obtained by dividing the unit areas that are two-dimensionally arranged in these (M / Q) rows (N / R) columns into areas each consisting of K row and 1 column unit areas.
  • Each binning area includes K unit areas and includes KQR pixels.
  • Q, R, and K are integers of 1 or more.
  • M is preferably an integer multiple of KQ
  • N is preferably an integer multiple of R.
  • the unit area and the binning area may be set as described above and included in any binning area.
  • the output value of the pixels may not be used for the digital value output of the output unit 20.
  • the control unit 30 sequentially reads out the pixels included in the binning region in the row for each binning region that is two-dimensionally arranged in (M / KQ) rows (N / R) columns in the light receiving unit 10.
  • SW 1 is closed and charges generated in the photodiodes PD of these pixels are input to the output unit 20, and a digital value corresponding to the sum of the amounts of charges output from the KQR pixels included in each binning region Are repeated K times in the column order and output from the output unit 20.
  • the period in which the readout switch SW 1 in the pixels included in the binning area in the row is closed may be exactly match, it may overlap a portion only, may not overlap at all .
  • each unit area includes one pixel, and the output unit 20 outputs each pixel P m, n A digital value corresponding to the amount of output charge is output.
  • the output unit 20 outputs a digital value corresponding to the sum of the amounts of charges output from the QR pixels included in each unit area. Output only once.
  • each binning area includes K unit areas, and the output unit 20 outputs a digital value corresponding to the sum of the amounts of charges output from the KQR pixels included in each binning area. Is output K times repeatedly.
  • the output unit 20 includes a storage unit 24 that stores a digital value corresponding to the sum of the amounts of charges output from the KQR pixels included in each binning area. Also, the control unit 30 repeats the digital value stored in the storage unit 24 K times in the column order, reads out from the storage unit, and outputs it. Any memory can be used as the storage unit 24. As the storage unit 24, a FIFO (First In In First Out) memory may be used.
  • FIFO First In In First Out
  • the light receiving unit 10 and the output unit 20 shown in FIG. 1 are one block, and a plurality of blocks 1 to B are arranged in parallel.
  • FIG. 4 is a diagram illustrating a first configuration example of the output unit 20 of the solid-state imaging device 1.
  • FIG. 5 is a flowchart illustrating an operation example in the case of the first configuration example of the output unit 20 of the solid-state imaging device 1.
  • FIG. 6 is a timing chart for explaining an operation example in the case of the first configuration example of the output unit 20 of the solid-state imaging device 1.
  • the output unit 20 includes K FIFO memories that store digital values corresponding to the sum of the amounts of charges output from the K pixels included in each binning region in column order. Is included as a storage unit.
  • the K FIFO memories are provided in parallel and have a common input end and a common output end.
  • the control unit 30 sequentially outputs digital values from the K FIFO memories, so that the digital values corresponding to the sum of the amounts of charges output from the K pixels included in each binning area are K in the column order. Output repeatedly.
  • the K first row selection control signals Vsel (1) to Kth row selection control signals Vsel (K) is set to the high level during the same period, and then the hold control signal Hold is changed from the high level to the low level, so that each of the K pixels P 1, n to P K, n included in each binning region.
  • a voltage value corresponding to the amount of charge output from is output from the integration circuit 21 n and is held by the hold circuit 22 n .
  • the voltage values held by the hold circuits 22 1 to 22 N are input to the AD conversion unit 23 in the column order and are AD converted.
  • the digital values output from the AD conversion unit 23 in the order of columns are simultaneously written in the K FIFO memories. The above operations are performed in parallel in the blocks 1 to B.
  • the digital values are read from the first FIFO memory in the order of blocks 1 to B in the order of columns. That is, the digital values are read from the first FIFO memory of the block 1 in the column order, and then the digital values are read from the first FIFO memory of the block 2 in the column order. Read digital values from the first FIFO memory in block B in column order. Subsequently, digital values are read in the order of columns from the second FIFO memory in the order of blocks 1 to B. Similarly, finally, digital values are read from the Kth FIFO memory in the order of blocks 1 to B in the order of columns.
  • FIG. 7 is a diagram illustrating a second configuration example of the output unit 20 of the solid-state imaging device 1.
  • FIG. 8 is a flowchart illustrating an operation example in the case of the second configuration example of the output unit 20 of the solid-state imaging device 1.
  • FIG. 9 is a timing chart illustrating an operation example in the case of the second configuration example of the output unit 20 of the solid-state imaging device 1.
  • the output unit 20 includes one FIFO memory that stores digital values corresponding to the sum of the amounts of charges output from the K pixels included in each binning region in the order of columns. Is included as a storage unit.
  • a switch SW A is provided between the input end of the FIFO memory and the output end of the AD converter, and a switch SW B is provided between the input end and the output end of the FIFO memory.
  • the control unit 30 outputs a digital value from the FIFO memory and stores the digital value in the FIFO memory, so that the digital value corresponding to the sum of the amounts of charges output from the K pixels included in each binning area is obtained. The value is repeatedly output K times in the column order.
  • K first row selection control signals Vsel (1) to Kth row selection control signals Vsel (K) is set to the high level during the same period, and then the hold control signal Hold is changed from the high level to the low level, so that each of the K pixels P 1, n to P K, n included in each binning region.
  • a voltage value corresponding to the amount of charge output from is output from the integration circuit 21 n and is held by the hold circuit 22 n .
  • the voltage values held by the hold circuits 22 1 to 22 N are input to the AD conversion unit 23 in the column order and are AD converted.
  • the digital values output from the AD conversion unit 23 in the column order are written in the FIFO memory via the switch SW A.
  • the above operations are performed in parallel in the blocks 1 to B.
  • the switch SW A is opened, the switch SW B is closed, the digital values are read from the FIFO memory only once in the column order in the order of blocks 1 to B, and the digital values are written again into the FIFO memory. Repeat this K times. However, at the Kth time, since it is not necessary to write the read digital value back into the FIFO memory, the switch SW B is opened.
  • FIG. 10 is a diagram illustrating a configuration of the solid-state imaging device 2 according to the second embodiment.
  • the solid-state imaging device 2 includes a light receiving unit 10, an output unit 20A, and a control unit 30.
  • the light receiving unit 10 in the second embodiment has the same configuration as the light receiving unit 10 in the first embodiment.
  • the control unit 30 in the second embodiment has the same configuration as the control unit 30 in the first embodiment.
  • FIG. 10 shows the first to fourth rows of the M rows, and shows the first to fourth columns of the N columns. The same applies to other rows or other columns.
  • the output unit 20A in the second embodiment is different in that it further includes binning switching switches SW O, 1 , SW O, 3 ,.
  • Binning changeover switch SW O, 1 selectively connects the integrator circuit 21 1 and a first column readout wiring in one of the input terminal of the integrating circuit 21 2 L O, 1.
  • binning for the first column readout wiring L O, 1 is connected to an input terminal of the integrating circuit 21 2 by the switch for binning switching SW O, 1, wiring L O, for 1 and second column readout for the first column readout wiring L O, 2 charges from both is inputted to the input terminal of the integrating circuit 21 2.
  • the control unit 30 includes buffer circuits 31 1 , 31 2 , 31 3 , 31 4 ,..., NOR gate circuits 32 1 , 32 2 , 32 3 , 32 4 , ... and latch circuits 33 1 , 33 3 ,.
  • the latch circuits 33 1 , 33 3 ,... Are connected in series to form a shift register, and sequentially shift the value of the start signal to the subsequent stage in synchronization with the rising edge of the clock signal having a constant period. .
  • the output value of the latch circuit 33 1, a subsequent stage of the latch circuit 33 3 and the NOR gate circuit 32 1, 32 2 are input, respectively.
  • the output value of the latch circuit 33 3, the subsequent latch circuit 33 5 and the NOR gate circuit 32 3, 32 4 are inputted, respectively.
  • the NOR gate circuit 32 m ⁇ 1 inputs the output value of the latch circuit 33 m ⁇ 1 and the ⁇ 1 signal value, and calculates the logical sum of these two input values. Output the inverted signal value.
  • the NOR gate circuit 32 m inputs the output value of the latch circuit 33 m ⁇ 1 and the ⁇ 2 signal value, and outputs a signal value obtained by inverting the logical sum of these two input values. To do.
  • Each buffer circuit 31 m outputs an output value of the NOR gate circuit 32 m m-th row selecting control signal Vsel (m) as the m row selecting wiring L V, to m.
  • FIG. 11 is a timing chart illustrating a first operation example of the solid-state imaging device 2.
  • the binning switching switches SW O, 1 , SW O, 3 ,... make the n-th column readout wiring L O, n one-to-one at the input terminal of the integrating circuit 21 n . Connected to.
  • the M row selection control signals Vsel (1) to Vsel (M) are sequentially set to the high level one by one for a certain period. There is only one pulse rising edge of the clock signal during the period when the start signal is at the low level.
  • the ⁇ 1 signal is at a low level over a period of time
  • the first row selecting control signal Vsel (1) goes high for a certain period.
  • a high level second row selection control signal Vsel (2) is over a period of time It becomes.
  • FIG. 12 is a timing chart illustrating a second operation example of the solid-state imaging device 2.
  • the output unit 20A, binning changeover switch SW O, 1, SW O, 3, ... , the odd-numbered columns of the (n-1) for column readout wiring L O, n-1 and the even Both the n-th column readout wirings L O, n in the columns are connected to the input ends of the integration circuits 21 n in the even-numbered columns.
  • the M row selection control signals Vsel (1) to Vsel (M) are sequentially set to a high level for two fixed periods. There is only one pulse rising edge of the clock signal during the period when the start signal is at the low level.
  • the output of the latch circuit 33 1 is at the low level, .phi.1 signal and ⁇ 2 signal is at a low level at the same time over a period of time.
  • the output of the NOR gate circuit 32 1, 32 2 is at a high level at the same time over a certain period, the first row selection control signals Vsel (1) and the second row selection control signal Vsel (2) at the same time a certain period High level over
  • FIG. 13 is a timing chart illustrating a third operation example of the solid-state imaging device 2.
  • the output unit 20A, binning changeover switch SW O, 1, SW O, 3, ... , the odd-numbered columns of the (n-1) for column readout wiring L O, n-1 and the even Both the n-th column readout wirings L O, n in the columns are connected to the input ends of the integration circuits 21 n in the even-numbered columns.
  • the M row selection control signals Vsel (1) to Vsel (M) are sequentially set to a high level for four fixed periods. There are two pulse rising edges of the clock signal during the period when the start signal is at a low level.
  • the ⁇ 1 signal and the ⁇ 2 signal are simultaneously at the low level for a certain period.
  • the output of the NOR gate circuits 32 1 to 32 4 is at the high level at the same time over a certain period
  • the four row selection control signal Vsel (1) ⁇ Vsel (4 ) is at a high level at the same time over a period of time .
  • FIG. 14 is a diagram showing a configuration of the X-ray imaging system 100 of the present embodiment.
  • the X-ray imaging system 100 of this embodiment includes a solid-state imaging device and an X-ray generation device.
  • the X-ray output from the X-ray generation device and transmitted through the imaging target is imaged by the solid-state imaging device. It can be used for inspection of objects.
  • the X-ray generator 106 In the X-ray imaging system 100 shown in FIG. 14, the X-ray generator 106 generates X-rays toward a subject (imaging target). The irradiation field of X-rays generated from the X-ray generator 106 is controlled by the primary slit plate 106b.
  • the X-ray generator 106 incorporates an X-ray tube, and the amount of X-ray irradiation to the subject is controlled by adjusting conditions such as tube voltage, tube current, and energization time of the X-ray tube.
  • the X-ray imager 107 incorporates a CMOS solid-state imaging device having a plurality of pixels arranged two-dimensionally, and images an X-ray image that has passed through the subject. In front of the X-ray imager 107, a secondary slit plate 107a for limiting the X-ray incident area is provided.
  • the turning arm 104 holds the X-ray generator 106 and the X-ray imager 107 so as to face each other, and turns them around the subject during panoramic tomography.
  • a slide mechanism 113 for linearly displacing the X-ray imager 107 with respect to the subject is provided during linear tomography.
  • the turning arm 104 is driven by an arm motor 110 constituting a rotary table, and the rotation angle is detected by an angle sensor 112.
  • the arm motor 110 is mounted on a movable part of the XY table 114, and the center of rotation is arbitrarily adjusted within a horizontal plane.
  • the image signal output from the X-ray imager 107 is once captured by a CPU (Central Processing Unit) 121 and then stored in the frame memory 122. From the image data stored in the frame memory 122, a tomographic image along an arbitrary tomographic plane is reproduced by a predetermined calculation process. The reproduced tomographic image is output to the video memory 124, converted into an analog signal by the DA converter 125, displayed on the image display unit 126 such as a CRT (cathode ray tube), and used for various diagnoses.
  • a CPU Central Processing Unit
  • a work memory 123 necessary for signal processing is connected to the CPU 121, and an operation panel 119 provided with a panel switch, an X-ray irradiation switch, and the like is further connected.
  • the CPU 121 also controls the motor drive circuit 111 that drives the arm motor 110, slit control circuits 115 and 116 that control the opening ranges of the primary slit plate 106b and the secondary slit plate 107a, and the X-ray generator 106. Each is connected to the control circuit 118 and further outputs a signal for driving the X-ray imager 107.
  • the X-ray control circuit 118 can feedback-control the X-ray irradiation amount to the subject based on the signal imaged by the X-ray imager 107.
  • the solid-state imaging device 1 or 2 of the present embodiment is used as the X-ray imaging device 107.
  • the solid-state imaging device according to the present embodiment is arranged in the column direction (vertical direction in FIGS. 1, 3, 4, 7, and 10) in the light receiving unit during the imaging period, that is, When K ⁇ 2, the unit moves in the direction in which K unit areas are arranged in each binning area. By binning the unit area in the moving direction, it is possible to reduce the deterioration of the quality of the image obtained by the reconstruction process.
  • region long to a moving direction can be obtained from a solid-state imaging device, and improvement of S / N ratio is aimed at.
  • the shape and size of the binning area can be flexibly set in units of pixels.
  • the length of the binning region in the column direction can be appropriately set according to the moving speed of the solid-state imaging device.
  • the moving speed of the solid-state imaging device is v and the frame rate is f
  • the moving distance of the solid-state imaging device during one frame imaging period is v / f.
  • the pixel pitch is d
  • the length of each binning area in the column direction is KQd. If the moving distance v / f during one frame imaging period is longer than the length KQd in the column direction of each binning area, that is, if v / f> KQdQ, the degradation of the quality of the image obtained by the reconstruction process is small. . It is preferable to set the K value and the Q value so as to satisfy such a condition.
  • the solid-state imaging device of this embodiment does not need to change the output signal processing according to the K value even when binning is performed with K ⁇ 2, it can be easily applied to an existing X-ray imaging system. Can be applied.
  • the solid-state imaging device of the present embodiment is applied to an existing X-ray imaging system, there is no need to change the system (or only a part of the peripheral portion of the solid-state imaging device is improved).
  • the S / N ratio can be improved without changing any reconstruction processing based on the output signal.
  • the output unit repeatedly outputs a digital value K times instead of an analog value. Thereby, low power consumption of the solid-state imaging device can be realized.
  • the storage unit 24 downstream from the AD conversion unit 23 repeatedly outputs the digital value K times, so that the integration circuit 21 n and the hold circuit 22 n in the previous stage from the AD conversion unit 23 are processed. Takes time. Therefore, the period during which the input switch SW 31 of each hold circuit 22 n is opened (ie, the period during which the hold control signal Hold is at a high level) can be made longer than usual, and the output of the integrating circuit 21 n It is also possible to reduce noise by inserting a low-pass filter between the terminal and the input terminal of the hold circuit 22 n . Although the transfer of the time constant is the increased and hold circuit 22 n When inserting a low-pass filter is delayed, there is no problem because there is a time margin.
  • a method of generating a time margin it is possible to perform the processing prior to the AD conversion unit (reading from the pixels, processing of each integrating circuit and each holding circuit) during the period of reading from the FIFO. . In this case, it is possible to secure a sufficient time for reading from the pixels, sample hold of each hold circuit, and the like, and to increase the frame rate.
  • the anode terminal of the photodiode of each pixel is grounded, and the cathode terminal of the photodiode is connected to the readout wiring via the readout switch.
  • the cathode terminal may be grounded, and the anode terminal of the photodiode may be connected to the readout wiring via the readout switch.
  • the switch is closed when the control signal for controlling the opening / closing operation of each switch is at a high level. On the contrary, the switch is closed when the control signal is at a low level. May be.
  • the binning in the column direction is performed by the binning switching switch provided in the previous stage of the integrating circuit, but the present invention is not limited to this.
  • Binning in the column direction is provided by providing an amplifier before the AD conversion unit, closing the output switches SW 32 of the plurality of hold circuits at the same time, and inputting the voltage values held by the plurality of hold circuits to the amplifier. May be performed.
  • binning in the column direction may be performed by adding digital values of a plurality of columns output from the AD conversion unit.
  • the digital value corresponding to the sum of the amount of charges output from the KQR pixels included in each binning area corresponds to the average amount of charge per pixel obtained by dividing the sum of the amounts of charge by KQR. It may be a digital value. In any case, the digital value is a value proportional to the sum of the charge amounts.
  • the output value of the pixel is output to the remaining pixel without being included in any binning region.
  • the present invention is not limited to this.
  • a binning area consisting of L pixels less than KQR divided by Q rows or R columns (hereinafter referred to as “dummy binning area”). ").
  • a digital value obtained by multiplying the digital value output from the AD conversion unit by (KQR / L) according to the sum of the amounts of charges output from the L pixels included in each dummy binning region is repeated K times. And output from the output unit 20.
  • digital values are output from the output unit in the order of columns, but the present invention is not limited to this. What is necessary is just to output a digital value for every row
  • the digital values in the even columns may be output in the column order after the digital values in the odd columns are output in the column order from the output unit.
  • the solid-state imaging device, the X-ray imaging system, and the solid-state imaging device driving method according to the present invention are not limited to the above-described embodiments and configuration examples, and various modifications are possible.
  • MN pixels P 1 each including a photodiode that generates an amount of electric charge according to incident light intensity and a readout switch connected to the photodiode .
  • a row selection wiring LV , m for providing an m-th row selection control signal for instructing an opening / closing operation , and (3) reading of each of M pixels P 1, n to P M, n in the n-th column in the light receiving section.
  • a readout wiring L O that is connected to the readout switch and reads out the electric charge generated in the photodiode of any one of the M pixels P 1, n to P M, n through the readout switch of the pixel. , and n, are connected to the (4) readout wiring L O, 1 ⁇ L O, n , respectively, A wiring L O, an output unit that outputs the digital value generated based on the amount of charge input through the n output, (5) the row selecting wiring L V, 1 ⁇ L V, via the M light-receiving And a control unit for controlling the opening / closing operation of the readout switch of each of the MN pixels P 1,1 to P M, N in the unit and for controlling the digital value output operation in the output unit.
  • the control unit divides the pixels P 1,1 to P M, N that are two-dimensionally arranged in M rows and N columns in the light receiving unit into unit regions each including pixels of Q rows and R columns. Then, these unit regions that are two-dimensionally arranged in (M / Q) rows (N / R) columns are divided into binning regions each consisting of K row and 1 column unit regions, and in the light receiving section (M / KQ) The binning regions that are two-dimensionally arranged in the row (N / R) column are sequentially generated for each row by closing the readout switches for the pixels included in the binning region in the row, and generating them in the photodiodes of these pixels.
  • M and N are integers of 2 or more
  • m is an integer of 1 to M
  • n is an integer of 1 to N
  • Q and R are integers of 1
  • K is 2 or more Is an integer.
  • the output unit includes a storage unit that stores a digital value corresponding to the sum of the amounts of charges output from the pixels included in each binning region, and the control unit is stored in the storage unit.
  • the digital values can be sequentially read out from the storage unit and output K times for each column.
  • the output unit includes, as the storage unit, K FIFO memories that sequentially store, for each column, digital values corresponding to the sum of the amounts of charges output from the pixels included in each binning region.
  • K FIFO memories that sequentially store, for each column, digital values corresponding to the sum of the amounts of charges output from the pixels included in each binning region.
  • the output unit includes a FIFO memory that sequentially stores, for each column, a digital value corresponding to the sum of the amounts of charges output from the pixels included in each binning area
  • the control unit includes a FIFO memory from the FIFO memory.
  • the solid-state imaging device having the above configuration includes a plurality of blocks each including a light receiving portion and an output portion connected to each other by a read wiring L O, n, and the light receiving portions of each block are arranged in parallel in the row direction. can do.
  • the X-ray imaging system includes the solid-state imaging device having the above configuration and an X-ray generation device, and the solid-state imaging device images X-rays output from the X-ray generation device and transmitted through the imaging target. It is said.
  • the X-ray imaging system may be configured such that the solid-state imaging device moves in the column direction in the light receiving unit during the imaging period.
  • the solid-state imaging device driving method is a method for driving a solid-state imaging device including the light-receiving unit, the row selection wiring L V, m , the readout wiring L O, n and the output unit having the above-described configuration.
  • the pixels P 1,1 to P M, N that are two-dimensionally arranged in M rows and N columns are divided into unit regions each consisting of pixels of Q rows and R columns, and these (M / Q) rows (N / R) )
  • Unit regions arranged two-dimensionally in columns are divided into binning regions each consisting of unit regions of K rows and one column, and binning arranged two-dimensionally in (M / KQ) rows (N / R) columns in the light receiving unit.
  • each pixel is included in each binning region by closing the readout switches for the pixels included in the binning region in the row and inputting the charges generated by the photodiodes of these pixels to the output unit.
  • Digit corresponding to the sum of the amount of charge output from KQR pixels It is configured to be output from the repeated output unit K times Le values sequentially for each column.
  • M and N are integers of 2 or more
  • m is an integer of 1 to M
  • n is an integer of 1 to N
  • Q and R are integers of 1
  • K is 2 or more Is an integer.
  • the output unit uses a storage unit that stores a digital value corresponding to the sum of the amounts of charges output from the pixels included in each binning region, and the digital stored in the storage unit. It is possible to adopt a configuration in which values are sequentially read out from the storage unit K times for each column and output.
  • the output unit uses, as the storage unit, K FIFO memories that sequentially store, for each column, digital values corresponding to the sum of the amounts of charges output from the pixels included in each binning region.
  • K FIFO memories that sequentially store, for each column, digital values corresponding to the sum of the amounts of charges output from the pixels included in each binning region.
  • a FIFO memory that sequentially stores the digital value corresponding to the sum of the amount of charges output from the pixels included in each binning area for each column is used as the storage unit, and the digital value is output from the FIFO memory.
  • the digital value corresponding to the sum of the amount of charges output from the pixels included in each binning area may be sequentially and repeatedly output K times for each column. good.
  • the present invention provides a solid-state imaging device capable of outputting a signal that can be easily handled even when binned, an X-ray imaging system including such a solid-state imaging device, and a signal that can be easily handled even when binned. Therefore, it can be used as a method for driving a solid-state imaging device.
  • Solid-state imaging device 10 ... Light receiving part, 20, 20A ... Output part, 21 1 to 21 N ... Integration circuit, 22 1 to 22 N ... Hold circuit, 23 ... AD conversion part, 24 ... Storage part, 30 ... Control unit, 31 1 to 31 M ... Buffer circuit, 32 1 to 32 M ... NOR gate circuit, 33 1 , 33 3 ... Latch circuit.

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Abstract

　固体撮像装置は、ＭＮ個の画素がＭ行Ｎ列に２次元配列された受光部１０と、これらの画素から入力された電荷の量に基づいて生成されたデジタル値を出力する出力部と、制御部とを備える。制御部は、受光部のＭＮ個の画素を各々Ｑ行Ｒ列の画素からなる単位領域に区分し、これらの(Ｍ／Ｑ)行(Ｎ／Ｒ)列に２次元配列された単位領域を各々Ｋ行１列の単位領域からなるビニング領域に区分して、これらの(Ｍ／ＫＱ)行(Ｎ／Ｒ)列に２次元配列されたビニング領域について順次に行毎に、各ビニング領域に含まれるＫＱＲ個の画素から出力された電荷の量の和に応じたデジタル値を列順にＫ回繰り返して出力部から出力させる。これにより、ビニングした場合でも取り扱いが容易な信号を出力することができる固体撮像装置が実現される。

Description

固体撮像装置、Ｘ線撮像システムおよび固体撮像装置駆動方法
　本発明は、固体撮像装置、固体撮像装置を備えるＸ線撮像システム、および、固体撮像装置を駆動する方法に関するものである。
　固体撮像装置として、ＣＭＯＳ技術を用いたものが知られており、その中でもパッシブピクセルセンサ（ＰＰＳ: Passive Pixel Sensor）方式のものが知られている。ＰＰＳ方式の固体撮像装置は、入射光強度に応じた量の電荷を発生するフォトダイオードを含むＰＰＳ型の画素がＭ行Ｎ列に２次元配列された受光部を備える。この固体撮像装置は、各画素において光入射に応じてフォトダイオードで発生した電荷の量に応じた電圧値を出力する。
　一般に、各列のＭ個の画素それぞれの出力端は、その列に対応して設けられている読出用配線を介して、その列に対応して設けられている積分回路の入力端と接続されている。そして、第１行から第Ｍ行まで順次に行毎に、画素のフォトダイオードで発生した電荷は、対応する読出用配線を通って、対応する積分回路に入力されて、その積分回路から電荷量に応じた電圧値が出力される。また、この電圧値はＡＤ変換されてデジタル値とされる。
　ＰＰＳ方式の固体撮像装置は、様々な用途で用いられ、例えば、シンチレータ部と組み合わされてＸ線フラットパネルとして医療用途や工業用途でも用いられ、更に具体的にはＸ線ＣＴ装置やマイクロフォーカスＸ線検査装置等においても用いられる。特許文献１に開示されたＸ線撮像システムは、Ｘ線発生装置から出力されて撮像対象物を透過したＸ線を固体撮像装置により撮像して該撮像対象物を撮像することができる。このＸ線撮像システムは、撮像対象物を透過したＸ線を固体撮像装置により複数種類の撮像モードで撮像することが可能であるとされている。
特開２００６－３１４７７４号公報
　このような固体撮像装置では、Ｓ／Ｎ比の向上およびフレームレートの向上が求められている。用途または撮像モードによっては固体撮像装置を移動させながら撮像をする場合があるが、そのような場合に用いられる固体撮像装置は、各画素のフォトダイオードを移動方向に長い形状とすることで、Ｓ／Ｎ比の向上およびフレームレートの向上を図ることができると期待される。
　例えばパノラマ撮像モードやＣＴ撮像モード等では、固体撮像装置を移動させながら撮像を行ない、この撮像により得られた信号を処理することによって、撮像対象物の画像を再構成する。このとき、１フレームの撮像期間中における固体撮像装置の移動距離は数ｍｍになる場合がある。各画素から出力される電荷の量は、１フレーム当りの移動距離に亘る入射光量の積算値に応じたものとなる。
　したがって、固体撮像装置の各画素のフォトダイオードを移動方向に長い形状としても、再構成処理により得られる画像の品質の低下は小さい。寧ろ、各画素のフォトダイオードの面積が大きくなることによって各画素に入射する光の量が増加するのでＳ／Ｎ比が向上することが期待され、また、画素数が減少するのでフレームレートが向上することが期待される。
　しかし、固体撮像装置を用いた実際のシステムでは固体撮像装置の移動速度は様々であり、固体撮像装置の各画素のフォトダイオードの移動方向の長さをシステム毎に設計することは現実的ではない。また、撮像モードによっては、固体撮像装置の各画素のフォトダイオードを移動方向に長い形状とすることは好ましくない場合がある。
　各画素のフォトダイオードを移動方向に長い形状とすることと同様の効果を得ることができる技術として、或る領域に含まれる複数の画素からの出力値を加算したものを該領域の値とするビニングがある。この技術では、ビニング領域の形状や大きさを画素の単位で柔軟に設定することができる。
　ＭＮ個の画素がＭ行Ｎ列に２次元配列された受光部を備える固体撮像装置に従来のビニングを適用して、例えば各々２行１列の画素からなるビニング領域を想定した場合、固体撮像装置から１フレーム当り(Ｍ／２)行Ｎ列分のデータ数の信号が出力される。すなわち、ビニングしない場合と比較して、ビニングする場合には、１フレーム当りの出力信号のデータ数が２分の１となり、フレームレートを２倍にすることができる。また、Ｓ／Ｎ比も向上する。
　従来では、ビニングすることによって１フレーム当りの出力信号のデータ数が減少し、また、各ビニング領域に含まれる画素の個数により１フレーム当りの出力信号のデータ数が異なる。１フレーム当りの出力信号のデータ数が異なると、それに応じて画像再構成処理の内容を変更する必要がある。このように従来のビニングでは出力信号の取り扱いが容易ではない。
　本発明は、上記問題点を解消する為になされたものであり、ビニングした場合でも取り扱いが容易な信号を出力することができる固体撮像装置、および、このような固体撮像装置を備えるＸ線撮像システムを提供することを目的とする。また、本発明は、ビニングした場合でも取り扱いが容易な信号を出力することができるように固体撮像装置を駆動する方法を提供することを目的とする。
　本発明による固体撮像装置は、（１）入射光強度に応じた量の電荷を発生するフォトダイオードと、このフォトダイオードと接続された読出用スイッチと、を各々含むＭＮ個の画素Ｐ１,１～ＰＭ,ＮがＭ行Ｎ列に２次元配列された受光部と、（２）受光部における第ｍ行のＮ個の画素Ｐｍ,１～Ｐｍ,Ｎそれぞれの読出用スイッチに対し開閉動作を指示する第ｍ行選択制御信号を与える行選択用配線ＬＶ,ｍと、（３）受光部における第ｎ列のＭ個の画素Ｐ１,ｎ～ＰＭ,ｎそれぞれの読出用スイッチと接続され、Ｍ個の画素Ｐ１,ｎ～ＰＭ,ｎのうちの何れかの画素のフォトダイオードで発生した電荷を、該画素の読出用スイッチを介して読み出す読出用配線ＬＯ,ｎと、（４）読出用配線ＬＯ,１～ＬＯ,Ｎそれぞれと接続され、読出用配線ＬＯ,ｎを経て入力された電荷の量に基づいて生成されたデジタル値を出力する出力部と、（５）行選択用配線ＬＶ,１～ＬＶ,Ｍを介して受光部におけるＭＮ個の画素Ｐ１,１～ＰＭ,Ｎそれぞれの読出用スイッチの開閉動作を制御するとともに、出力部におけるデジタル値出力動作を制御する制御部と、を備える。
　さらに、固体撮像装置は、制御部が、受光部においてＭ行Ｎ列に２次元配列された画素Ｐ１,１～ＰＭ,Ｎを各々Ｑ行Ｒ列の画素からなる単位領域に区分し、これらの(Ｍ／Ｑ)行(Ｎ／Ｒ)列に２次元配列された単位領域を各々Ｋ行１列の単位領域からなるビニング領域に区分して、受光部において(Ｍ／ＫＱ)行(Ｎ／Ｒ)列に２次元配列されたビニング領域について順次に行毎に、該行にあるビニング領域に含まれる画素の読出用スイッチを閉じさせて、これらの画素のフォトダイオードで発生した電荷を出力部に入力させ、各ビニング領域に含まれるＫＱＲ個の画素から出力された電荷の量の和に応じたデジタル値を順次に列毎にＫ回繰り返して出力部から出力させる。ただし、Ｍ，Ｎは２以上の整数であり、ｍは１以上Ｍ以下の整数であり、ｎは１以上Ｎ以下の整数であり、Ｑ，Ｒは１以上の整数であり、Ｋは２以上の整数である。
　本発明によるＸ線撮像システムは、上記構成の固体撮像装置と、Ｘ線発生装置とを備え、Ｘ線発生装置から出力されて撮像対象物を透過したＸ線を固体撮像装置により撮像する。
　本発明による固体撮像装置駆動方法は、上記構成の受光部，行選択用配線ＬＶ,ｍ，読出用配線ＬＯ,ｎおよび出力部を備える固体撮像装置を駆動する方法であって、受光部においてＭ行Ｎ列に２次元配列された画素Ｐ１,１～ＰＭ,Ｎを各々Ｑ行Ｒ列の画素からなる単位領域に区分し、これらの(Ｍ／Ｑ)行(Ｎ／Ｒ)列に２次元配列された単位領域を各々Ｋ行１列の単位領域からなるビニング領域に区分して、受光部において(Ｍ／ＫＱ)行(Ｎ／Ｒ)列に２次元配列されたビニング領域について順次に行毎に、該行にあるビニング領域に含まれる画素の読出用スイッチを閉じさせて、これらの画素のフォトダイオードで発生した電荷を出力部に入力させ、各ビニング領域に含まれるＫＱＲ個の画素から出力された電荷の量の和に応じたデジタル値を順次に列毎にＫ回繰り返して出力部から出力させる。ただし、Ｍ，Ｎは２以上の整数であり、ｍは１以上Ｍ以下の整数であり、ｎは１以上Ｎ以下の整数であり、Ｑ，Ｒは１以上の整数であり、Ｋは２以上の整数である。
　本発明によれば、固体撮像装置においてビニングした場合でも取り扱いが容易な信号を出力することができる。
図１は、第１実施形態の固体撮像装置１の構成を示す図である。 図２は、固体撮像装置１の画素Ｐｍ,ｎ，積分回路２１ｎおよびホールド回路２２ｎそれぞれの回路図である。 図３は、固体撮像装置１の受光部１０における単位領域およびビニング領域を説明する図である。 図４は、固体撮像装置１の出力部２０の第１構成例を示す図である。 図５は、固体撮像装置１の出力部２０の第１構成例の場合の動作例を説明するフローチャートである。 図６は、固体撮像装置１の出力部２０の第１構成例の場合の動作例を説明するタイミングチャートである。 図７は、固体撮像装置１の出力部２０の第２構成例を示す図である。 図８は、固体撮像装置１の出力部２０の第２構成例の場合の動作例を説明するフローチャートである。 図９は、固体撮像装置１の出力部２０の第２構成例の場合の動作例を説明するタイミングチャートである。 図１０は、第２実施形態の固体撮像装置２の構成を示す図である。 図１１は、固体撮像装置２の第１動作例を説明するタイミングチャートである。 図１２は、固体撮像装置２の第２動作例を説明するタイミングチャートである。 図１３は、固体撮像装置２の第３動作例を説明するタイミングチャートである。 図１４は、本実施形態のＸ線撮像システム１００の構成を示す図である。
　以下、添付図面を参照して、本発明を実施するための形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
　図１は、第１実施形態の固体撮像装置１の構成を示す図である。固体撮像装置１は、受光部１０，出力部２０および制御部３０を備える。固体撮像装置１は、Ｘ線撮像に用いられる場合には、受光部１０を覆うシンチレータ部を備えるのが好適である。
　受光部１０は、ＭＮ個の画素Ｐ１,１～ＰＭ,ＮがＭ行Ｎ列に２次元配列されたものである。ＭＮ個の画素Ｐ１,１～ＰＭ,Ｎは、行方向および列方向の双方に一定ピッチで配列されている。画素Ｐｍ,ｎは第ｍ行第ｎ列に位置する。各画素Ｐｍ,ｎは、ＰＰＳ方式のものであって、共通の構成を有する。第ｍ行のＮ個の画素Ｐｍ,１～Ｐｍ,Ｎそれぞれは、第ｍ行選択用配線ＬＶ,ｍにより制御部３０と接続されている。第ｎ列のＭ個の画素Ｐ１,ｎ～ＰＭ,ｎそれぞれの出力端は、第ｎ列読出用配線ＬＯ,ｎにより出力部２０と接続されている。ここで、Ｍ，Ｎそれぞれは２以上の整数であり、ｍは１以上Ｍ以下の各整数であり、ｎは１以上Ｎ以下の各整数である。
　出力部２０は、読出用配線ＬＯ,ｎを経て入力された電荷の量に基づいて生成されたデジタル値を出力する。出力部２０は、Ｎ個の積分回路２１１～２１Ｎ，Ｎ個のホールド回路２２１～２２Ｎ，ＡＤ変換部２３および記憶部２４を含む。各積分回路２１ｎは共通の構成を有する。また、各ホールド回路２２ｎは共通の構成を有する。
　各積分回路２１ｎは、何れかの列読出用配線を経て入力端に入力された電荷を蓄積して、その蓄積電荷量に応じた電圧値を出力端からホールド回路２２ｎへ出力する。なお、各積分回路２１ｎは、図１では第ｎ列読出用配線ＬＯ,ｎと接続されているが、後述するようにスイッチにより他の読出用配線にも接続される場合がある。Ｎ個の積分回路２１１～２１Ｎそれぞれは、リセット用配線ＬＲにより制御部３０と接続されている。
　各ホールド回路２２ｎは、積分回路２１ｎの出力端と接続された入力端を有し、この入力端に入力される電圧値をホールドし、そのホールドした電圧値を出力端からＡＤ変換部２３へ出力する。Ｎ個のホールド回路２２１～２２Ｎそれぞれは、ホールド用配線ＬＨにより制御部３０と接続されている。また、各ホールド回路２２ｎは、第ｎ列選択用配線ＬＨ,ｎにより制御部３０と接続されている。
　ＡＤ変換部２３は、Ｎ個のホールド回路２２１～２２Ｎそれぞれから出力される電圧値を入力し、その入力電圧値（アナログ値）に対してＡＤ変換処理をして、その入力電圧値に応じたデジタル値を記憶部２４へ出力する。記憶部２４は、ＡＤ変換部２３から出力されるデジタル値を入力して記憶し、その記憶したデジタル値を順に出力する。
　制御部３０は、第ｍ行選択制御信号Vsel(m)を第ｍ行選択用配線ＬＶ,ｍへ出力して、この第ｍ行選択制御信号Vsel(m)を第ｍ行のＮ個の画素Ｐｍ,１～Ｐｍ,Ｎそれぞれに与える。制御部３０は、リセット制御信号Resetをリセット用配線ＬＲへ出力して、このリセット制御信号ResetをＮ個の積分回路２１１～２１Ｎそれぞれに与える。制御部３０は、ホールド制御信号Holdをホールド用配線ＬＨへ出力して、このホールド制御信号HoldをＮ個のホールド回路２２１～２２Ｎそれぞれに与える。制御部３０は、第ｎ列選択制御信号Hsel(n)を第ｎ列選択用配線ＬＨ,ｎへ出力して、この第ｎ列選択制御信号Hsel(n)をホールド回路２２ｎに与える。また、制御部３０は、ＡＤ変換部２３におけるＡＤ変換処理を制御し、記憶部２４におけるデジタル値の書き込み及び読み出しをも制御する。
　図２は、固体撮像装置１の画素Ｐｍ,ｎ，積分回路２１ｎおよびホールド回路２２ｎそれぞれの回路図である。ここでは、ＭＮ個の画素Ｐ１,１～ＰＭ,Ｎを代表して画素Ｐｍ,ｎの回路図を示し、Ｎ個の積分回路２１１～２１Ｎを代表して積分回路２１ｎの回路図を示し、また、Ｎ個のホールド回路２２１～２２Ｎを代表してホールド回路２２ｎの回路図を示す。すなわち、第ｍ行第ｎ列の画素Ｐｍ,ｎおよび第ｎ列読出用配線ＬＯ,ｎに関連する回路部分を示す。
　画素Ｐｍ,ｎは、フォトダイオードＰＤおよび読出用スイッチＳＷ１を含む。フォトダイオードＰＤのアノード端子は接地され、フォトダイオードＰＤのカソード端子は読出用スイッチＳＷ１を介して第ｎ列読出用配線ＬＯ,ｎと接続されている。フォトダイオードＰＤは、入射光強度に応じた量の電荷を発生し、その発生した電荷を接合容量部に蓄積する。フォトダイオードＰＤの光感応領域の形状は略正方形であるのが好適である。読出用スイッチＳＷ１は、制御部３０から第ｍ行選択用配線ＬＶ,ｍを通った第ｍ行選択制御信号Vsel(m)が与えられる。第ｍ行選択制御信号Vsel(m)は、受光部１０における第ｍ行のＮ個の画素Ｐｍ,１～Ｐｍ,Ｎそれぞれの読出用スイッチＳＷ１の開閉動作を指示するものである。
　この画素Ｐｍ,ｎでは、第ｍ行選択制御信号Vsel(m)がローレベルであるときに、読出用スイッチＳＷ１が開いて、フォトダイオードＰＤで発生した電荷は、第ｎ列読出用配線ＬＯ,ｎへ出力されることなく、接合容量部に蓄積される。一方、第ｍ行選択制御信号Vsel(m)がハイレベルであるときに、読出用スイッチＳＷ１が閉じて、それまでフォトダイオードＰＤで発生して接合容量部に蓄積されていた電荷は、読出用スイッチＳＷ１を経て、第ｎ列読出用配線ＬＯ,ｎへ出力される。
　第ｎ列読出用配線ＬＯ,ｎは、受光部１０における第ｎ列のＭ個の画素Ｐ１,ｎ～ＰＭ,ｎそれぞれの読出用スイッチＳＷ１と接続されている。第ｎ列読出用配線ＬＯ,ｎは、Ｍ個の画素Ｐ１,ｎ～ＰＭ,ｎのうちの何れかの画素のフォトダイオードＰＤで発生した電荷を、該画素の読出用スイッチＳＷ１を介して読み出して、積分回路２１ｎへ転送する。
　積分回路２１ｎは、アンプＡ２，積分用容量素子Ｃ２およびリセット用スイッチＳＷ２を含む。積分用容量素子Ｃ２およびリセット用スイッチＳＷ２は、互いに並列的に接続されて、アンプＡ２の入力端子と出力端子との間に設けられている。アンプＡ２の入力端子は、第ｎ列読出用配線ＬＯ,ｎと接続されている。リセット用スイッチＳＷ２は、制御部３０からリセット用配線ＬＲを経たリセット制御信号Resetが与えられる。リセット制御信号Resetは、Ｎ個の積分回路２１１～２１Ｎそれぞれのリセット用スイッチＳＷ２の開閉動作を指示するものである。
　この積分回路２１ｎでは、リセット制御信号Resetがハイレベルであるときに、リセット用スイッチＳＷ２が閉じて、積分用容量素子Ｃ２が放電され、積分回路２１ｎから出力される電圧値がリセットされる。一方、リセット制御信号Resetがローレベルであるときに、リセット用スイッチＳＷ２が開いて、入力端に入力された電荷が積分用容量素子Ｃ２に蓄積され、その蓄積電荷量に応じた電圧値が積分回路２１ｎから出力される。
　ホールド回路２２ｎは、入力用スイッチＳＷ３１，出力用スイッチＳＷ３２およびホールド用容量素子Ｃ３を含む。ホールド用容量素子Ｃ３の一端は接地されている。ホールド用容量素子Ｃ３の他端は、入力用スイッチＳＷ３１を介して積分回路２１ｎの出力端と接続され、出力用スイッチＳＷ３２を介して電圧出力用配線Ｌoutと接続されている。入力用スイッチＳＷ３１は、制御部３０からホールド用配線ＬＨを通ったホールド制御信号Holdが与えられる。ホールド制御信号Holdは、Ｎ個のホールド回路２２１～２２Ｎそれぞれの入力用スイッチＳＷ３１の開閉動作を指示するものである。出力用スイッチＳＷ３２は、制御部３０から第ｎ列選択用配線ＬＨ,ｎを通った第ｎ列選択制御信号Hsel(n)が与えられる。第ｎ列選択制御信号Hsel(n)は、ホールド回路２２ｎの出力用スイッチＳＷ３２の開閉動作を指示するものである。
　このホールド回路２２ｎでは、ホールド制御信号Holdがハイレベルからローレベルに転じると、入力用スイッチＳＷ３１が閉状態から開状態に転じて、そのときに入力端に入力されている電圧値がホールド用容量素子Ｃ３にホールドされる。また、第ｎ列選択制御信号Hsel(n)がハイレベルであるときに、出力用スイッチＳＷ３２が閉じて、ホールド用容量素子Ｃ３にホールドされている電圧値が電圧出力用配線Ｌoutへ出力される。
　制御部３０は、画素Ｐｍ,ｎの受光強度に応じた電圧値を出力するに際して以下のような制御を行う。制御部３０は、リセット制御信号Resetにより積分回路２１ｎのリセット用スイッチＳＷ２を閉じるよう指示することで、積分回路２１ｎの積分用容量素子Ｃ２を放電させる。制御部３０は、その放電後に、リセット制御信号Resetにより積分回路２１ｎのリセット用スイッチＳＷ２を開くよう指示することで、積分回路２１ｎの積分用容量素子Ｃ２を電荷蓄積可能な状態とした後、第ｍ行選択制御信号Vsel(m)により画素Ｐｍ,ｎの読出用スイッチＳＷ１を所定期間に亘り閉じるよう指示することで、画素Ｐｍ,ｎのフォトダイオードＰＤの接合容量部に蓄積されていた電荷を積分回路２１ｎに入力させる。
　制御部３０は、その所定期間に、ホールド制御信号Holdによりホールド回路２２ｎの入力用スイッチＳＷ３１を閉状態から開状態に転じるよう指示することで、積分回路２１ｎから出力された電圧値をホールド回路２２ｎのホールド用容量素子Ｃ３にホールドさせる。そして、制御部３０は、その所定期間の後に、列選択制御信号Hsel(n)によりホールド回路２２ｎの出力用スイッチＳＷ３２を一定期間だけ閉じるよう指示することで、ホールド回路２２ｎのホールド用容量素子Ｃ３にホールドされていた電圧値を電圧出力用配線Ｌoutへ出力させる。
　更に、制御部３０は、ホールド回路２２ｎから電圧出力用配線Ｌoutへ出力された電圧値をＡＤ変換部２３によりＡＤ変換させ、ＡＤ変換部２３から出力されたデジタル値を記憶部２４により記憶させる。そして、制御部３０は、記憶部２４からのデジタル値出力動作を制御する。
　図３は、固体撮像装置１の受光部１０における単位領域およびビニング領域を説明する図である。固体撮像装置１は、制御部３０による制御により、個々の画素Ｐｍ,ｎの入射光強度に応じたデジタル値を出力することができる他、各単位領域に含まれる画素の入射光強度の和に応じたデジタル値を出力することができ、また、各ビニング領域に含まれる画素の入射光強度の和に応じたデジタル値を出力することができる。
　単位領域は、受光部１０においてＭ行Ｎ列に２次元配列されたＭＮ個の画素Ｐ１,１～ＰＭ,Ｎを各々Ｑ行Ｒ列の画素からなる領域に区分したものである。各単位領域は、ＱＲ個の画素を含む。ビニング領域は、これらの(Ｍ／Ｑ)行(Ｎ／Ｒ)列に２次元配列された単位領域を各々Ｋ行１列の単位領域からなる領域に区分したものである。各ビニング領域は、Ｋ個の単位領域を含み、ＫＱＲ個の画素を含む。ここで、Ｑ，Ｒ，Ｋは１以上の整数である。図３は、Ｑ＝Ｒ＝Ｋ＝２ の場合を示している。なお、本実施形態の固体撮像装置は、Ｋが２以上である場合に特徴を有する。
　ＭはＫＱの整数倍であるのが好適であり、ＮはＲの整数倍であるのが好適である。しかし、ＭがＫＱの整数倍でなくても、或いは、ＮがＲの整数倍でなくても、上記のように単位領域およびビニング領域を設定すればよく、何れのビニング領域にも含まれることなく残った画素については、該画素の出力値を出力部２０のデジタル値出力に用いないようにすればよい。
　制御部３０は、受光部１０において(Ｍ／ＫＱ)行(Ｎ／Ｒ)列に２次元配列されたビニング領域について順次に行毎に、該行にあるビニング領域に含まれる画素の読出用スイッチＳＷ１を閉じさせて、これらの画素のフォトダイオードＰＤで発生した電荷を出力部２０に入力させ、各ビニング領域に含まれるＫＱＲ個の画素から出力された電荷の量の和に応じたデジタル値を列順にＫ回繰り返して出力部２０から出力させる。なお、各行にあるビニング領域に含まれる画素の読出用スイッチＳＷ１が閉じる期間は、完全に一致していてもよいし、一部のみが重なっていてもよいし、全く重なっていなくてもよい。
　Ｑ＝Ｒ＝Ｋ＝１ の場合は、ビニング領域と単位領域とは互いに一致しており、各単位領域には１個の画素が含まれ、出力部２０は、個々の画素Ｐｍ,ｎから出力された電荷の量に応じたデジタル値を出力する。Ｋ＝１ の場合は、ビニング領域と単位領域とは互いに一致しており、出力部２０は、各単位領域に含まれるＱＲ個の画素から出力された電荷の量の和に応じたデジタル値を１回だけ出力する。Ｋ≧２ の場合は、各ビニング領域にはＫ個の単位領域が含まれ、出力部２０は、各ビニング領域に含まれるＫＱＲ個の画素から出力された電荷の量の和に応じたデジタル値をＫ回繰り返して出力する。
　出力部２０は、各ビニング領域に含まれるＫＱＲ個の画素から出力された電荷の量の和に応じたデジタル値を記憶する記憶部２４を含む。また、制御部３０は、その記憶部２４に記憶されたデジタル値を列順にＫ回繰り返して記憶部から読み出して出力させる。記憶部２４として任意のメモリを用いることができる。記憶部２４としてＦＩＦＯ（First In First Out）メモリを用いてもよい。
　次に、図４～図９を用いて、固体撮像装置１の出力部２０の構成例および動作例について説明する。ここでは、図１に示された受光部１０および出力部２０を１ブロックとして、複数のブロック１～Ｂが並列配置されているものとする。積分回路およびホールド回路を併せて信号読出部とし、記憶部としてＦＩＦＯメモリを用いる。また、Ｑ＝Ｒ＝１とする。
　図４は、固体撮像装置１の出力部２０の第１構成例を示す図である。図５は、固体撮像装置１の出力部２０の第１構成例の場合の動作例を説明するフローチャートである。図６は、固体撮像装置１の出力部２０の第１構成例の場合の動作例を説明するタイミングチャートである。
　図４に示される第１構成例では、出力部２０は、各ビニング領域に含まれるＫ個の画素から出力された電荷の量の和に応じたデジタル値を列順に記憶するＫ個のＦＩＦＯメモリを記憶部として含む。Ｋ個のＦＩＦＯメモリは、並列的に設けられており、共通の入力端および共通の出力端を有する。制御部３０は、これらＫ個のＦＩＦＯメモリから順次にデジタル値を出力させることで、各ビニング領域に含まれるＫ個の画素から出力された電荷の量の和に応じたデジタル値を列順にＫ回繰り返して出力させる。
　図５に示されるフローチャートおよび図６に示されるタイミングチャートのとおり、リセット制御信号Resetがローレベルである期間中に、Ｋ個の第１行選択制御信号Vsel(1)～第Ｋ行選択制御信号Vsel(K)が同期間にハイレベルとされ、続いてホールド制御信号Holdがハイレベルからローレベルに転じることで、各ビニング領域に含まれるＫ個の画素Ｐ１,ｎ～ＰＫ,ｎそれぞれから出力された電荷の量に応じた電圧値が積分回路２１ｎから出力されホールド回路２２ｎによりホールドされる。ホールド回路２２１～２２Ｎによりホールドされた電圧値は列順にＡＤ変換部２３に入力されてＡＤ変換される。ＡＤ変換部２３から列順に出力されたデジタル値は、Ｋ個のＦＩＦＯメモリに同時に書き込まれる。以上までの動作はブロック１～Ｂにおいて並列的に行われる。
　そして、ブロック１～Ｂの順に第１のＦＩＦＯメモリから列順にデジタル値を読み出す。すなわち、ブロック１の第１のＦＩＦＯメモリから列順にデジタル値を読み出し、続いてブロック２の第１のＦＩＦＯメモリから列順にデジタル値を読み出し、以降のブロックについても同様に読み出していって、最後にブロックＢの第１のＦＩＦＯメモリから列順にデジタル値を読み出す。続いてブロック１～Ｂの順に第２のＦＩＦＯメモリから列順にデジタル値を読み出す。同様にしていって最後にブロック１～Ｂの順に第ＫのＦＩＦＯメモリから列順にデジタル値を読み出す。
　このようにして第１行のビニング領域の読み出し（第１行～第Ｋ行の画素の読み出し）が終了すると、同様にして第２行のビニング領域の読み出し（第(Ｋ＋１)行～第(２Ｋ)行の画素の読み出し）を行い、最後に第(Ｍ／Ｋ)行のビニング領域の読み出し（第(Ｍ－Ｋ＋１)行～第Ｍ行の画素の読み出し）を行う。このようにすることで、各ビニング領域に含まれるＫ個の画素から出力された電荷の量の和に応じたデジタル値をＫ回繰り返して出力することができ、１フレーム分の画像データを得ることができる。
　図７は、固体撮像装置１の出力部２０の第２構成例を示す図である。図８は、固体撮像装置１の出力部２０の第２構成例の場合の動作例を説明するフローチャートである。図９は、固体撮像装置１の出力部２０の第２構成例の場合の動作例を説明するタイミングチャートである。
　図７に示される第２構成例では、出力部２０は、各ビニング領域に含まれるＫ個の画素から出力された電荷の量の和に応じたデジタル値を列順に記憶する１個のＦＩＦＯメモリを記憶部として含む。このＦＩＦＯメモリの入力端とＡＤ変換部の出力端との間にスイッチＳＷＡが設けられ、このＦＩＦＯメモリの入力端と出力端との間にスイッチＳＷＢが設けられている。制御部３０は、このＦＩＦＯメモリからデジタル値を出力させるとともに該デジタル値をＦＩＦＯメモリに記憶させることで、各ビニング領域に含まれるＫ個の画素から出力された電荷の量の和に応じたデジタル値を列順にＫ回繰り返して出力させる。
　図８に示されるフローチャートおよび図９に示されるタイミングチャートのとおり、リセット制御信号Resetがローレベルである期間中に、Ｋ個の第１行選択制御信号Vsel(1)～第Ｋ行選択制御信号Vsel(K)が同期間にハイレベルとされ、続いてホールド制御信号Holdがハイレベルからローレベルに転じることで、各ビニング領域に含まれるＫ個の画素Ｐ１,ｎ～ＰＫ,ｎそれぞれから出力された電荷の量に応じた電圧値が積分回路２１ｎから出力されホールド回路２２ｎによりホールドされる。ホールド回路２２１～２２Ｎによりホールドされた電圧値は列順にＡＤ変換部２３に入力されてＡＤ変換される。ＡＤ変換部２３から列順に出力されたデジタル値は、スイッチＳＷＡを経てＦＩＦＯメモリに書き込まれる。以上までの動作はブロック１～Ｂにおいて並列的に行われる。
　そして、スイッチＳＷＡを開き、スイッチＳＷＢを閉じて、ブロック１～Ｂの順に、ＦＩＦＯメモリから列順にデジタル値を１回だけ読み出すとともに該デジタル値をＦＩＦＯメモリに再び書き込む。これをＫ回繰り返す。ただし、Ｋ回目は、読み出したデジタル値をＦＩＦＯメモリに再び書き込む必要はないので、スイッチＳＷＢを開いておく。
　このようにして第１行のビニング領域の読み出し（第１行～第Ｋ行の画素の読み出し）が終了すると、同様にして第２行のビニング領域の読み出し（第(Ｋ＋１)行～第(２Ｋ)行の画素の読み出し）を行い、最後に第(Ｍ／Ｋ)行のビニング領域の読み出し（第(Ｍ－Ｋ＋１)行～第Ｍ行の画素の読み出し）を行う。このようにすることで、各ビニング領域に含まれるＫ個の画素から出力された電荷の量の和に応じたデジタル値をＫ回繰り返して出力することができ、１フレーム分の画像データを得ることができる。
　次に、第２実施形態について説明する。図１０は、第２実施形態の固体撮像装置２の構成を示す図である。固体撮像装置２は、受光部１０，出力部２０Ａおよび制御部３０を備える。第２実施形態における受光部１０は、第１実施形態における受光部１０と同様の構成を有する。第２実施形態における制御部３０は、第１実施形態における制御部３０と同様の構成を有する。ただし、図１０では、制御部３０の具体的構成が示されている。また、図１０では、Ｍ行のうち第１行～第４行について示されており、Ｎ列のうち第１列～第４列について示されている。他の行または他の列についても同様である。
　第１実施形態における出力部２０の構成と比較すると、第２実施形態における出力部２０Ａは、ビニング切替用スイッチＳＷＯ,１，ＳＷＯ,３，…を更に含む点で相違する。ビニング切替用スイッチＳＷＯ,１は、積分回路２１１および積分回路２１２の何れか一方の入力端に第１列読出用配線ＬＯ,１を選択的に接続する。ビニング時には、ビニング切替用スイッチＳＷＯ,１により積分回路２１２の入力端に第１列読出用配線ＬＯ,１が接続され、第１列読出用配線ＬＯ,１および第２列読出用配線ＬＯ,２の双方から電荷が積分回路２１２の入力端に入力される。また、ビニング時には、積分回路２１１および積分回路２１２のうち積分回路２１２のみが動作し、ホールド回路２２１およびホールド回路２２２のうちホールド回路２２２のみが動作する。他の列についても、奇数列目の第(ｎ－１)列および偶数列目の第ｎ列の組み合わせにおいて同様である。
　制御部３０は、バッファ回路３１１，３１２，３１３，３１４，…、ＮＯＲゲート回路３２１，３２２，３２３，３２４，…、および、ラッチ回路３３１，３３３，…を含む。ラッチ回路３３１，３３３，…は、直列的に接続されてシフトレジスタを構成しており、一定周期のclock信号のパルス立ち上がりエッジに同期してstart信号の値を後段に順次シフトしていく。ラッチ回路３３１の出力値は、後段のラッチ回路３３３およびＮＯＲゲート回路３２１，３２２それぞれに入力される。ラッチ回路３３３の出力値は、後段のラッチ回路３３５およびＮＯＲゲート回路３２３，３２４それぞれに入力される。
　奇数行目の第(ｍ－１)行については、ＮＯＲゲート回路３２ｍ－１は、ラッチ回路３３ｍ－１の出力値とφ１信号値とを入力し、これら２つの入力値の論理和を反転した信号値を出力する。偶数行目の第ｍ行については、ＮＯＲゲート回路３２ｍは、ラッチ回路３３ｍ－１の出力値とφ２信号値とを入力し、これら２つの入力値の論理和を反転した信号値を出力する。各バッファ回路３１ｍは、ＮＯＲゲート回路３２ｍの出力値を第ｍ行選択制御信号Vsel(m)として第ｍ行選択用配線ＬＶ,ｍへ出力する。
　図１１は、固体撮像装置２の第１動作例を説明するタイミングチャートである。第１動作例は、Ｑ＝Ｒ＝Ｋ＝１ の場合のものである。第１動作例では、出力部２０Ａにおいて、ビニング切替用スイッチＳＷＯ,１，ＳＷＯ,３，…により、第ｎ列読出用配線ＬＯ,ｎが積分回路２１ｎの入力端に１対１に接続される。
　第１動作例では、Ｍ個の行選択制御信号Vsel(1)～Vsel(M)は、順次に１つずつ一定期間だけハイレベルとされる。start信号がローレベルである期間に、clock信号のパルス立ち上がりエッジが１回だけ存在する。ラッチ回路３３１，３３３，…は、clock信号のパルス立ち上がりエッジに同期してStart信号のローレベルを後段にシフトしていく。ラッチ回路３３１，３３３，…は、clock信号の立ち上がりエッジから次の立ち上がりエッジまでの期間に亘って各々の出力値を保持する。
　ラッチ回路３３１の出力がローレベルである期間に、φ１信号が一定期間に亘りローレベルになると、ＮＯＲゲート回路３２１の出力が一定期間に亘りハイレベルとなって、第１行選択制御信号Vsel(1)が一定期間に亘りハイレベルとなる。続いて、φ２信号が一定期間に亘りローレベルになると、ＮＯＲゲート回路３２２の出力が一定期間に亘りハイレベルとなって、第２行選択制御信号Vsel(2)が一定期間に亘りハイレベルとなる。
　その後に、clock信号のパルスが１回立ち上がると、ラッチ回路３３３の出力がローレベルとなる。この期間に、φ１信号が一定期間に亘りローレベルになると、ＮＯＲゲート回路３２３の出力が一定期間に亘りハイレベルとなって、第３行選択制御信号Vsel(3)が一定期間に亘りハイレベルとなる。続いて、φ２信号が一定期間に亘りローレベルになると、ＮＯＲゲート回路３２４の出力が一定期間に亘りハイレベルとなって、第４行選択制御信号Vsel(4)が一定期間に亘りハイレベルとなる。以降の行についても同様である。
　図１２は、固体撮像装置２の第２動作例を説明するタイミングチャートである。第２動作例は、Ｑ＝Ｒ＝２、Ｋ＝１ の場合のものである。第２動作例では、出力部２０Ａにおいて、ビニング切替用スイッチＳＷＯ,１，ＳＷＯ,３，…により、奇数列目の第(ｎ－１)列読出用配線ＬＯ,ｎ－１および偶数列目の第ｎ列読出用配線ＬＯ,ｎの双方が、偶数列目の積分回路２１ｎの入力端に接続される。
　第２動作例では、Ｍ個の行選択制御信号Vsel(1)～Vsel(M)は、順次に２つずつ一定期間だけハイレベルとされる。start信号がローレベルである期間に、clock信号のパルス立ち上がりエッジが１回だけ存在する。ラッチ回路３３１，３３３，…は、clock信号のパルス立ち上がりエッジに同期してStart信号のローレベルを後段にシフトしていく。ラッチ回路３３１，３３３，…は、clock信号の立ち上がりエッジから次の立ち上がりエッジまでの期間に亘って各々の出力値を保持する。
　ラッチ回路３３１の出力がローレベルである期間に、φ１信号およびφ２信号が同時に一定期間に亘りローレベルになる。これにより、ＮＯＲゲート回路３２１，３２２の出力が同時に一定期間に亘りハイレベルとなって、第１行選択制御信号Vsel(1)および第２行選択制御信号Vsel(2)が同時に一定期間に亘りハイレベルとなる。
　その後に、clock信号のパルスが１回立ち上がると、ラッチ回路３３３の出力がローレベルとなる。この期間に、φ１信号およびφ２信号が同時に一定期間に亘りローレベルになる。これにより、ＮＯＲゲート回路３２３，３２４の出力が同時に一定期間に亘りハイレベルとなって、第３行選択制御信号Vsel(3)および第４行選択制御信号Vsel(4)が同時に一定期間に亘りハイレベルとなる。以降の行についても同様である。
　２つの行選択制御信号Vsel(1)，Vsel(2)がハイレベルからローレベルに転じる時刻から、２つの行選択制御信号Vsel(3)，Vsel(4)がローレベルからハイレベルに転じる時刻までの期間において、ホールド回路以降の処理が行われる。
　第２動作例では、出力部２０Ａは、各ビニング領域に含まれるＫＱＲ（＝４）個の画素から出力された電荷の量の和に応じたデジタル値をＫ（＝１）回だけ出力する。
　図１３は、固体撮像装置２の第３動作例を説明するタイミングチャートである。第３動作例は、Ｑ＝Ｒ＝Ｋ＝２ の場合のものである。第３動作例では、出力部２０Ａにおいて、ビニング切替用スイッチＳＷＯ,１，ＳＷＯ,３，…により、奇数列目の第(ｎ－１)列読出用配線ＬＯ,ｎ－１および偶数列目の第ｎ列読出用配線ＬＯ,ｎの双方が、偶数列目の積分回路２１ｎの入力端に接続される。
　第３動作例では、Ｍ個の行選択制御信号Vsel(1)～Vsel(M)は、順次に４つずつ一定期間だけハイレベルとされる。start信号がローレベルである期間に、clock信号のパルス立ち上がりエッジが２回存在する。ラッチ回路３３１，３３３，…は、clock信号のパルス立ち上がりエッジに同期してStart信号のローレベルを後段にシフトしていく。ラッチ回路３３１，３３３，…は、clock信号の立ち上がりエッジから次の立ち上がりエッジまでの期間に亘って各々の出力値を保持する。
　ラッチ回路３３１，３３３の出力がローレベルである期間に、φ１信号およびφ２信号が同時に一定期間に亘りローレベルになる。これにより、ＮＯＲゲート回路３２１～３２４の出力が同時に一定期間に亘りハイレベルとなって、４つの行選択制御信号Vsel(1)～Vsel(4)が同時に一定期間に亘りハイレベルとなる。
　その後に、clock信号のパルスが２回立ち上がると、ラッチ回路３３５，３３７の出力がローレベルとなる。この期間に、φ１信号およびφ２信号が同時に一定期間に亘りローレベルになる。これにより、ＮＯＲゲート回路３２５～３２８の出力が同時に一定期間に亘りハイレベルとなって、４つの行選択制御信号Vsel(5)～Vsel(8)が同時に一定期間に亘りハイレベルとなる。以降の行についても同様である。
　４つの行選択制御信号Vsel(1)～Vsel(4)がハイレベルからローレベルに転じる時刻から、４つの行選択制御信号Vsel(5)～Vsel(8)がローレベルからハイレベルに転じる時刻までの期間において、ホールド回路以降の処理が行われる。
　第３動作例では、出力部２０Ａは、各ビニング領域に含まれるＫＱＲ（＝８）個の画素から出力された電荷の量の和に応じたデジタル値をＫ（＝２）回繰り返して出力する。
　次に、上記実施形態の固体撮像装置を備えるＸ線撮像システムの実施形態について説明する。図１４は、本実施形態のＸ線撮像システム１００の構成を示す図である。本実施形態のＸ線撮像システム１００は、固体撮像装置とＸ線発生装置とを備え、Ｘ線発生装置から出力されて撮像対象物を透過したＸ線を固体撮像装置により撮像し、該撮像対象物の検査に用いることができる。
　図１４に示されるＸ線撮像システム１００では、Ｘ線発生装置１０６は被写体（撮像対象物）に向けてＸ線を発生する。Ｘ線発生装置１０６から発生したＸ線の照射野は、１次スリット板１０６ｂによって制御される。Ｘ線発生装置１０６は、Ｘ線管を内蔵し、そのＸ線管の管電圧，管電流および通電時間などの条件が調整されることによって、被写体へのＸ線照射量が制御される。Ｘ線撮像器１０７は、２次元配列された複数の画素を有するＣＭＯＳの固体撮像装置を内蔵し、被写体を通過したＸ線像を撮像する。Ｘ線撮像器１０７の前方には、Ｘ線入射領域を制限する２次スリット板１０７ａが設けられる。
　旋回アーム１０４は、Ｘ線発生装置１０６およびＸ線撮像器１０７を対向させるようにホールドして、これらをパノラマ断層撮影の際に被写体の周りに旋回させる。また、リニア断層撮影の際にはＸ線撮像器１０７を被写体に対して直線変位させるためのスライド機構１１３が設けられる。旋回アーム１０４は、回転テーブルを構成するアームモータ１１０によって駆動され、その回転角度が角度センサ１１２によって検出される。また、アームモータ１１０は、ＸＹテーブル１１４の可動部に搭載され、回転中心が水平面内で任意に調整される。
　Ｘ線撮像器１０７から出力される画像信号は、ＣＰＵ（中央処理装置）１２１にいったん取り込まれた後、フレームメモリ１２２に格納される。フレームメモリ１２２に格納された画像データから、所定の演算処理によって任意の断層面に沿った断層画像が再生される。再生された断層画像は、ビデオメモリ１２４に出力され、ＤＡ変換器１２５によってアナログ信号に変換された後、ＣＲＴ（陰極線管）などの画像表示部１２６によって表示され、各種診断に供される。
　ＣＰＵ１２１には、信号処理に必要なワークメモリ１２３が接続され、さらにパネルスイッチやＸ線照射スイッチ等を備えた操作パネル１１９が接続されている。また、ＣＰＵ１２１は、アームモータ１１０を駆動するモータ駆動回路１１１、１次スリット板１０６ｂおよび２次スリット板１０７ａの開口範囲を制御するスリット制御回路１１５，１１６、Ｘ線発生装置１０６を制御するＸ線制御回路１１８にそれぞれ接続され、さらに、Ｘ線撮像器１０７を駆動するための信号を出力する。
　Ｘ線制御回路１１８は、Ｘ線撮像器１０７により撮像された信号に基づいて、被写体へのＸ線照射量を帰還制御することが可能である。
　以上のように構成されるＸ線撮像システム１００において、Ｘ線撮像器１０７として本実施形態の固体撮像装置１または２が用いられる。また、このＸ線撮像システム１００において、本実施形態の固体撮像装置は、撮像期間中において受光部における列方向（図１，図３，図４，図７，図１０で縦方向）、すなわち、Ｋ≧２ である場合に各ビニング領域においてＫ個の単位領域が配列されている方向に移動する。移動方向に単位領域をビニング処理することで、再構成処理により得られる画像の品質の低下を小さくすることができる。
　このようにすることで、本実施形態では、固体撮像装置から移動方向（列方向）に長い各ビニング領域における入射光量に応じた出力値を得ることができ、Ｓ／Ｎ比の向上を図ることができる。また、本実施形態では、ビニング領域の形状や大きさを画素の単位で柔軟に設定することができる。特に、固体撮像装置の移動速度に応じて、ビニング領域の列方向の長さを適切に設定することができる。
　固体撮像装置の移動速度がｖであり、フレームレートがｆであるとすると、１フレーム撮像期間中の固体撮像装置の移動距離は ｖ／ｆ となる。また、画素ピッチがｄであるとすると、各ビニング領域の列方向の長さは ＫＱｄ となる。１フレーム撮像期間中の移動距離ｖ／ｆが各ビニング領域の列方向の長さＫＱｄより長ければ、すなわち、ｖ／ｆ＞ＫＱｄ であれば、再構成処理により得られる画像の品質の低下は小さい。このような条件を満たすようにＫ値およびＱ値を設定するのが好適である。
　本実施形態では、受光部における各ビニング領域がＫ個の単位領域を含む場合、出力部は、各ビニング領域に含まれる画素から出力された電荷の量の和に応じたデジタル値を列順にＫ回繰り返して出力する。すなわち、Ｋ値に拘らず、１フレーム当りの出力信号のデータ数は、受光部における単位領域の個数(ＭＮ／ＱＲ)に等しい。したがって、Ｋ≧２ としてビニングを行った場合であっても、出力信号の処理をＫ値に応じて変更する必要はなく、出力信号の取り扱いが容易である。また、本実施形態では、Ｋ≧２ としてビニングを行った場合であっても、フレームレートをＫ値によらず一定とすることができる。なお、Ｋ＝１ の場合と比べて、Ｋ≧２ の場合に、フレームレートを速くすることも可能である。
　本実施形態の固体撮像装置は、Ｋ≧２ としてビニングを行った場合であっても、出力信号の処理をＫ値に応じて変更する必要はないことから、既存のＸ線撮像システムに容易に適用することができる。本実施形態の固体撮像装置を既存のＸ線撮像システムに適用する場合、該システムの変更をする必要はなく（或いは、固体撮像装置の周辺部分の一部を改良するのみで）、固体撮像装置の出力信号に基づく再構成処理等を一切変更することなく、Ｓ／Ｎ比を向上させることができる。
　本実施形態では、出力部は、アナログ値ではなくデジタル値をＫ回繰り返して出力する。これにより、固体撮像装置の低消費電力化を実現することができる。
　また、本実施形態では、ＡＤ変換部２３より後段の記憶部２４がデジタル値をＫ回繰り返して出力するので、ＡＤ変換部２３より前段の各積分回路２１ｎおよび各ホールド回路２２ｎの処理には時間的余裕が生じる。したがって、各ホールド回路２２ｎの入力用スイッチＳＷ３１を開状態とする期間（すなわち、ホールド制御信号Holdがハイレベルである期間）を通常より長くすることができ、また、積分回路２１ｎの出力端とホールド回路２２ｎの入力端との間にローパスフィルタを挿入してノイズを低減することもできる。なお、ローパスフィルタを挿入すると時定数が大きくなりホールド回路２２ｎへの転送が遅くなってしまうが、時間的余裕があるので問題はない。
　さらに時間的余裕を生じさせる方法として、ＦＩＦＯからの読出しを行っている期間にＡＤ変換部より前段の処理（画素からの読出し、各積分回路および各ホールド回路の処理）を行うことも可能である。この場合、画素からの読出し、各ホールド回路のサンプルホールド等に十分な時間を確保するとともに、フレームレートを速くすることも可能である。
　上記実施形態では、各画素のフォトダイオードのアノード端子が接地され、フォトダイオードのカソード端子が読出用スイッチを介して読出用配線と接続されているとしたが、これとは逆に、フォトダイオードのカソード端子が接地され、フォトダイオードのアノード端子が読出用スイッチを介して読出用配線と接続されていてもよい。上記実施形態では、各スイッチの開閉動作を制御する制御信号がハイレベルであるときに該スイッチが閉じるとしたが、これとは逆に、制御信号がローレベルであるときにスイッチが閉じるようにしてもよい。
　上記実施形態では、積分回路より前段に設けたビニング切替用スイッチにより列方向のビニングを行うものであったが、これに限られない。ＡＤ変換部の前段にアンプを設け、複数のホールド回路の出力用スイッチＳＷ３２を同時に閉状態として、これら複数のホールド回路によりホールドされていた電圧値をアンプに入力させることで、列方向のビニングを行ってもよい。また、ＡＤ変換部から出力される複数の列のデジタル値を加算することで列方向のビニングを行ってもよい。なお、各ビニング領域に含まれるＫＱＲ個の画素から出力された電荷の量の和に応じたデジタル値は、その電荷量の和をＫＱＲで割って得られる１画素当りの平均電荷量に応じたデジタル値としてもよい。何れにしても、該デジタル値は、電荷量の和に比例した値となる。
　上記実施形態では、ＭがＫＱの整数倍でない場合、または、ＮがＲの整数倍でない場合に、何れのビニング領域にも含まれることなく残った画素については、該画素の出力値を出力部２０のデジタル値出力に用いないとしたが、これに限られない。各々ＫＱＲ個の画素からなる何れのビニング領域にも含まれることなく残った画素について、Ｑ行毎に又はＲ列毎に区切ってＫＱＲ未満のＬ個の画素からなるビニング領域（以下「ダミービニング領域」という。）に区分してもよい。この場合、各ダミービニング領域に含まれるＬ個の画素から出力された電荷の量の和に応じてＡＤ変換部から出力されたデジタル値を(ＫＱＲ／Ｌ)倍したデジタル値を、Ｋ回繰り返して出力部２０から出力させればよい。
　上記実施形態では、出力部からデジタル値を列順に出力させるとしたが、これに限られない。出力部からデジタル値を順次に列毎に出力させればよい。例えば、出力部から奇数列目のデジタル値を列順に出力させた後に偶数列目のデジタル値を列順に出力させてもよい。
　本発明による固体撮像装置、Ｘ線撮像システム、および固体撮像装置駆動方法は、上記した実施形態及び構成例に限られるものではなく、様々な変形が可能である。
　上記実施形態による固体撮像装置では、（１）入射光強度に応じた量の電荷を発生するフォトダイオードと、このフォトダイオードと接続された読出用スイッチと、を各々含むＭＮ個の画素Ｐ１,１～ＰＭ,ＮがＭ行Ｎ列に２次元配列された受光部と、（２）受光部における第ｍ行のＮ個の画素Ｐｍ,１～Ｐｍ,Ｎそれぞれの読出用スイッチに対し開閉動作を指示する第ｍ行選択制御信号を与える行選択用配線ＬＶ,ｍと、（３）受光部における第ｎ列のＭ個の画素Ｐ１,ｎ～ＰＭ,ｎそれぞれの読出用スイッチと接続され、Ｍ個の画素Ｐ１,ｎ～ＰＭ,ｎのうちの何れかの画素のフォトダイオードで発生した電荷を、該画素の読出用スイッチを介して読み出す読出用配線ＬＯ,ｎと、（４）読出用配線ＬＯ,１～ＬＯ,Ｎそれぞれと接続され、読出用配線ＬＯ,ｎを経て入力された電荷の量に基づいて生成されたデジタル値を出力する出力部と、（５）行選択用配線ＬＶ,１～ＬＶ,Ｍを介して受光部におけるＭＮ個の画素Ｐ１,１～ＰＭ,Ｎそれぞれの読出用スイッチの開閉動作を制御するとともに、出力部におけるデジタル値出力動作を制御する制御部と、を備える構成としている。
　さらに、上記した固体撮像装置では、制御部が、受光部においてＭ行Ｎ列に２次元配列された画素Ｐ１,１～ＰＭ,Ｎを各々Ｑ行Ｒ列の画素からなる単位領域に区分し、これらの(Ｍ／Ｑ)行(Ｎ／Ｒ)列に２次元配列された単位領域を各々Ｋ行１列の単位領域からなるビニング領域に区分して、受光部において(Ｍ／ＫＱ)行(Ｎ／Ｒ)列に２次元配列されたビニング領域について順次に行毎に、該行にあるビニング領域に含まれる画素の読出用スイッチを閉じさせて、これらの画素のフォトダイオードで発生した電荷を出力部に入力させ、各ビニング領域に含まれるＫＱＲ個の画素から出力された電荷の量の和に応じたデジタル値を順次に列毎にＫ回繰り返して出力部から出力させる構成としている。ただし、Ｍ，Ｎは２以上の整数であり、ｍは１以上Ｍ以下の整数であり、ｎは１以上Ｎ以下の整数であり、Ｑ，Ｒは１以上の整数であり、Ｋは２以上の整数である。
　上記構成の固体撮像装置では、出力部が、各ビニング領域に含まれる画素から出力された電荷の量の和に応じたデジタル値を記憶する記憶部を含み、制御部が、記憶部に記憶されたデジタル値を順次に列毎にＫ回繰り返して記憶部から読み出して出力させる構成とすることができる。
　この場合、出力部が、各ビニング領域に含まれる画素から出力された電荷の量の和に応じたデジタル値を順次に列毎に記憶するＫ個のＦＩＦＯメモリを記憶部として含み、制御部が、これらＫ個のＦＩＦＯメモリから順次にデジタル値を出力させることで、各ビニング領域に含まれる画素から出力された電荷の量の和に応じたデジタル値を順次に列毎にＫ回繰り返して出力させる構成としても良い。
　或いは、出力部が、各ビニング領域に含まれる画素から出力された電荷の量の和に応じたデジタル値を順次に列毎に記憶するＦＩＦＯメモリを記憶部として含み、制御部が、ＦＩＦＯメモリからデジタル値を出力させるとともに該デジタル値をＦＩＦＯメモリに記憶させることで、各ビニング領域に含まれる画素から出力された電荷の量の和に応じたデジタル値を順次に列毎にＫ回繰り返して出力させる構成としても良い。
　上記構成の固体撮像装置は、読出用配線ＬＯ,ｎにより互いに接続された受光部および出力部を各々含む複数のブロックを備え、各ブロックの受光部が行方向に並列配置されている構成とすることができる。
　上記実施形態によるＸ線撮像システムでは、上記構成の固体撮像装置と、Ｘ線発生装置とを備え、Ｘ線発生装置から出力されて撮像対象物を透過したＸ線を固体撮像装置により撮像する構成としている。また、Ｘ線撮像システムは、固体撮像装置が撮像期間中に受光部における列方向に移動する構成としても良い。
　上記実施形態による固体撮像装置駆動方法では、上記構成の受光部，行選択用配線ＬＶ,ｍ，読出用配線ＬＯ,ｎおよび出力部を備える固体撮像装置を駆動する方法であって、受光部においてＭ行Ｎ列に２次元配列された画素Ｐ１,１～ＰＭ,Ｎを各々Ｑ行Ｒ列の画素からなる単位領域に区分し、これらの(Ｍ／Ｑ)行(Ｎ／Ｒ)列に２次元配列された単位領域を各々Ｋ行１列の単位領域からなるビニング領域に区分して、受光部において(Ｍ／ＫＱ)行(Ｎ／Ｒ)列に２次元配列されたビニング領域について順次に行毎に、該行にあるビニング領域に含まれる画素の読出用スイッチを閉じさせて、これらの画素のフォトダイオードで発生した電荷を出力部に入力させ、各ビニング領域に含まれるＫＱＲ個の画素から出力された電荷の量の和に応じたデジタル値を順次に列毎にＫ回繰り返して出力部から出力させる構成としている。ただし、Ｍ，Ｎは２以上の整数であり、ｍは１以上Ｍ以下の整数であり、ｎは１以上Ｎ以下の整数であり、Ｑ，Ｒは１以上の整数であり、Ｋは２以上の整数である。
　上記構成の固体撮像装置駆動方法では、出力部において、各ビニング領域に含まれる画素から出力された電荷の量の和に応じたデジタル値を記憶する記憶部を用い、記憶部に記憶されたデジタル値を順次に列毎にＫ回繰り返して記憶部から読み出して出力させる構成とすることができる。
　この場合、出力部において、各ビニング領域に含まれる画素から出力された電荷の量の和に応じたデジタル値を順次に列毎に記憶するＫ個のＦＩＦＯメモリを記憶部として用い、これらＫ個のＦＩＦＯメモリから順次にデジタル値を出力させることで、各ビニング領域に含まれる画素から出力された電荷の量の和に応じたデジタル値を順次に列毎にＫ回繰り返して出力させる構成としても良い。
　或いは、出力部において、各ビニング領域に含まれる画素から出力された電荷の量の和に応じたデジタル値を順次に列毎に記憶するＦＩＦＯメモリを記憶部として用い、ＦＩＦＯメモリからデジタル値を出力させるとともに該デジタル値をＦＩＦＯメモリに記憶させることで、各ビニング領域に含まれる画素から出力された電荷の量の和に応じたデジタル値を順次に列毎にＫ回繰り返して出力させる構成としても良い。
　本発明は、ビニングした場合でも取り扱いが容易な信号を出力することができる固体撮像装置、このような固体撮像装置を備えるＸ線撮像システム、及びビニングした場合でも取り扱いが容易な信号を出力することができるように固体撮像装置を駆動する方法として利用可能である。
　１，２…固体撮像装置、１０…受光部、２０，２０Ａ…出力部、２１１～２１Ｎ…積分回路、２２１～２２Ｎ…ホールド回路、２３…ＡＤ変換部、２４…記憶部、３０…制御部、３１１～３１Ｍ…バッファ回路、３２１～３２Ｍ…ＮＯＲゲート回路、３３１，３３３…ラッチ回路。

Claims (11)

  1. 　入射光強度に応じた量の電荷を発生するフォトダイオードと、このフォトダイオードと接続された読出用スイッチと、を各々含むＭＮ個の画素Ｐ１,１～ＰＭ,ＮがＭ行Ｎ列に２次元配列された受光部と、
    　前記受光部における第ｍ行のＮ個の画素Ｐｍ,１～Ｐｍ,Ｎそれぞれの読出用スイッチに対し開閉動作を指示する第ｍ行選択制御信号を与える行選択用配線ＬＶ,ｍと、
    　前記受光部における第ｎ列のＭ個の画素Ｐ１,ｎ～ＰＭ,ｎそれぞれの読出用スイッチと接続され、前記Ｍ個の画素Ｐ１,ｎ～ＰＭ,ｎのうちの何れかの画素のフォトダイオードで発生した電荷を、該画素の読出用スイッチを介して読み出す読出用配線ＬＯ,ｎと、
    　前記読出用配線ＬＯ,１～ＬＯ,Ｎそれぞれと接続され、前記読出用配線ＬＯ,ｎを経て入力された電荷の量に基づいて生成されたデジタル値を出力する出力部と、
    　前記行選択用配線ＬＶ,１～ＬＶ,Ｍを介して前記受光部におけるＭＮ個の画素Ｐ１,１～ＰＭ,Ｎそれぞれの読出用スイッチの開閉動作を制御するとともに、前記出力部におけるデジタル値出力動作を制御する制御部と、
    　を備え、
    　前記制御部が、
    　前記受光部においてＭ行Ｎ列に２次元配列された画素Ｐ１,１～ＰＭ,Ｎを各々Ｑ行Ｒ列の画素からなる単位領域に区分し、これらの(Ｍ／Ｑ)行(Ｎ／Ｒ)列に２次元配列された単位領域を各々Ｋ行１列の単位領域からなるビニング領域に区分し、
    　前記受光部において(Ｍ／ＫＱ)行(Ｎ／Ｒ)列に２次元配列されたビニング領域について順次に行毎に、該行にあるビニング領域に含まれる画素の読出用スイッチを閉じさせて、これらの画素のフォトダイオードで発生した電荷を前記出力部に入力させ、各ビニング領域に含まれるＫＱＲ個の画素から出力された電荷の量の和に応じたデジタル値を順次に列毎にＫ回繰り返して前記出力部から出力させる、
    　ことを特徴とする固体撮像装置（ただし、Ｍ，Ｎは２以上の整数、ｍは１以上Ｍ以下の整数、ｎは１以上Ｎ以下の整数、Ｑ，Ｒは１以上の整数、Ｋは２以上の整数）。
  2. 　前記出力部が、各ビニング領域に含まれる画素から出力された電荷の量の和に応じたデジタル値を記憶する記憶部を含み、
    　前記制御部が、前記記憶部に記憶されたデジタル値を順次に列毎にＫ回繰り返して前記記憶部から読み出して出力させる、
    　ことを特徴とする請求項１に記載の固体撮像装置。
  3. 　前記出力部が、各ビニング領域に含まれる画素から出力された電荷の量の和に応じたデジタル値を順次に列毎に記憶するＫ個のＦＩＦＯメモリを前記記憶部として含み、
    　前記制御部が、これらＫ個のＦＩＦＯメモリから順次にデジタル値を出力させることで、各ビニング領域に含まれる画素から出力された電荷の量の和に応じたデジタル値を順次に列毎にＫ回繰り返して出力させる、
    　ことを特徴とする請求項２に記載の固体撮像装置。
  4. 　前記出力部が、各ビニング領域に含まれる画素から出力された電荷の量の和に応じたデジタル値を順次に列毎に記憶するＦＩＦＯメモリを前記記憶部として含み、
    　前記制御部が、前記ＦＩＦＯメモリからデジタル値を出力させるとともに該デジタル値を前記ＦＩＦＯメモリに記憶させることで、各ビニング領域に含まれる画素から出力された電荷の量の和に応じたデジタル値を順次に列毎にＫ回繰り返して出力させる、
    　ことを特徴とする請求項２に記載の固体撮像装置。
  5. 　前記読出用配線ＬＯ,ｎにより互いに接続された前記受光部および前記出力部を各々含む複数のブロックを備え、
    　各ブロックの前記受光部が行方向に並列配置されている、
    　ことを特徴とする請求項１～４の何れか１項に記載の固体撮像装置。
  6. 　請求項１～５の何れか１項に記載の固体撮像装置と、Ｘ線発生装置とを備え、
    　前記Ｘ線発生装置から出力されて撮像対象物を透過したＸ線を前記固体撮像装置により撮像する、
    　ことを特徴とするＸ線撮像システム。
  7. 　前記固体撮像装置が撮像期間中に前記受光部における列方向に移動する、
    　ことを特徴とする請求項６に記載のＸ線撮像システム。
  8. 　入射光強度に応じた量の電荷を発生するフォトダイオードと、このフォトダイオードと接続された読出用スイッチと、を各々含むＭＮ個の画素Ｐ１,１～ＰＭ,ＮがＭ行Ｎ列に２次元配列された受光部と、
    　前記受光部における第ｍ行のＮ個の画素Ｐｍ,１～Ｐｍ,Ｎそれぞれの読出用スイッチに対し開閉動作を指示する第ｍ行選択制御信号を与える行選択用配線ＬＶ,ｍと、
    　前記受光部における第ｎ列のＭ個の画素Ｐ１,ｎ～ＰＭ,ｎそれぞれの読出用スイッチと接続され、前記Ｍ個の画素Ｐ１,ｎ～ＰＭ,ｎのうちの何れかの画素のフォトダイオードで発生した電荷を、該画素の読出用スイッチを介して読み出す読出用配線ＬＯ,ｎと、
    　前記読出用配線ＬＯ,１～ＬＯ,Ｎそれぞれと接続され、前記読出用配線ＬＯ,ｎを経て入力された電荷の量に基づいて生成されたデジタル値を出力する出力部と、
    　を備える固体撮像装置を駆動する方法であって、
    　前記受光部においてＭ行Ｎ列に２次元配列された画素Ｐ１,１～ＰＭ,Ｎを各々Ｑ行Ｒ列の画素からなる単位領域に区分し、これらの(Ｍ／Ｑ)行(Ｎ／Ｒ)列に２次元配列された単位領域を各々Ｋ行１列の単位領域からなるビニング領域に区分し、
    　前記受光部において(Ｍ／ＫＱ)行(Ｎ／Ｒ)列に２次元配列されたビニング領域について順次に行毎に、該行にあるビニング領域に含まれる画素の読出用スイッチを閉じさせて、これらの画素のフォトダイオードで発生した電荷を前記出力部に入力させ、各ビニング領域に含まれるＫＱＲ個の画素から出力された電荷の量の和に応じたデジタル値を順次に列毎にＫ回繰り返して前記出力部から出力させる、
    　ことを特徴とする固体撮像装置駆動方法（ただし、Ｍ，Ｎは２以上の整数、ｍは１以上Ｍ以下の整数、ｎは１以上Ｎ以下の整数、Ｑ，Ｒは１以上の整数、Ｋは２以上の整数）。
  9. 　前記出力部において、各ビニング領域に含まれる画素から出力された電荷の量の和に応じたデジタル値を記憶する記憶部を用い、
    　前記記憶部に記憶されたデジタル値を順次に列毎にＫ回繰り返して前記記憶部から読み出して出力させる、
    　ことを特徴とする請求項８に記載の固体撮像装置駆動方法。
  10. 　前記出力部において、各ビニング領域に含まれる画素から出力された電荷の量の和に応じたデジタル値を順次に列毎に記憶するＫ個のＦＩＦＯメモリを前記記憶部として用い、
    　これらＫ個のＦＩＦＯメモリから順次にデジタル値を出力させることで、各ビニング領域に含まれる画素から出力された電荷の量の和に応じたデジタル値を順次に列毎にＫ回繰り返して出力させる、
    　ことを特徴とする請求項９に記載の固体撮像装置駆動方法。
  11. 　前記出力部において、各ビニング領域に含まれる画素から出力された電荷の量の和に応じたデジタル値を順次に列毎に記憶するＦＩＦＯメモリを前記記憶部として用い、
    　前記ＦＩＦＯメモリからデジタル値を出力させるとともに該デジタル値を前記ＦＩＦＯメモリに記憶させることで、各ビニング領域に含まれる画素から出力された電荷の量の和に応じたデジタル値を順次に列毎にＫ回繰り返して出力させる、
    　ことを特徴とする請求項９に記載の固体撮像装置駆動方法。
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