JPH10250147A - マルチビーム画像形成装置 - Google Patents
マルチビーム画像形成装置Info
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- JPH10250147A JPH10250147A JP9061260A JP6126097A JPH10250147A JP H10250147 A JPH10250147 A JP H10250147A JP 9061260 A JP9061260 A JP 9061260A JP 6126097 A JP6126097 A JP 6126097A JP H10250147 A JPH10250147 A JP H10250147A
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Abstract
れ、各画像データに応じて変調されたビームの出射を各
配置位置に応じて開始する場合に高品質の画像を実現す
る。 【解決手段】 位相同期回路23aは画素クロックVC
LKを同期検知信号DETP1により位相同期をとった
画素クロックVCLKAを分周回路24に出力する。同
期検知信号DETP1はLD1、LD2による主走査方
向の走査時間間隔の分だけ遅延回路110により遅延さ
れ、位相同期回路23bは位相同期回路23aからの画
素クロックVCLKAを遅延回路30により遅延された
同期検知信号DETP1aにより位相同期をとった画素
クロックVCLKBを出力する。遅延回路111は画素
クロックVCLKBを遅延した画素クロックVCLKB
1を分周回路24bに出力する。
Description
いて画像を略同時に書き込むマルチビーム画像形成装置
に関し、特に複数のラインメモリの各々にライン毎に順
次書き込まれた複数ライン分の画像データを略同時に読
み出す際の制御に関する。
化しようとすると、ビデオクロックの周波数が高速にな
り、入手可能なICやLD(レーザダイオード)ドライ
バがないので、例えば特開平4−20066号公報に示
すように複数の書き込みビームの各々に異なる画像を割
り当てて光変調を行う方法が提案されている。この方法
によれば、n個のLDを用いて同時にnラインを書き込
む場合にはビデオクロックの周波数を1/nにすること
ができる。
インメモリをトグルして2ライン分の画像データをライ
トクロックでライン毎に順次書き込み、この2ラインメ
モリに書き込まれた各ラインの画像データを、ライトク
ロックの1/2の周波数のリードクロックで略同時に読
み出して2つのLDの各々に印加することができる。
−8887号公報に示すように複数のビームを検知した
個々の同期検知信号により位相合わせを行った読み出し
クロックで読み出す方法が提案されている。この方法に
よれば、例えば2個の発光素子は、主走査方向にずれて
配置されていても、各画像データに応じて変調されたビ
ームの出射を各配置位置に応じて開始する。
ムを検知した個々の同期検知信号により位相合わせを行
って読み出しクロックを生成するための位相同期回路
は、通常1/mドット単位で位相合わせを行う。したが
って、従来の方法によれば、2ビーム方式の場合、位相
合わせ回路により第1ビーム用の読み出しクロックの位
相が1/mドット進むと共に第2ビーム用の読み出しク
ロックの位相が1/mドット遅れると、位相合わせによ
るずれ量が加算されて2/mドット分の位相差が発生
し、これにより縦線の画像が曲がる等の異常画像が発生
するという問題点がある。
査方向の間隔に依っては、第2ビームのラインメモリの
リードクロックとリードリセット信号のセットアップタ
イムやホールドタイムにマージンが無くなると異常画像
が発生する。更に、ラインメモリのライトリセットとリ
ードリセットをカウンタとレジスタを用いて行うと、回
路構成が複雑になる。
発光素子が主走査方向にずれて配置され、各画像データ
に応じて変調されたビームの出射を各配置位置に応じて
開始する構成において、各ラインメモリの読み出しクロ
ックの位相差のずれ量を低減して高品質の画像を実現す
ることができるマルチビーム画像形成装置を提供するこ
とを目的とする。
達成するために、主走査方向にずれて配置され、各画像
データに応じて変調されたビームの出射を各配置位置に
応じて開始するn個の発光素子と、前記n個の発光素子
に対する画像データをそれぞれ記憶するn個のラインメ
モリと、前記n個の発光素子が出射する各ビームを受光
して同期検知信号を出力する1つの同期検知素子と、前
記n個の発光素子の第1の発光素子が出射して前記同期
検知素子により検知された第1ビームの同期検知信号に
基づいてクロックの位相同期を行う第1の位相同期回路
と、前記第1ビームの同期検知信号を前記発光素子によ
る主走査方向の走査時間間隔の分だけ遅延する第1の遅
延回路と、前記第1の遅延回路により遅延された第1ビ
ームの同期検知信号に基づいて第1の位相同期回路によ
り位相同期されたクロックの位相同期を行うn−1個の
位相同期回路と、前記n−1個の位相同期回路により位
相同期された各クロックを遅延して他のビーム用のクロ
ックを生成するn−1個の第2の遅延回路と、前記第1
の位相同期回路と前記第2の遅延回路により生成された
各クロックを1/nに分周してそれぞれ前記n個のライ
ンメモリのリードクロックを生成するn個の分周回路と
を備えたことを特徴とする。
1ビームの同期検知信号に基づいて他の発光素子用のn
−1個のダミー同期検知信号を生成すると共に、前記n
個のラインメモリのライトリセットを前記第1ビームの
同期検知信号により行い、前記n個のラインメモリのラ
イトを前記第1ビームの同期検知信号とn−1個のダミ
ー同期検知信号に基づいてトグル動作させることを特徴
とする。
前記位相同期回路が、前記n個のラインメモリのライト
クロックの位相同期を行うことを特徴とする。
施の形態を説明する。図1は本発明に係るマルチビーム
画像形成装置の一実施形態を示す構成図、図2は図1の
2つのレーザダイオードの配置位置を示す説明図、図3
は図1のマルチビーム画像形成装置における2つのレー
ザビームの副走査方向の走査位置を示す説明図、図4は
図1のマルチビーム画像形成装置における2つのレーザ
ビームの主走査方向の走査位置を示す説明図、図5は図
1のマルチビーム画像形成装置の同期検知回路を示す回
路図、図6は図5の同期検知回路により検知される同期
検知信号を示す説明図、図7は図1のマルチビーム画像
形成装置の概略構成を示すブロック図、図8は図7のA
SICの構成を詳細に示すブロック図、図9は図8のダ
ミー同期検知信号発生回路を詳細に示すブロック図、図
10は図8のASICの主要信号を示すタイミングチャ
ートである。
示すブロック図、図12は図11のLCLR信号を示す
タイミングチャート、図13は図8のASIC内のリー
ドイネーブル信号遅延回路を詳細に示すブロック図、図
14は図8のASIC内の要部回路を詳細に示すブロッ
ク図、図15は図14の位相同期回路の一例を詳細に示
すブロック図、図16は図15の位相同期回路の主要信
号を示すタイミングチャートである。
LDユニット2が実装され、LDユニット2には一例と
して2個のLD1、LD2が実装されている。なお、L
Dの数が3個以上であっても基本的な考え方は同一であ
る。LD1、LD2から出射された各レーザビームは、
共通のコリメートレンズ3により平行化され、次いでビ
ームコンプレッサ4によりビームの副走査方向のみがポ
リゴンスキャナ5の反射面上に集光される。ポリゴンス
キャナ5は矢印で示す主走査方向に回転し、これにより
レーザビームが主走査方向に等角速度で偏向される。こ
のビームはfθレンズ6により等速度偏向に補正された
後、感光体7上に照射されると共に同期検知素子8によ
り検出される。感光体7は副走査方向に回転している。
は、図2に示すように主走査方向については距離aだけ
離れ、副走査方向については距離bだけ離れて配置され
ている。そして、LD1、LD2から出射されて図3に
示すようにポリゴンスキャナ5により反射される2つの
ビームは、ビームコンプレッサ4がビームの副走査方向
のみを集光するので副走査方向に距離Cだけ離れ、ま
た、距離Cは距離bより非常に小さい値となる。
のビームは図4に示すように、LD1、LD2の主走査
方向の距離aの分だけずれて同期検知素子8により受光
される。同期検知素子8は図5に示すように一例として
フォトダイオード(PD)9を有し、PD9がビームを
受光すると電流Iが流れ、V1(=I・R)が基準電圧
Vref を越えるとコンパレータ10が正のパルスの同期
検知信号DETPを出力する。この場合、図6に示すよ
うに1周期においてLD1の第1ビームを検出した時の
同期検知信号DETP1と、LD2の第2ビームを検出
した時の同期検知信号DETP2が生成され、また、同
期検知信号DETP1より同期検知信号DETP2が遅
れる。
は本発明のマルチビーム画像形成装置を構成している。
図7においては書き込み速度は読み取り速度の1/2で
あり、CCD11は原稿画像を読み取ってその画像信号
をIPU(画像処理ゲートアレイ)12に出力する。I
PU12はCCD11からの画像信号に基づいて画像デ
ータSDATAとクロック信号SCLKをGAVD(ビ
デオ処理ゲートアレー)13に出力する。
SDATA、SCLKと、後述するような第1ビームの
同期検知信号DETP1と画像クロックVCLKに基づ
いて、また、FIFOメモリ16、17を用いて画像デ
ータVDATA及びクロック信号VCLKをASIC1
4に出力する。ここで、FIFOメモリ16、17は、
読み取り時と書き込み時では画素周波数が異なるのでそ
のタイミング調整を行う。また、本実施形態では、第1
ビームの本物の同期検知信号(以下、本物同期検知信
号)DETP1と、本物同期検知信号DETP1に基づ
いて生成されたダミーの同期検知信号(以下、ダミー同
期検知信号)DETP1’と、第2ビームの同期検知信
号DETP2が用いられている。
号VDATA、VCLKと、本物同期検知信号DETP
1と第2ビーム同期検知信号DETP2に基づいて、ま
た、FIFOメモリ18、19を用いてクロック信号V
CLKの1/2の速度のLD1用の画像データVDAT
A1及びそのクロック信号VCLK1を生成して第1L
D制御部15aに出力すると共に、同じくクロック信号
VCLKの1/2の速度のLD2用の画像データVDA
TA2及びそのクロック信号VCLK2を生成して第2
LD制御部15bに出力する。FIFOメモリ18、1
9は後述するようにGAVD13からの1ビームデータ
VDATAを2ビームデータVDATA1、VDATA
2に変換するために用いられる。
FIFOメモリ18、19のライト、リード処理部/1
ビーム→2ビーム変換部21と、ダミー同期信号発生部
/LCLR発生部22と、位相同期回路23とクロック
分周部24を有する。ダミー同期信号発生部(22)で
は図9に示すように、カウンタ31により画素クロック
VCLKをカウントし、次いでコンパレータ32により
カウンタ31のカウント値と、本物同期検知信号DET
P1の1周期の1/2に対応する設定値を比較する。そ
して、ワンショット発生回路33によりコンパレータ3
2の比較結果が一致した時に所定パルス幅のダミー同期
検知信号DEPT1’を発生し、次いで図10に示すよ
うにORゲート34によりダミー同期検知信号DEPT
1’と本物同期検知信号DETP1の論理和信号DET
P1Aを出力する。
示すようにDフリップフロップ35、36、37、イン
バータ38及びANDゲート39を有し、図10、図1
2に示すように信号DETP1Aがハイとなる期間中に
2画素クロック期間だけハイとなる信号LCLRを発生
する。
ーブル信号REの発生回路を示している。カウンタ10
1、102はそれぞれ本物同期検知信号DETP1と第
2ビーム同期検知信号DETP2によりクリアされて画
素クロックVCLK1、VCLK2をカウントする。コ
ンパレータ103、104はそれぞれカウンタ101、
102の各カウント値と、LD1、LD2の主走査方向
の距離aの分に対応した各設定値を比較し、一致した時
に図10に示すように時間dだけずれたFIFOメモリ
18、19のリードイネーブル信号RE1、RE2を出
力する。
ト、リード処理部/1ビーム→2ビーム変換部21と、
位相同期回路23とクロック分周部24を示している。
位相同期回路23は2系統の位相同期回路23a、23
bを有し、クロック分周部24も同様に2系統の分周回
路24a、24bを有する。
インメモリのライトクロック)VCLKを同期検知信号
DETP1により位相同期をとった画素クロックVCL
KAを分周回路24aと位相同期回路23bに出力す
る。また、同期検知信号DETP1はLD1、LD2に
よる主走査方向の走査時間間隔の分だけ遅延回路110
により遅延され、位相同期回路23bは位相同期回路2
3aからの画素クロックVCLKAを、この遅延回路3
0により遅延された同期検知信号DETP1aにより位
相同期をとった画素クロックVCLKBを遅延回路11
1に出力する。
KBを遅延した画素クロックVCLKB1を分周回路2
4bに出力し、分周回路24a、24bはそれぞれ画素
クロックVCLKA、VCLKB1を1/2に分周して
クロックVCLK1、VCLK2を生成し、これをFI
FOメモリ18、19のリードクロックRCLKとして
印加する。
えば図15、図16に示すように、入力クロックVCL
Kを1/8周期ずつずらして8種類のクロック信号を生
成し、同期検知信号DETP1、2に最も位相が近いク
ロック信号を選択することにより、画素クロックVCL
KA、VCLKBを出力することができる。この例では
位相同期精度は1/8ドットとなる。
FOメモリ18、19は共に、本物同期検知信号DET
P1によりライトリセット(ラインアドレスリセット)
される(図示WRES)。また、他の入力信号として
は、画素クロックVCLKとGAVD13からの画像デ
ータVDATAがライトデータWDATAとして、更に
FF25のQ信号がライトイネーブル信号WEとして印
加される。
リ18、19のライトイネーブル信号WEをトグルする
ためのものであり、また、副走査画像領域有効信号FG
ATEによりリセットされる。FF25は画像有効領域
が始まった後の最初の本物の同期検知信号DETP1に
よりリセットされ、この時、FIFOメモリ18のライ
トイネーブル信号WEがハイになる。また、FF25は
信号LCLRにより出力Q、/Qがトグルし、FIFO
メモリ18、19のライトイネーブル信号WEは信号L
CLRにより交互にハイとなる。
延回路110、111が設けられておらず、また、LD
2用の位相同期回路23bが画素クロックVCLKを第
2ビームの同期検知信号DETP2により位相同期をと
っている。このような構成によれば、LD1の画素クロ
ックVCLKAの位相が位相同期回路23aにより1/
8ドット進むと共に、LD2の画素クロックVCLKB
の位相が位相同期回路23bにより1/8ドット遅れる
と、図18に示すように位相合わせによるずれ量が加算
され、分周回路24a、24bにより分周されて生成さ
れたリードクロックVCLK1、VCLK2の間には1
/4ドット分の位相差が発生する。
同期回路23bは位相同期回路23aからの画素クロッ
クVCLKAを、LD1、LD2による主走査方向の走
査時間間隔の分だけ遅延回路110により遅延された同
期検知信号DETP1により位相同期をとった画素クロ
ックVCLKBを出力し、更に遅延回路111がこの画
素クロックVCLKBを遅延した画素クロックVCLK
B1を出力するので、図19に示すように位相合わせに
よるずれ量が加算されず、リードクロックVCLK1、
VCLK2の間には1/8ドット分の位相差となる。
によれば、第1ビームのラインメモリのリードクロック
については、第1ビームの同期検知信号に基づいて位相
同期を行って分周すると共に、他のビームのラインメモ
リのリードクロックについては、第1ビームの同期検知
信号を発光素子による主走査方向の走査時間間隔の分だ
け遅延して位相同期を行い、このクロックを更に遅延し
て分周するので、各ラインメモリの読み出しクロックの
位相差のずれ量を低減して高品質の画像を実現すること
ができる。また、クロックのディレイ量を調整すること
により、第2ビーム以降のラインメモリのリードクロッ
クとリードリセット信号のセットアップタイムやホール
ドタイムにマージンを大きくすることができるので、異
常画像を防止することができる。
の同期検知信号に基づいて他の発光素子用のn−1個の
ダミー同期検知信号を生成すると共に、n個のラインメ
モリのライトリセットを第1ビームの同期検知信号によ
り行い、n個のラインメモリのライトを第1ビームの同
期検知信号とn−1個のダミー同期検知信号に基づいて
トグル動作させるので、簡単な回路で実現することがで
きる。
ンメモリのライトクロックを位相同期し、分周してリー
ドクロックを生成するので、簡単な回路で実現すること
ができる。
施形態を示す構成図である。
す説明図である。
のレーザビームの副走査方向の走査位置を示す説明図で
ある。
のレーザビームの主走査方向の走査位置を示す説明図で
ある。
路を示す回路図である。
信号を示す説明図である。
示すブロック図である。
である。
すブロック図である。
チャートである。
ク図である。
ートである。
生回路を詳細に示すブロック図である。
ロック図である。
ロック図である。
ミングチャートである。
る。
クを示すタイミングチャートである。
クを示すタイミングチャートである。
ム→2ビーム変換部 22 ダミー同期信号発生部/LCLR発生部 23a,23b 位相同期回路 24a,24b 1/2分周回路 25 FF 110,111 遅延回路
Claims (3)
- 【請求項1】 主走査方向にずれて配置され、各画像デ
ータに応じて変調されたビームの出射を各配置位置に応
じて開始するn個の発光素子と、 前記n個の発光素子に対する画像データをそれぞれ記憶
するn個のラインメモリと、 前記n個の発光素子が出射する各ビームを受光して同期
検知信号を出力する1つの同期検知素子と、 前記n個の発光素子の第1の発光素子が出射して前記同
期検知素子により検知された第1ビームの同期検知信号
に基づいてクロックの位相同期を行う第1の位相同期回
路と、 前記第1ビームの同期検知信号を前記発光素子による主
走査方向の走査時間間隔の分だけ遅延する第1の遅延回
路と、 前記第1の遅延回路により遅延された第1ビームの同期
検知信号に基づいて第1の位相同期回路により位相同期
されたクロックの位相同期を行うn−1個の位相同期回
路と、 前記n−1個の位相同期回路により位相同期された各ク
ロックを遅延して他のビーム用のクロックを生成するn
−1個の第2の遅延回路と、 前記第1の位相同期回路と前記第2の遅延回路により生
成された各クロックを1/nに分周してそれぞれ前記n
個のラインメモリのリードクロックを生成するn個の分
周回路と、を備えたマルチビーム画像形成装置。 - 【請求項2】 前記第1ビームの同期検知信号に基づい
て他の発光素子用のn−1個のダミー同期検知信号を生
成すると共に、前記n個のラインメモリのライトリセッ
トを前記第1ビームの同期検知信号により行い、前記n
個のラインメモリのライトを前記第1ビームの同期検知
信号とn−1個のダミー同期検知信号に基づいてトグル
動作させることを特徴とする請求項1記載のマルチビー
ム画像形成装置。 - 【請求項3】 前記位相同期回路は前記n個のラインメ
モリのライトクロックの位相同期を行うことを特徴とす
る請求項1または2記載のマルチビーム画像形成装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP06126097A JP3500271B2 (ja) | 1997-03-14 | 1997-03-14 | マルチビーム画像形成装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP06126097A JP3500271B2 (ja) | 1997-03-14 | 1997-03-14 | マルチビーム画像形成装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10250147A true JPH10250147A (ja) | 1998-09-22 |
JP3500271B2 JP3500271B2 (ja) | 2004-02-23 |
Family
ID=13166098
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP06126097A Expired - Fee Related JP3500271B2 (ja) | 1997-03-14 | 1997-03-14 | マルチビーム画像形成装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3500271B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011002572A (ja) * | 2009-06-17 | 2011-01-06 | Ricoh Co Ltd | 情報処理装置、画像形成装置および情報処理方法 |
-
1997
- 1997-03-14 JP JP06126097A patent/JP3500271B2/ja not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011002572A (ja) * | 2009-06-17 | 2011-01-06 | Ricoh Co Ltd | 情報処理装置、画像形成装置および情報処理方法 |
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JP3500271B2 (ja) | 2004-02-23 |
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