JPH10247733A - 薄膜トランジスタ及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】低抵抗で且つ信頼性の高い配線構造を、生産性
や歩留まりを維持しつつ実現する。 【解決手段】ゲート電極と信号配線との内の少なくとも
一方を、モリブデンを主成分とする金属からなる下層膜
６ａとアルミニウムを主成分とする金属からなる上層膜
６ｂとの積層構造とすることで、一括したウェットエッ
チング処理、エッチング形状の制御、および低い配線抵
抗の実現を可能とした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、薄膜トランジスタ
及びその製造方法に関するもので、特に低抵抗で、且つ
高温のプロセスにおいても信頼性の高い配線を提供する
ものである。

【０００２】

【従来の技術】透光性基板上に多結晶シリコン膜（以
下、多結晶Ｓｉ膜と称す）を用いて薄膜トランジスタを
形成し、高性能の薄膜トランジスタアレイを実現する技
術が様々に示されている。このような技術においては、
安価であるものの高温処理が不可能なガラス基板を透光
性基板として用いることが要望されており、このような
要望に応えることができるものとして、低温多結晶Ｓｉ
膜形成技術がここ数年実用化され始め、薄膜トランジス
タアレイの製造方法に適用されつつある。その一例を図
９を参照して説明する。

【０００３】まず、ＳｉＯｘ膜よりなるアンダーコート
膜５１が形成された透光性基板（ガラス基板）５０上に
多結晶Ｓｉ膜（図示省略）を成膜し、さらにこの多結晶
Ｓｉ膜を所定の多結晶Ｓｉ膜パターン５２に成形する。
そして、多結晶Ｓｉ膜パターン５２を形成した透光性基
板５０の全面にＳｉＯｘ膜よりなるゲート絶縁膜５３を
形成し、続けてチタンからなる下層膜とアルミニウム合
金からなる上層膜との積層膜からなる金属積層膜（図示
省略）を透光性基板５０全面に成膜する。

【０００４】成膜した金属積層膜を、ｐ型半導体領域形
成用のマスクパターンに成形したうえで、このマスクパ
ターンをマスクにして透光性基板５０の一部にホウ素
（Ｂ）を含むガスを注入し、これによって多結晶Ｓｉ膜
パターン５２にｐ型半導体領域５２Ｐを形成する。さら
に、金属積層膜に形成したマスクパターンをゲート金属
膜パターン５４にパターン成形し直す。ゲート金属膜パ
ターン５４を形成したのち、このゲート金属膜パターン
５４をマスクにして透光性基板５０の一部にリン（Ｐ）
を含むガスを注入し、これによって多結晶Ｓｉ膜パター
ン５２にｎ型半導体領域５２Ｎを形成する。

【０００５】なお、上記したイオン注入におけるマスク
として機能させたゲート金属膜パターン５４は、チタン
からなる下層膜５４ａとアルミニウム合金からなる上層
膜５４ｂとを備えており、マスクとして機能させた後も
残存させて各トランジスタのゲート電極、ＴＦＴアレイ
及び駆動回路部の信号配線の機能を果たすことになる。

【０００６】ｐ型，ｎ型の半導体領域５２Ｐ，５２Ｎを
形成したのち、透光性基板５０全面にＳｉＯｘ膜よりな
る第１層間絶縁膜５５、透明導電膜よりなる画素電極５
６、ＳｉＯｘ膜よりなる第２層間絶縁膜５７を形成す
る。そして、第１層間絶縁膜５５及び第２層間絶縁膜５
７に、多結晶Ｓｉ膜パターン５２及び画素電極５６に達
する開口を形成し、この開口上に、ソース電極５８Ｓ、
ドレイン電極５８Ｄ、及び走査配線５８ＳＢを形成す
る。ソース電極５８Ｓ、ドレイン電極５８Ｄ、走査配線
５８ＳＢは、下層側に設けたチタン膜５８ａと上層側に
設けたアルミニウム膜５８ｂとの積層膜から構成されて
いる。

【０００７】その後、透光性基板５０上に、ＳｉＮｘ膜
よりなるパッシベーション膜５９を形成し、さらに、水
素雰囲気中での熱処理により、半導体層（多結晶Ｓｉ膜
パターン５２）の活性化を経て、画素部Ａと、画素トラ
ンジスタ部Ｂと、駆動回路部Ｃと、ゲート配線部Ｄとを
有する多結晶ＴＦＴアレイが完成する。

【０００８】なお、図中、符号５２ＬＤは、ｎ型半導体
領域５２Ｎに隣接して形成された低ドープｎ型半導体領
域であり、６０はゲート絶縁膜５３とゲート金属膜パタ
ーン５４との間に形成された第２ゲート絶縁膜である。

【０００９】以上のようにして製造した多結晶ＳｉＴＦ
Ｔアレイは、ＣＭＯＳ構造のトランジスタよりなる駆動
回路部を同一基板上に同時に作り込むことができ、液晶
パネルの製造コストの大幅な削減が実現できるうえに、
スイッチング素子及び信号配線を小型・細線化でき、高
い画素開口率、或いは高い精細度が可能になるという特
徴がある。

【００１０】上記した従来の薄膜トランジスタでは、ゲ
ート電極や信号配線となるゲート金属膜パターン５４の
主たる構成成分として、低抵抗のＡｌ合金（上層膜５４
ｂ）を用いており、これによって信号配線の遅延による
表示性能の低下を防いでいる。しかしながら、Ａｌ合金
を主たる構成成分としてゲート金属膜パターン５４を構
成するためには、上層膜（アルミニウム合金膜）５４ｂ
の下層にチタンからなる下層膜５４ａを配置した積層構
造を取らざるを得なかった。これは次のような理由によ
っている。

【００１１】単層のＡｌ合金膜でゲート金属膜パターン
５４を構成すると、後の工程において、第１，第２の層
間絶縁膜５５，５７を成膜する際に行う４００℃以上の
熱工程によって、ゲート金属膜パターン５４やその上に
位置する層間絶縁膜５５，５７が浮く、若しくは剥離す
るといった不都合が生じる。このような不都合が発生す
る原因は必ずしも明らかではないものの、次のように推
察される。

【００１２】ゲート金属膜パターン５４の下地層である
ゲート絶縁膜５３及びアンダーコート膜５１に用いてい
るＳｉＯｘ膜は、構造上、水分を吸着して保持している
が、これら水分は第１，第２の層間絶縁膜５５，５７の
成膜時の熱工程によりある程度ＳｉＯｘ膜から脱離する
ことが避けられない。ところが、脱離した水分は次の
式に示すように、ゲート金属膜パターン５４の主成分で
あるＡｌと反応して水素を発生させる。そして、このよ
うにして発生した水素は第１，第２の層間絶縁膜５５，
５７、あるいはゲート金属膜パターン５４を押し上げ、
これによって膜浮きや剥離を生じさせてしまう。

【００１３】２Ａｌ＋３Ｈ₂Ｏ→Ａｌ₂Ｏ₃＋３Ｈ₂↑… これに対して、上述のようにアルミニウム合金からなる
上層膜５４ｂの下層にチタンからなる下層膜５４ａを設
け、下層膜５４ａを、ＳｉＯｘ膜から脱離する水分に対
するバリア層として作用させれば、上記不都合を解消す
ることができる。

【００１４】

【発明が解決しようとする課題】しかしながら、ゲート
金属膜パターン５４として、上記した積層構成を用いる
ことで水分分離に起因する上記不都合を解消した従来の
薄膜トランジスタアレイにおいても、（１）歩留まりが
低下する、（２）Ｔｉ残さが発生する、（３）ゲート金
属膜パターン５４の主成分として、Ａｌ合金を用いた場
合に問題となる配線間ショートを防止することができな
い、といった課題が明らかとなった。以下、説明する、（１）の課題の説明 バリア層として追加された下層膜５４ａ（チタン）の加
工は、ドライエッチングによってしか行えない。そのた
め、上層膜５４ｂ（アルミニウム合金）の加工に行って
いたウエットエッチング工程のほかに、新たにドライエ
ッチング工程が必要になり、工程数が増えることなる。
そのうえ、ドライエッチング自体がウェットエッチング
工程に比べて生産性が悪いうえに、基板表面にフレーク
等が乗ってエッチング不良を引き起こし易い。このよう
な理由により、チタンの下層膜５４ａを設けると、歩留
まりを低下させる原因となる。

【００１５】（２）の課題の説明 ゲート金属膜パターン５４を形成するドライエッチング
工程を行う際、先に行ったｐ型半導体領域５２Ｐの形成
工程（イオン注入）によるダメージによって、ゲート絶
縁膜５３上にドライエッチング時のＴｉ残さが生じる。
このようなＴｉ残さは、後の工程において行われるイオ
ン注入等の作業（例えば、ｎ型半導体領域５２Ｎを形成
する工程等において行われるイオン注入）において、不
要なマスクとなって加工精度（イオン注入の精度等）を
劣化させる。

【００１６】（３）の課題の説明 ゲート金属膜パターン５４の主成分としてアルミニウム
合金を用いる場合には、アルミニウム合金からヒロック
が発生する。このようなヒロックを防止するには、ゲー
ト金属膜形成後のプロセス温度を十分下げればよいので
あるが、薄膜トランジスタの性能を低下させずにプロセ
ス温度を低温化する技術は現在までのところ実現してい
ない。これに対して、上層膜５４ｂ（アルミニウム合
金）中の添加元素濃度を高くしても、上記したヒロック
を防止することができる。ところが、アルミニウム合金
中の添加元素濃度を高くすることは配線抵抗の上昇を招
くことになる。

【００１７】そのため、ヒロックを防止したうえで十分
低い配線抵抗を得るためには、ゲート金属膜パターン５
４の膜厚を厚くせざるを得ない。しかしながら、アルミ
ニウム合金の膜においてヒロックが発生する密度には膜
厚依存性があり、膜厚が厚いほどヒロック発生密度が上
昇し、かつ、その形状が大きくなる傾向にある。そのた
め、ヒロックを防止するために上層膜５４ｂの膜厚を厚
くすれば、そのことを原因として、またヒロックが発生
しやすくなるという悪循環を生んでしまい、これではヒ
ロックの防止にはならない。そのうえ、ゲート金属膜パ
ターン５４の膜厚が厚くなると、その上に形成される第
１，第２の層間絶縁膜５５，５７の被覆性が悪くなり、
このことが配線間ショートの原因にもなる。

【００１８】上記のことは、ゲート金属膜パターン５４
を上層膜５４ｂ（アルミニウム合金）と下層膜５４ａ
（チタン）との積層構造にしたところで変わることはな
い。すなわち、積層構造のゲート金属膜パターン５４で
は、下層膜５４ａ（チタン）の比抵抗が約１００μΩ・c
mと高いために、ゲート金属膜パターン５４の配線抵抗
を下げるためには上層膜５４ｂ（アルミニウム合金）の
膜厚を厚くしなければならず、これでもやはり、ヒロッ
クが発生しやすくなったり、ゲート金属膜パターン５４
上に形成される第１，第２の層間絶縁膜５５，５７によ
るゲート金属膜パターン５４の被覆性（カバレッジ）が
悪化し、配線間ショートが発生しやすくなっていた。

【００１９】

【課題を解決するための手段】本発明は、基板上に半導
体層、ゲート絶縁膜、ゲート電極、ソース・ドレイン電
極、および信号配線を設けてなる薄膜トランジスタにお
いて、前記ゲート電極及び前記信号配線のうちの少なく
とも一方は、モリブテンを主成分とする金属からなる下
層膜と、アルミニウムを主成分とする金属からなり前記
下層膜の上に積層された上層膜とを有していることに特
徴を有している。

【００２０】

【発明の実施の形態】請求項１記載の発明は、基板上に
半導体層、ゲート絶縁膜、ゲート電極、ソース・ドレイ
ン電極、および信号配線を設けてなる薄膜トランジスタ
であって、前記ゲート電極と前記信号配線とのうちの少
なくとも一方は、モリブテンを主成分とする金属からな
る下層膜と、アルミニウムを主成分とする金属からなり
前記下層膜の上に積層された上層膜とを有していること
に特徴を有しており、これにより次のような作用を有す
る。

【００２１】第１に、アルミニウムを主成分とする金属
からなる上層膜と、モリブデンを主成分とする金属から
なる下層膜とを、ドライエッチング手法を用いることな
く、同一のエッチング液を用いたウェットエッチング手
法によりパターニングすることができる。

【００２２】第２に、モリブデンを主成分とする金属か
らなる膜は、チタン膜に代わる良質な水分透過に対する
バリア層となる。また、モリブデンを主成分とする金属
からなる膜は、チタン膜の場合に見られたようなイオン
注入時のダメージに起因するドライエッチング時の残さ
が生じない。

【００２３】第３に、ヒロックを抑制しつつ配線抵抗を
低減するができる。モリブデンを主成分とする金属の比
抵抗は、添加元素の濃度の増加に伴い僅かながら上昇す
るものの比較的低いものとなる。例えば、添加元素とし
てタングステンを用いた場合には、ほぼ１５〜２０μΩ
・cmとなる。そのため、アルミニウムを主成分とする金
属からなる上層膜とモリブデンを主成分とする金属から
なる下層膜とを積層して、ゲート電極や信号配線を構成
した場合、アルミニウムを主成分とする金属からなる上
層膜の厚みをそれほど厚くしなくても十分低い配線抵抗
を実現することができる。一方、アルミニウムを主成分
とする金属からなる膜においてヒロックが発生する密度
には膜厚依存性があり、膜厚が薄いほどヒロック発生密
度が減少し、かつ、その形状が小さくなる傾向にある。
そのため、比較的比抵抗の低いモリブデンを主成分とす
る金属からなる下層膜を設けることで、上層膜（アルミ
ニウムを主成分とする金属）の膜厚を薄くすることがで
きる本発明の構成では、以降の熱工程によるヒロックの
発生を抑制することができる。また、上層膜の厚みをそ
れほど厚くする必要がないため、ゲート電極や信号配線
の上にさらに形成する膜の被覆性が悪くなって配線間シ
ョートの原因となることも起きない。

【００２４】第４に、下層膜（モリブデンを主成分とす
る金属）が含有するモリブデン以外の添加元素の濃度を
制御することで、下層膜と上層膜（アルミニウムを主成
分する金属）の積層構造の形状を制御することができ
る。ゲート電極や信号配線を構成する上層膜としてアル
ミニウムを主成分とする金属をどのように構成するか
は、設計上必要となる配線抵抗、あるいは薄膜トランジ
スタの製造プロセスを鑑みて決定されるが、そのエッチ
ング速度は、アルミニウムを主成分とする金属に添加す
る添加元素の種類、濃度によって各々異なる。一方、モ
リブデンを主成分とする金属からなる下層膜のエッチン
グ速度は、モリブデンを主成分とする金属に添加する添
加元素の濃度を適当に選ぶことで実用的な範囲内で制御
することが可能である。従って、上層膜のエッチング速
度に応じて下層膜の添加元素の濃度を選択すれば、上層
膜と下層膜とのエッチング速度を制御して所望のパター
ン形状を得ることができる。

【００２５】請求項２記載の発明は、請求項１に係る薄
膜トランジスタにおいて、前記上層膜の膜厚が５０ｎｍ
以上、１５０ｎｍ以下であることに特徴を有しており、
これによって次のような作用を有する。すなわち、ゲー
ト電極或いは信号配線の表面でのヒロックの発生を効率
よく抑御することが可能となる。また、上層膜の上に更
に膜を堆積する際にもヒロックの成長による配線間ショ
ートを防止することができると同時に、高温プロセスに
おいても比抵抗の低いＡｌ膜或いは添加元素濃度の低い
Ａｌ合金膜を用いることができる。

【００２６】請求項３記載の発明は、請求項１または２
に係る薄膜トランジスタにおいて、前記下層膜のタング
ステン濃度が０．５原子％以上、３０原子％以下である
ことに特徴を有しており、これにより次のような作用を
有する。すなわち、タングステン濃度が０．５原子％以
下であれば、下層膜のエッチングレートが大きくなりす
ぎて、アンダーカットが生じやすくなる。一方、タング
ステン濃度が３０原子％以上であれば、下層膜のウエッ
トエッチングが不可能となってしまう。そのため、タン
グステン濃度をこの範囲内に限定することで、下層膜を
ウェットエッチング法によって残さ無くエッチングする
ことができるうえ、下層膜のエッチング速度を、上層膜
のエッチング速度に合わせて制御することが可能とな
る。

【００２７】請求項４記載の発明は、基板上に、半導体
層、ゲート絶縁膜、ゲート電極、ソース・ドレイン電
極、および信号配線を形成してなる薄膜トランジスタの
製造方法であって、前記ゲート電極ないし前記信号配線
を形成する工程は、モリブテンを主成分とする金属から
なる下層膜を形成したのち、この下層膜の上に、アルミ
ニウムを主成分とする金属からなる上層膜を重ねて形成
し、これら下層膜および上層膜を、ウェットエッチング
により所定のパターンに同時に形成する手順を含んでい
ることに特徴を有しており、これにより次のような作用
を有する。

【００２８】アルミニウムを主成分とする金属からなる
上層膜とモリブデンを主成分とする金属からなる下層膜
とを同一のエッチング液を用いて同時に所定のパターン
に形成することで、高い生産性が実現できる。また、ウ
ェットエッチング法を用いることができるため、フレー
ク等によるエッチング残りが無くなる。

【００２９】請求項５記載の発明は、請求項４に係る薄
膜トランジスタの製造方法であって、前記下層膜とし
て、モリブテンとタングステンとの合金膜を用い、か
つ、この下層膜の形成工程において、前記タングステン
の濃度を、下層膜のエッチング速度が前記上層膜のエッ
チング速度と同じか若しくは遅くなる値に制御すること
に特徴を有しており、これにより次のような作用を有す
る。すなわち、上層膜のエッチング速度に合わせて、下
層膜のエッチング速度を制御することができ、これによ
って、ゲート電極や信号配線の形状を、緩やかなテーパ
形状にするといった任意の形状に制御することが容易と
なる。

【００３０】以下、本発明の実施の形態である薄膜トラ
ンジスタアレイ及びその製造方法を、図１〜図８を参照
して説明する。

【００３１】まず、この薄膜トランジスタアレイの構造
を図１を参照して説明する。すなわち、ガラス基板等か
らなる透光性基板１のうえに、ＳｉＯｘからなるアンダ
ーコート膜２が設けられている。アンダーコート膜２の
うえには、多結晶Ｓｉ膜パターン３が設けられている。
多結晶Ｓｉ膜パターン３には、Ｐ型半導体領域３ＰとＮ
型半導体領域３Ｎと低ドープｎ型半導体領域３ＬＤとが
設けられている。

【００３２】さらに、透光性基板１には多結晶Ｓｉ膜パ
ターン３を覆って第１ゲート絶縁膜４と第２ゲート絶縁
膜５とが形成されており、第２ゲート絶縁膜５の上層に
は、ゲート金属膜パターン６が形成されている。ゲート
金属膜パターン６は下層膜６ａと上層膜６ｂとを積層し
て構成されており、下層膜６ａはモリブデン−タングス
テン合金（以下、Ｍｏ−Ｗ合金と称す）から構成されて
いる。上層膜６ｂはアルミニウム−ジルコニウム合金
（以下、Ａｌ−Ｚｒ合金と称す）から構成されている。
ゲート金属膜パターン６は各トランジスタのゲート電
極、画素トランジスタ部や駆動回路部の信号配線の機能
を果たしている。

【００３３】さらに、透光性基板１には、ゲート金属膜
パターン６を覆って第１層間絶縁膜７が形成されてお
り、第１層間絶縁膜７のうえには、第２層間絶縁膜９
と、ＩＴＯ等の透明導電膜からなる画素電極８とが形成
されている。第１，第２層間絶縁膜７，８は例えばＳｉ
Ｏｘから構成されている。第２層間絶縁膜９の上層に
は、ソース電極１０Ｓ、ドレイン電極１０Ｄ、走査配線
１０ＳＢが配設されている。これら電極１０Ｓ，１０
Ｐ，１０ＳＢは、チタン膜（以下、Ｔｉ膜と称す）１０
ａとアルミニウム膜（以下、Ａｌ膜と称す）１０ｂとを
積層して形成されており、Ｐ型，Ｎ型の半導体領域３
Ｐ，３Ｎないし画素電極８にそれぞれ接続されている。
透光性基板１には、これら電極１０Ｓ，１０Ｄ，１０Ｓ
Ｂを覆ってＳｉＮｘよりなるパッシベーション膜１１が
形成されている。このようにして、画素部Ａ，画素トラ
ンジスタ部Ｂ、駆動回路部Ｃおよびゲート配線部Ｄを備
えた薄膜トランジスタアレイが構成されている。

【００３４】次に、この薄膜トランジスタアレイの製造
方法を説明する。ガラス基板等の透光性基板１のうえ
に、ＳｉＯｘ等よりなるアンダーコート膜２を成膜す
る。さらに、アンダーコート膜２上にアモルファスＳｉ
膜を成膜し、所定の熱処理を加えた後、エキシマレーザ
ーを照射することで多結晶Ｓｉ膜３’を形成する。（図
２（ａ）参照） 次に、多結晶Ｓｉ膜３’をウエットエッチングを用いた
リソグラフィ工程により所定の多結晶Ｓｉ膜パターン３
に形成した後、基板全面にＳｉＯｘよりなる第１ゲート
絶縁膜４、及びＴａＯｘよりなる第２ゲート絶縁膜５を
連続的に成膜する。更に、第２ゲート絶縁膜５上に、Ｍ
ｏ−Ｗ合金からなる下層膜６ａとＡｌ−Ｚｒ合金からな
る上層膜６ｂとを成膜して積層する。（図２（ｂ）参
照） 次に、駆動回路部Ｃの所定領域にｐ型トランジスタを形
成する。この工程は、まず、上層膜６ｂ上に所定のフォ
トレジストパターン（図示省略）を形成し、燐酸、硝
酸、酢酸、及び水の混合液を用いて下層膜６ａと上層膜
６ｂとを、一括でウェットエッチングすることで、上下
層膜６ａ，６ｂからなるイオン注入用のマスクパターン
１２を作成する。（図２（ｃ）参照） マスクパターン１２をマスクとし、多結晶Ｓｉ膜パター
ン３の一部にＢ（ホウ素）を含むガスを選択的に注入し
てｐ型半導体領域３Ｐを形成する。（図２（ｄ）参照） 更に続けて、マスクパターン１２が形成された透光性基
板１上に、所定のフォトレジストパターンを形成し、再
び、燐酸、硝酸、酢酸、及び水の混合液を用いてマスク
パターン（下層膜６ａおよび上層膜６ｂ）１２を一括で
ウェットエッチングすることで、マスクパターン１２を
ゲート金属膜パターン６に成形する。ゲート金属膜パタ
ーン６は、ｐ型トランジスタのゲート電極、ｎ型トラン
ジスタのゲート電極、およびこの画素トランジスタ部Ｂ
や駆動回路部Ｃの信号配線の機能を果たす部分を有して
いる。（図２（ｅ）参照） 続けて、透光性基板１上に所定のフォトレジストパター
ン（図示省略）を形成したうえで、Ｆ系のガスを用いた
反応性イオンエッチングを施すことで、第２ゲート金属
膜５をパターニングする。これにより、第２ゲート絶縁
膜パターン５ＬＤを、画素トランジスタ部Ｂのゲート電
極となるゲート金属膜パターン６の側方位置に形成す
る。そして、ゲート金属膜パターン６及び第２ゲート絶
縁膜パターン５ＬＤをマスクとして多結晶Ｓｉ膜パター
ン３の一部に、Ｐ（リン）を含むガスを選択的に注入す
る。これにより、多結晶Ｓｉ膜パターン３にｎ型半導体
領域３Ｎ及び低ドープｎ型半導体領域３ＬＤを形成す
る。このとき、第２ゲート絶縁膜パターン５ＬＤの下に
形成される低ドープｎ型半導体領域３ＬＤは、Ｐ（リ
ン）の注入量が少ないために高抵抗となり、ＴＦＴ特性
におけるオフ電流の低減に効果的な役割を果たす。（図
３（ａ）参照） 続いて、透光性基板１全面にＳｉＯｘよりなる第１層間
絶縁膜７を成膜する。第１層間絶縁膜７を成膜したの
ち、第１層間絶縁膜７全面を覆ってＩＴＯ等の透明導電
膜（図示省略）を成膜し、さらに透明導電膜に対してウ
エットエッチングを用いたリソグラフィ工程を施すこと
で、画素電極８を作成する。画素電極８を作成した後、
画素電極８を覆って、ＳｉＯｘよりなる第２層間絶縁膜
９を第１層間絶縁膜７上に成膜する。（図３（ｂ）参
照） その後、第１、第２層間絶縁膜７，８に、Ｐ型半導体領
域３ＰとＮ型半導体領域３Ｎとに達する開口１３を形成
し、さらに第２層間絶縁膜９に画素電極８に達する開口
１４を形成する。開口１３，１４を形成した後、透光性
基板１の全面に、Ｔｉ膜１０ａとＡｌ膜１０ｂを積層し
て成膜し、さらに、Ａｌ膜１０ｂ及びＴｉ膜１０ａを各
々ウェットエッチング及びドライエッチングを用いたリ
ソグラフィ工程によりパターニングすることで、ソース
電極１０Ｓ、ドレイン電極１０Ｄ、及び走査配線１０Ｓ
Ｂを形成する。（図３（ｃ）参照） 最後に、透光性基板１の全面にＳｉＮｘ膜を成膜してパ
ッシベーション膜１１を形成する。さらに、水素ガスプ
ラズマ雰囲気中で所定の温度の熱処理を施したのち、パ
ッシベーション膜１１に画素電極８及び実装電極部（図
示省略）に達する開口１５を形成して、図１に示す薄膜
トランジスタアレイが完成する。

【００３５】次に、本実施の形態に示したＡｌ−Ｚｒ合
金からなる上層膜６ｂとＭｏ−Ｗ合金からなる下層膜６
ａとの積層構成（Ａｌ−Ｚｒ／Ｍｏ−Ｗ積層膜）を例に
して、本発明の薄膜トランジスタアレイのゲート金属膜
パターン６について、以下に詳しく説明する。

【００３６】上述した実施の形態に示した燐酸、硝酸、
酢酸、及び水の混合液を用いた場合のＡｌ−Ｚｒ合金膜
及びＭｏ−Ｗ合金膜のエッチング速度の添加元素濃度依
存性を図４及び図５にそれぞれ示す。これら図により明
らかなように、Ａｌ−Ｚｒ合金やＭｏ−Ｗ合金からなる
膜は、添加元素であるＺｒ及びＷの濃度によってそれぞ
れエッチング速度が変化する。

【００３７】Ａｌ−Ｚｒ合金膜では、Ｚｒ濃度の増加に
伴ってエッチング速度が低下し、このようなエッチング
速度の変化は、下層にＭｏ−Ｗ合金膜がある場合でも変
わらない。一方、Ｍｏ−Ｗ合金膜では、Ｗ濃度の増加に
伴ってエッチング速度は低下する。Ｍｏ−Ｗ合金膜にお
けるタングステン濃度は、基本的には、０．５原子％以
上、３０原子％以下であることが好ましい。これは次の
ような理由によっている。すなわち、タングステン濃度
が０．５原子％以下であれば、Ｍｏ−Ｗ合金膜のエッチ
ングレートが大きくなりすぎて、アンダーカットが生じ
やすくなる。一方、タングステン濃度が３０原子％以上
であれば、下層膜のウエットエッチングが不可能となっ
てしまう。

【００３８】タングステンにはこのような濃度範囲があ
るものの、同じＷ濃度であってもエッチング速度に幅が
存在している。これは、次のような理由によっていると
考えられる。すなわち、Ａｌ−Ｚｒ合金膜／Ｍｏ−Ｗ合
金膜を積層した場合において、上層のＡｌ−Ｚｒ合金膜
がエッチングされてＭｏ−Ｗ合金膜の表面が露出する
と、エッチング液中において両合金膜間に電池反応が発
生して、この電池反応により、Ｍｏ−Ｗ合金膜表面に不
働態層が形成され、形成された不働態層によって、Ｍｏ
−Ｗ合金膜のエッチング速度が低下する。

【００３９】このような不働態層はどの程度形成される
かは必ずしも明らかではなく、 ・エッチング液を撹拌する／しない、 ・エッチングを大気圧中で行う／減圧下で行う、 といったエッチングの条件の変動によっても不働態層の
形成具合が異なるうえ、組成や液温といったエッチング
液の形態の変化によっても不働態層の形成具合が異な
る。このような理由により、実際のＭｏ−Ｗ合金膜のエ
ッチング速度には図５に示す幅が存在する。

【００４０】そこで、エッチング断面形状の制御を目的
とした実際のゲート金属膜パターン６の各々の組成は、
図６に示す指標に基づいて決められる。すなわち、Ａｌ
−Ｚｒ合金膜（上層膜６ｂ）のＺｒ濃度をＣＺｒ（原子
％）、Ｍｏ−Ｗ合金膜（下層膜６ａ）のＷ濃度をＣＷ
（Ｚｒ）（原子％）とすると、図６の中の領域Ａで示し
た範囲、すなわち、次に示すの式の条件を満たす量を
Ｗの添加量としたＭｏ−Ｗ合金膜を配設した場合では、
Ａｌ−Ｚｒ合金膜よりＭｏ−Ｗ合金膜のエッチング速度
が速くなる。そのため、Ｍｏ−Ｗ合金膜のサイドエッチ
ングが優勢になって、いわゆるアンダーカットが生じ易
くなる結果、上層膜６ｂであるＡｌ−Ｚｒ合金膜の段差
被覆性が悪くなり、配線間ショートを引き起こす可能性
が高くなる。

【００４１】ＣＷ（Ｚｒ）＜２．５ＣＺｒ＋５ … 一方、Ｗ濃度が（図６）中の領域Ｃで示した範囲、すな
わち、次の式の条件を満たす量を、Ｗの添加量とした
Ｍｏ−Ｗ合金膜を配設した場合では、Ｍｏ−Ｗ合金膜よ
りＡｌ−Ｚｒ合金膜のエッチング速度が速くなる。その
ため、低抵抗であるＡｌ合金部分（上層膜６ｂ）の配線
が細ってしまい、その結果、配線の実効的な抵抗が上が
ってしまったり、配線が非常に細い場合などには上層膜
６ｂ（Ａｌ−Ｚｒ）が消失するといった不都合が発生す
る可能性がある。

【００４２】ＣＷ（Ｚｒ）＞３ＣＺｒ＋１５ … したがって、上記した実施の形態のごとく、Ａｌ−Ｚｒ
／Ｍｏ−Ｗの積層膜をゲート金属膜パターン６として用
いる場合には、Ａｌ−Ｚｒ合金膜におけるＺｒ濃度、及
びＭｏ−Ｗ合金膜におけるＷ濃度は、図６中の領域Ｂで
示した範囲、すなわち、次の式を満たしていることが
望ましい。

【００４３】 ３Ｃ（Ｚｒ）＋１５≧ＣＷ（Ｚｒ）≧２．５ＣＺｒ＋５ … 次に、Ａｌ−Ｚｒ／Ｍｏ−Ｗ積層膜の膜厚について述べ
る。Ａｌ−Ｚｒ／Ｍｏ−Ｗの積層膜においては、その膜
厚は、（１）熱工程によるＡｌ−Ｚｒ合金膜（上層膜６
ｂ）におけるヒロックの発生密度、（２）デバイス設計
上必要とされる配線抵抗、の二つの要件で決められる。

【００４４】まず、第１の要件であるヒロックの発生密
度について説明する。例えばゲート金属膜パターン６を
形成した後の最高プロセス温度（以下、Ｔｍａｘと称
す）が３００℃である場合、Ａｌ−Ｚｒ合金膜（上層膜
６ｂ）中のＺｒ濃度が０．５原子％以上である薄膜トラ
ンジスタアレイでは、膜厚に関わらずヒロックによる配
線間ショート等の不良は発生しなかった。

【００４５】一方、ゲート金属膜パターン６形成後の最
高プロセス温度が４５０℃の場合、Ａｌ−Ｚｒ合金膜
（上層膜６ｂ）中のＺｒ濃度が７．０原子％の薄膜トラ
ンジスタアレイでは、Ａｌ−Ｚｒ合金膜（上層膜６ｂ）
の膜厚に関わらずヒロックによる配線間ショート等の不
良は発生しなかった。これらの条件を詳細に検討した結
果、次に示す式及び式の条件を満たす濃度のＺｒが
添加されたＡｌ−Ｚｒ合金膜（上層膜６ｂ）であれば、
その膜厚に関わらずヒロックによる配線間ショート等の
問題は生じないことが判った。

【００４６】ＣＺｒ≧０．５ … ただし、２０℃≦Ｔｍａｘ≦３００℃ ＣＺｒ≧０．０４３Ｔｍａｘ−１２．４ … ただし、３００℃≦Ｔｍａｘ≦５００℃ 次に、設計上望ましい配線抵抗を得るために、Ｔｍａｘ
が高いにも関わらずＡｌ−Ｚｒ合金膜（上層膜６ａ）の
Ｚｒ濃度を低くする必要のある場合の膜厚構成について
次の表１，表２を参照して説明する。表１及び表２は、
Ａｌ単体膜及び種々の組成のＡｌ−Ｚｒ合金膜を上層膜
６ｂに用いる一方、Ｍｏ−Ｗ合金膜を下層膜６ａに用い
たゲート金属膜パターン６を有するＴＦＴアレイにおい
て、ヒロックに起因する配線不良（ショート）が発生す
る有無を示している。表１はＴｍａｘ＝４５０℃の場
合、表２はＴｍａｘ＝５００℃の場合についてそれぞれ
示している。

【００４７】

【表１】

【００４８】

【表２】

【００４９】表１及び表２からも明らかなように、Ａｌ
膜、及びＡｌ−Ｚｒ合金膜のヒロック発生密度には膜厚
依存性があり、５０ｎｍ以上１５０ｎｍ以下の膜厚の範
囲内であれば、Ａｌ−Ｚｒ合金膜やＡｌ膜にヒロックに
起因する配線間ショート等の問題は生じない。さらに
は、Ａｌ−Ｚｒ合金膜の場合では、その組成にかかわら
ず、上記問題は生じない。

【００５０】次に、膜厚構成の第２の要件である配線抵
抗について説明する。本発明のＡｌ合金膜とＭｏ−Ｗ合
金膜の積層構成よりなるゲート金属膜パターン６の重要
な特徴の第１は、下層膜６ａとしてＭｏを主成分とする
合金を用いることで、一括してウェットエッチングする
ことが可能になった点であり、この特徴から高歩留ま
り、或いは生産性の向上といった利点が生まれる。

【００５１】一方、第２の重要な特徴は、高温のプロセ
スに十分耐え、且つ低い配線抵抗が実現できる点であ
る。このような特徴が生じる理由は次の通りである。す
なわち、第１の理由は、上述したようにゲート金属膜パ
ターン６形成後の最高プロセス温度が例えば４５０℃と
いった高温であるにも関わらず、Ａｌを主成分とする金
属膜（Ａｌ−Ｚｒ合金膜）中の添加物（Ｚｒ）の濃度を
低くすることができることである。また、第２の理由
は、下層膜６ａであるＭｏ−Ｗ合金膜の比抵抗が１５〜
２０μΩ・ｃｍであり、従来下層膜として用いられてい
たチタン膜などに比べて比抵抗が非常に低いことであ
る。

【００５２】一例として、次のようなゲート金属膜パタ
ーン６，５４を形成して、そのシート抵抗のＡｌ−Ｚｒ
合金膜厚依存性を測定した。その結果を図７に示す。こ
こで、本発明のゲート金属膜パターン６としては、Ｍｏ
−Ｗ合金からなり膜厚１５０ｎｍの下層膜６ａの上に、
Ｚｒを１．０原子％添加したＡｌ−Ｚｒ合金からなる上
層膜６ｂを種々の膜厚で形成してなるものを作成した。
また、従来例のゲート金属膜パターン５４としては、チ
タンからなり膜厚１５０ｎｍの下層膜５４ａの上に、Ｚ
ｒを１．０原子％添加したＡｌ−Ｚｒ合金からなる上層
膜５４ｂを種々の膜厚で形成してなるもの作成した。な
お、このようにして構成した下層膜６ａ（Ｍｏ−Ｗ合
金）の比抵抗は２０μΩ・ｃｍとなり、下層膜５４ａ
（チタン）の比抵抗は１００μΩ・ｃｍとなる。

【００５３】図７より明らかなように、本発明品では、
従来例品に比べてシート抵抗を低減することができる。
しかもこのような効果は上層膜６ｂ，５４ｂの膜厚が薄
い程大きく、上層膜６ｂ，５４ｂの膜厚を１００ｎｍと
した場合には３０％、７５ｎｍでは３５％ものシート抵
抗の低減効果が得られ、上述のヒロック発生密度の抑制
効果と併せて、従来にない優れたゲート金属膜パターン
を作成することができ、その分、表示品位の優れた液晶
表示装置が提供できる。

【００５４】ところで、上記した実施の形態では、ゲー
ト金属膜パターン６として、Ａｌ−Ｚｒ合金からなる上
層膜６ｂと、Ｍｏ−Ｗ合金からなる下層膜６ａとを有す
る積層構成（Ａｌ−Ｚｒ／Ｍｏ−Ｗ積層膜）を用いた。
本発明の大きな特徴の一つは、下層膜６ａとしてモリブ
デン（Ｍｏ）を主成分とする金属膜を用いることで、上
層膜６ｂとして用いるアルミニウム合金を、比抵抗１０
μΩ・ｃｍ以下といった低抵抗のものにする（＝添加元
素の添加量を低く抑える）ことにある。したがって、上
層膜６ｂとして用いる金属は、Ａｌ−Ｚｒ合金に限るも
のではない。以下、Ａｌ−Ｎｄ合金から上層膜６ｂ’を
構成した場合を説明する。

【００５５】Ａｌ−Ｎｄ合金から上層膜６ｂ’を構成し
た場合には、 ・上層膜６ｂ’の比抵抗がＮｄ濃度に比例して増加する
点、 ・Ｎｄ濃度が少なく耐熱性が低い場合でも上層膜６ｂ’
の膜厚を薄くすることによりヒロック発生密度を低減さ
せることができ、実用上問題にならない点、 ・一括ウェットエッチングの際、下層膜６ａ（Ｍｏ−Ｗ
合金）のエッチング速度が下層膜６ａが単層状態である
場合に比べて低下する点、 等々の傾向はＡｌ−Ｚｒ合金からなる上層膜６ｂを設け
た場合と変わらない。しかしながら、エッチング速度や
ヒロック発生密度のＮｄ濃度依存性の傾向や最適膜厚構
成がＡｌ−Ｚｒ合金膜からなる上層膜６ｂを設けた場合
と異なる。

【００５６】そこで、ここでは詳細な説明は省略し、最
適な濃度範囲及び膜厚構成を示す条件のみを説明する。
なお以下の説明では、Ａｌ−Ｎｄ合金膜中のＮｄ濃度を
ＣＮｄ、Ａｌ−Ｎｄ／ＭｏＷ積層構成で用いるＭｏ−Ｗ
合金膜中のＷ濃度をＣｗ（Ｎｄ）、そしてゲート金属膜
成膜後の最高プロセス温度を前述と同様、Ｔｍａｘとし
て説明する。

【００５７】この変形例においても、エッチング断面形
状の制御を目的とした実際のゲート金属膜パターン６’
の各々の組成は、図８に示す指標に基づいて決められ
る。前述したＡｌ−Ｚｒ／Ｍｏ−Ｗ積層構成（図６参
照）の場合と同じ理由から、最適なＮｄ濃度及びＷ濃度
は、次の式を満足するもの（図８中の領域Ｂの範囲で
示される範囲）であれば、本発明の要件を満たす。

【００５８】 ＣＮｄ＋１５≧ＣＷ（Ｎｄ）≧０．５ＣＮｄ＋５ … 次に、上層膜６ｂ’（Ａｌ−Ｎｄ）／下層膜６ａ（Ｍｏ
−Ｗ）積層構成の最適な膜厚構成及び濃度範囲を説明す
る。

【００５９】Ａｌ−Ｎｄ／Ｍｏ−Ｗの積層膜において
も、Ａｌ−Ｚｒ／Ｍｏ−Ｗの積層膜の場合と同様、その
膜厚は、（１）熱工程によるＡｌ−Ｎｄ合金膜（上層膜
６ｂ’）におけるヒロックの発生密度、（２）デバイス
設計上必要とされる配線抵抗、の二つの要件で決められ
る。

【００６０】まず、第１の要件であるヒロックの発生密
度について説明する。上層膜６ｂ’を有するゲート金属
膜パターン６’を形成した後の最高プロセス温度（以
下、Ｔｍａｘと称す）が３００℃である場合、Ａｌ−Ｎ
ｄ合金膜（上層膜６ｂ’）中のＮｄ濃度が０．２原子％
以上である薄膜トランジスタアレイでは、膜厚に関わら
ずヒロックによる配線間ショート等の不良は発生しなか
った。

【００６１】一方、ゲート金属膜パターン６’形成後の
最高プロセス温度が４５０℃の場合、Ａｌ−Ｎｄ合金膜
（上層膜６ｂ’）中のＮｄ濃度が３．５原子％の薄膜ト
ランジスタアレイでは、Ａｌ−Ｎｄ合金膜（上層膜６
ｂ’）の膜厚に関わらずヒロックによる配線間ショート
等の不良は発生しなかった。これらの条件を詳細に検討
した結果、次に示す式及び式の条件を満たす濃度の
Ｎｄが添加されたＡｌ−Ｎｄ合金膜（上層膜６ｂ’）で
あれば、その膜厚に関わらずヒロックによる配線間ショ
ート等の問題は生じないことが判った。

【００６２】ＣＮｄ≧０．２ … ただし、２０℃≦Ｔｍａｘ≦３００℃ ＣＮｄ≧０．０２２Ｔｍａｘ−６．４ … ただし、３００℃≦Ｔｍａｘ≦５００℃ 次に、設計上望ましい配線抵抗を得るために、Ｔｍａｘ
が３００℃以上５００℃以下と高いにも関わらずＡｌ−
Ｎｄ合金膜のＮｄ濃度を低くする必要のある場合につい
て次の表３，表４を参照して説明する。表３および表４
は、Ａｌ単体膜及び種々の組成のＡｌ−Ｎｄ合金膜を上
層膜６ｂ’に用い、Ｍｏ−Ｗ合金膜を下層膜６ａに用い
たゲート金属膜パターン６を有する薄膜トランジスタア
レイにおいて、ヒロックに起因する配線不良（ショー
ト）の発生の有無を示している。表３はＴｍａｘ＝４５
０℃の場合、表４はＴｍａｘ＝５００℃の場合について
それぞれ示している。

【００６３】

【表３】

【００６４】

【表４】

【００６５】表３および表４からも明らかなように、Ａ
ｌ単体膜、或いはＡｌ−Ｎｄ合金膜のヒロック発生密度
には膜厚依存性があり、５０ｎｍ以上１５０ｎｍ以下の
膜厚の範囲内であれば、Ａｌ−Ｎｄ合金膜（上層膜６
ｂ’）の組成に関わらず、また、Ａｌ膜であってもヒロ
ックの発生に起因する配線間ショート等の問題は起きな
い。 ところで、上層膜６ｂ，６ｂ’として用いるＡｌ
を主成分する金属膜については、以上の実施の形態で示
したＡｌ膜、Ａｌ−Ｚｒ合金膜、Ａｌ−Ｎｄ合金膜以外
にもＡｌにＴｉ、Ｔａ、Ｇｄ、Ｖ、Ｂといった他の元素
が単一もしくは複数種添加された合金膜でも適用可能で
ある。この際の添加元素濃度は、添加元素の濃度（複数
種の元素を添加した場合には、それら添加元素の合計濃
度）が概ね０．５原子％以上１０原子％以下であればよ
い。また、特にゲート配線形成後の最高プロセス温度が
３００℃以上５００℃以下であるような場合には、Ａｌ
膜或いはＡｌ合金膜の厚さは５０ｎｍ以上１５０ｎｍ以
下であれば実用上何ら問題はない。

【００６６】さらには、上述した実施の形態では、下層
膜６ａとして用いるモリブデン（Ｍｏ）を主成分とする
金属膜を、Ｍｏ−Ｗ合金としていた。すなわち、モリブ
デンに添加する元素としてタングステンを用いていた
が、モリブデンに対して、タングステンの以外の金属
（例えば、ジルコニウム、バナジュウムなど）を添加し
て、上記下層膜を構成してもかまわないのはいうまでも
ない。

【００６７】

【発明の効果】

請求項１，４の効果 上層膜と下層膜とを、ドライエッチング手法を用いるこ
となく、同一のエッチング液を用いたウェットエッチン
グ手法により一括にパターニングすることができ、その
分、生産性が良くなるうえに、エッチング不良を起こし
にくくなり、歩留まりが向上する。

【００６８】また、モリブデンを主成分とする金属から
なる膜は、チタン膜に代わる良質な水分透過に対するバ
リア層となる。また、モリブデンを主成分とする金属か
らなる膜は、チタン膜の場合に見られたようなイオン注
入時のダメージに起因するドライエッチング時の残さを
生じさせないので、その分、薄膜トランジスタの加工精
度が向上する。

【００６９】さらには、比較的比抵抗の低いモリブデン
を主成分とする金属からなる下層膜を設けることで、上
層膜（アルミニウムを主成分とする金属）の膜厚を薄く
しながらも、ゲート電極や信号配線の配線抵抗を低くす
ることが可能となった。上層膜でのヒロックの発生密度
には膜厚依存性があり、上層膜の膜厚が薄いほどヒロッ
クが発生しにくく、さらには上下層膜のカバレッジが良
くなる。そのため、本発明では、配線抵抗を低く維持し
つつ、配線間ショートを抑止することができる。

【００７０】さらにまた、下層膜（モリブデンを主成分
とする金属）が含有するモリブデン以外の添加元素の濃
度を制御することで、下層膜と上層膜（アルミニウムを
主成分する金属）の積層構造の形状を制御することがで
きるので、上層膜と下層膜とのエッチング速度を制御し
て所望のパターン形状を得ることができる。

【００７１】請求項２の効果 ヒロックの発生をさらに効率よく抑御することが可能と
なるうえ、上層膜として、高温プロセスにおいても比抵
抗の低いＡｌ膜或いは添加元素濃度の低いＡｌ合金膜を
用いることができる。

【００７２】請求項３の効果 下層膜をウェットエッチング法によって残さ無くエッチ
ングすることが可能となる。また、下層膜のエッチング
速度を、上層膜のエッチング速度に合わせて制御するこ
とも容易となり、その分、エッチング精度が向上する。

【００７３】請求項５の効果 例えば、ゲート電極や信号配線の側面を緩やかなテーパ
形状にするといったように、ゲート電極や信号配線の形
状を、カバレッジ等の点で都合の良い形状にすることが
容易となる。

【００７４】このように、本発明によれば、低抵抗で信
頼性の高いゲート電極及び信号配線を従来よりも高い生
産性で、且つ歩留まり良く形成することが可能となり、
薄膜トランジスタを用いて、高開口率、高解像度、大型
の液晶表示装置を実現することができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態の薄膜トランジスタアレ
イの構成を示す断面図である。

【図２】実施の形態の薄膜トランジスタアレイの製造方
法の前期工程の各段階をそれぞれ示す断面図である。

【図３】実施の形態の薄膜トランジスタアレイの製造方
法の後期工程の各段階をそれぞれ示す断面図である。

【図４】Ａｌ−Ｚｒ合金膜のエッチング速度のＺｒ添加
濃度依存性を示す図である。

【図５】Ｍｏ−Ｗ合金膜のエッチング速度のＷ添加濃度
依存性を示す図である。

【図６】Ａｌ−Ｚｒ合金膜の組成とＭｏ−Ｗ合金膜の組
成の関係を示す図である。

【図７】Ａｌ−Ｚｒ／Ｍｏ−Ｗからなる本発明のゲート
金属膜パターン、及びＡｌ−Ｚｒ／Ｔｉからなる従来例
のゲート金属膜パターンにおけるシート抵抗のＡｌ−Ｚ
ｒ合金膜厚依存性を示す図である。

【図８】Ａｌ−Ｎｄ合金膜の組成とＭｏ−Ｗ合金膜の組
成の関係を示す図である。

【図９】従来例の薄膜トランジスタアレイの構成を示す
断面図である。

【符号の説明】

１ 透光性基板 ３ 多結晶Ｓｉ膜パターン ３Ｐ ｐ型半導体領域 ３Ｎ ｎ型半導体領域 ３ＬＤ 低ドープｎ型半導体領域 ４ 第１ゲート絶縁膜 ５ 第２ゲート絶縁膜 ６ ゲート金属膜パターン ６ａ 下層膜 ６ｂ 上層膜 ７ 第１層間絶縁膜 ８ 画素電極 ９ 第２層間絶縁膜 １０Ｓ ソース電極 １０Ｄ ドレイン電極 １０ＳＢ 走査配線

Claims (5)

【特許請求の範囲】
1. 【請求項１】 基板上に半導体層、ゲート絶縁膜、ゲー
   ト電極、ソース・ドレイン電極、および信号配線を設け
   てなる薄膜トランジスタであって、 前記ゲート電極と前記信号配線とのうちの少なくとも一
   方は、モリブテンを主成分とする金属からなる下層膜
   と、アルミニウムを主成分とする金属からなり前記下層
   膜の上に積層された上層膜とを有していることを特徴と
   する薄膜トランジスタ。
2. 【請求項２】 請求項１記載の薄膜トランジスタであっ
   て、前記上層膜の膜厚が５０ｎｍ以上、１５０ｎｍ以下
   であることを特徴とする薄膜トランジスタ。
3. 【請求項３】 請求項１また２記載の薄膜トランジスタ
   であって、 前記下層膜はタングステンを含んでおり、かつタングス
   テンの添加濃度が０．５原子％以上、３０原子％以下で
   あることを特徴とする薄膜トランジスタ。
4. 【請求項４】 基板上に、半導体層、ゲート絶縁膜、ゲ
   ート電極、ソース・ドレイン電極、および信号配線を形
   成してなる薄膜トランジスタの製造方法であって、 前記ゲート電極ないし前記信号配線を形成する工程は、 モリブテンを主成分とする金属からなる下層膜を形成し
   たのち、この下層膜の上に、アルミニウムを主成分とす
   る金属からなる上層膜を重ねて形成し、これら下層膜お
   よび上層膜を、ウェットエッチングにより所定のパター
   ンに同時に形成することを特徴とする薄膜トランジスタ
   の製造方法。
5. 【請求項５】 請求項４記載の薄膜トランジスタの製造
   方法であって、 前記下層膜として、モリブテンとタングステンとの合金
   膜を用い、かつ、この下層膜の形成工程において、前記
   タングステンの濃度を、下層膜のエッチング速度が前記
   上層膜のエッチング速度と同じか若しくは遅くなる値に
   制御することを特徴とする薄膜トランジスタの製造方
   法。