JPH10242824A

JPH10242824A - 制御回路内蔵絶縁ゲート型半導体装置

Info

Publication number: JPH10242824A
Application number: JP9350348A
Authority: JP
Inventors: Mitsuzo Sakamoto; 光造坂本; Isao Yoshida; 功吉田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1996-12-25
Filing date: 1997-12-19
Publication date: 1998-09-11
Anticipated expiration: 2017-12-19
Also published as: JP3884849B2

Abstract

(57)【要約】【課題】過熱保護回路や過電流保護回路等の制御回路
を内蔵したパワーＭＯＳＦＥＴやＩＧＢＴ等の半導体装
置の高速動作化、寄生素子による誤動作防止を同時に実
現する。【解決手段】ＭＯＳＦＥＴ３２の寄生ｎｐｎトランジ
スタ２９による誤動作防止のため、ゲート端子２がソー
ス端子３に対し正の場合にはスイッチ回路ＳＷ３がオ
ン、ゲート端子２がソース端子３に対し負の場合にはス
イッチ回路ＳＷ２がオン、ゲート端子２とソース端子３
がぼぼ同電位でありドレイン端子１が高電位になるとき
にも、スイッチ回路ＳＷ２をオンするように制御する。【効果】ゲートに負の電圧が印加された際のドレイン
端子１からゲート端子２へのリーク電流を低減するとと
もに、ドレイン耐圧劣化も生じない、高速動作に適した
保護回路を内蔵した絶縁ゲート型半導体装置を提供でき
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、パワーＭＯＳＦＥ
ＴやＩＧＢＴ(Insulated gate bipolar transistor)等
の絶縁ゲート型半導体装置に係わり、特に、過熱保護回
路や過電流保護回路などを含む制御回路を同一チップ上
に具備する絶縁ゲート型半導体装置の高速駆動法、負ゲ
ート電圧保護方法、および耐圧劣下防止に関する。

【０００２】

【従来の技術】パワーＭＯＳＦＥＴの信頼性向上のため
同一チップ上に過熱保護回路を内蔵した例が特開平７−
５８２９３号公報に開示されている。この従来例では外
部ゲート端子と内部ゲート端子との間にゲート抵抗を接
続し、さらに内部ゲート端子と外部ソース端子との間に
は保護回路用ＭＯＳＦＥＴを接続してある。チップ温度
が規定温度以上に上昇した場合には、保護回路用ＭＯＳ
ＦＥＴをオンさせて前記抵抗にゲート電流を流すことに
より、パワーＭＯＳＦＥＴが破壊する前にパワーＭＯＳ
ＦＥＴを遮断させることができる。

【０００３】この従来例では、プロセスステップの増加
を抑さえるためパワーＭＯＳＦＥＴのドレイン領域に制
御回路を形成する自己分離型構造の素子である。このた
め、コストは安く抑さえられる。しかし、ゲート電圧が
負になった場合に、保護回路用ＭＯＳＦＥＴのドレイン
とパワーＭＯＳＦＥＴのドレインとの間に存在する寄生
ｎｐｎトランジスタにより、外部ドレイン端子から外部
ゲート端子にリーク電流が流れるという問題が生じる。
そこで、従来例ではこの対策として、前記寄生ｎｐｎト
ランジスタのベース電流を遮断するためのダイオードを
保護回路用ＭＯＳＦＥＴと直列に接続し、さらにこのダ
イオードの降伏を防止する別のダイオードを外部ゲート
端子と外部ソース端子との間に接続していた。

【０００４】また、過熱保護回路を内蔵したパワーＭＯ
ＳＦＥＴの高周波化のために、上記ゲート抵抗の代わり
にＭＯＳＦＥＴを用いた例が、特開平６−２４４４１４
号公報に開示されている。この従来例では、外部ゲート
端子と内部ゲート端子との間にゲート抵抗を使用する代
わりにボディの電位がソース端子電圧に固定されている
ＭＯＳＦＥＴを使用していた。

【０００５】

【発明が解決しようとする課題】前述した特開平７−５
８２９３号公報に開示された従来の半導体装置では、保
護回路用ＭＯＳＦＥＴのソースとドレインが共にパワー
ＭＯＳＦＥＴのソース端子に接続されていない場合の寄
生ｎｐｎトランジスタ動作を防止する負ゲート電圧保護
に関しては検討がなされていなかった。また、この従来
例ではゲート端子とソース端子との間にダイオードを挿
入するために、このダイオードの電圧降下によりパワー
ＭＯＳＦＥＴを完全に遮断できなかったり、過熱保護回
路等の制御回路が正常動作するための最小ゲート端子電
圧を低くできないという問題があった。

【０００６】さらに、特開平６−２４４４１４号公報に
開示された高速動作化を図るために前記ゲート抵抗の代
わりにＭＯＳＦＥＴを用いる場合に、ボディ電位を制御
してオン抵抗を低減することに関しては述べられてなか
った。

【０００７】そこで、本発明の第１の目的は、保護回路
用ＭＯＳＦＥＴのソースとドレインが共にパワーＭＯＳ
ＦＥＴのソース端子に接続されていない場合にも寄生ｎ
ｐｎトランジスタ動作が問題とならない負ゲート電圧保
護を有する制御回路内蔵絶縁ゲート型半導体装置を提供
することにある。

【０００８】本発明の第２の目的は、高速動作化が可能
な制御回路内蔵絶縁ゲート型半導体装置を提供すること
にある。

【０００９】本発明の第３の目的は、上記負ゲート電圧
保護や高速動作化を行ってもパワーＭＯＳＦＥＴのドレ
イン耐圧やＩＧＢＴのコレクタ耐圧が低下しない制御回
路内蔵絶縁ゲート型半導体装置を提供することにある。

【００１０】本発明の第４の目的は、制御回路部が正常
動作するためのゲート電圧の動作マージンを拡大した制
御回路内蔵絶縁ゲート型半導体装置を提供することにあ
る。

【００１１】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明に係る制御回路内蔵絶縁ゲート型半導体装
置は、例えば図１および図２に示すように、半導体基板
のｎ型の第１の不純物領域（１０２）と該第１の不純物
領域に接するｐ型の第２の不純物領域（１０７）と該第
２の不純物領域に覆われたｎ型の第３の不純物領域（１
０９ａ）とを含む第１のトランジスタ（パワーＭＯＳ３
０）と、上記第１の不純物領域に接するＰ型の第４の不
純物領域（１０４a）と、上記第４の不純物領域に覆わ
れたＮ型の第５及び第６の不純物領域（１０９ｂ，１０
９ｃ）を含む第２のトランジスタ（ＭＯＳＦＥＴ３２）
と、上記第１の不純物領域に接続されたドレイン端子１
と、上記第２のトランジスタの上記第５の不純物領域
（１０９ｂ）に接続されたゲート端子２と、上記第３の
不純物領域に接続されたソース端子３と、上記ゲート端
子と上記第４の不純物領域との間に設けられた第１のス
イッチ回路（ＳＷ２）と、上記ソース端子と上記第４の
不純物領域との間に設けられた第２のスイッチ回路（Ｓ
Ｗ３）とから構成される。そして、このように構成した
本発明に係る制御回路内蔵絶縁ゲート型半導体装置は、
上記ゲート端子の電圧が上記ソース端子に対して負極性
のときは、上記第２のスイッチ回路（ＳＷ３）がオフ、
かつ、上記第１のスイッチ回路（ＳＷ２）がオンし、上
記ゲート端子の電圧が上記ソース端子に対して正極性の
ときは、上記第２のスイッチ回路（ＳＷ３）がオン、か
つ、上記第１のスイッチ回路（ＳＷ２）がオフし、上記
ゲート端子２が上記ソース端子とほぼ同じ電位であり、
さらに上記ドレイン端子の電圧が上記ソース端子に対し
て所定の正極性の電圧よりも大きいときは、上記第２の
スイッチ回路（ＳＷ３）がオフであるとともに上記第１
のスイッチ回路（ＳＷ２）がオン動作することを特徴と
するものである。

【００１２】さらに好適な構成としては、同図に示した
ように、上記第１のトランジスタのゲート電極が上記第
６の不純物領域（１０９ｃ）と接続され、そして上記第
１のトランジスタのゲート電極と上記ソース端子に接続
されたグランド線（６）との間に設けられた第３のスイ
ッチ回路（ＳＷ１）と、上記第１のトランジスタの過負
荷状態を検出して上記第３のスイッチ回路をオンにし、
かつ、上記第２のトランジスタのソース・ドレイン間抵
抗を大きくする保護回路（２１）とをさらに具備すれば
よい。

【００１３】また、上記第１のトランジスタのゲート電
極は上記第６の不純物領域と接続され、そして上記第１
のトランジスタのゲート電極と上記第４の不純物領域に
接続されたグランド線（６）との間に設けられた第３の
スイッチ回路（ＳＷ１）と、上記第１のトランジスタの
過負荷状態を検出して上記第３のスイッチ回路をオンに
し、かつ、上記第２のトランジスタのソース・ドレイン
間抵抗を大きくする保護回路（２１）とをさらに具備す
れば好適である。

【００１４】ここで、上記第３のスイッチ回路（ＳＷ
１）は、例えば図３に示すように、上記保護回路が該半
導体装置の過熱状態を検出したことを示す信号によりオ
ン状態となる第３のトランジスタ（３１）と、上記保護
回路が上記第１のトランジスタのドレイン電流を過電流
状態であることを示す信号によりオン状態となる第４の
トランジスタ（４２）とから構成すれば好適である。

【００１５】また、本発明をさらに好適な構成にするな
らば、上記第１のトランジスタのゲートにそのアノード
が接続された第１及び第２のダイオード（９１、８９）
をさらに設け、上記第３のトランジスタ（３１）のソー
ス・ドレイン経路を上記第１のダイオード（９１）のカ
ソードと上記グランド線（６）との間に接続され、上記
第４のトランジスタ（４２）のソース・ドレイン経路は
上記第２のダイオード（８９）のカソードと上記グラン
ド線（６）との間に接続すればよい。

【００１６】これらのさらに具体的な構成及び作用効果
は、以下の説明において明らかにする。

【００１７】

【発明の実施の形態】以下、本発明に係る半導体装置の
実施の形態につき、添付図面を参照しながら詳細に説明
する。

【００１８】＜実施例１＞図１は、本発明に係る半導体
装置の第１の実施例を示すブロック回路図である。図１
に示した回路構成の半導体装置は、パワーＭＯＳＦＥＴ
３０と保護回路２１を１つのチップに備え、チップ外部
からは１つのトランジスタと見えるように構成したもの
である。そのため、本半導体装置のチップの外部端子と
しては、通常のパワーＭＯＳＦＥＴ同様に、ドレイン端
子１、ゲート端子２、ソース端子３を有する。

【００１９】本実施例の半導体装置では、保護回路２１
の中に温度検出回路や過電流検出回路などを内蔵させ、
ゲート端子２に正の電圧が印加されている場合でもドレ
イン端子１とソース端子３の間に大電流が流れる過負荷
状態ではパワーＭＯＳＦＥＴ３０を強制的に遮断、若し
くは、パワーＭＯＳＦＥＴ３０のドレイン電流を制限す
るスイッチ回路ＳＷ１を設けてある。

【００２０】ＭＯＳＦＥＴ３２は、通常のパワーＭＯＳ
ＦＥＴ３０のスイッチング時に、ＭＯＳＦＥＴ３２のオ
ン抵抗を下げることにより、ゲート端子２からパワーＭ
ＯＳＦＥＴ３０のゲートまで入力信号を伝達しやすくし
て、高速スイッチングを可能にさせる。過負荷状態で
は、保護回路２１に内蔵してある過熱または過電流など
の検出回路が動作し、信号ｘによりスイッチ回路ＳＷ１
を閉じるように保護回路が動作する。これにより、過負
荷状態においてはパワーＭＯＳＦＥＴ３０のドレイン電
流を遮断または制限し、素子の破壊を防止できる。

【００２１】本回路では、保護回路２１が動作するとき
ノード１０の電圧を低下させてＭＯＳＦＥＴ３２のオン
抵抗を上げることが特徴である。これにより、保護回路
２１が動作してパワーＭＯＳＦＥＴ３０のドレイン電流
を遮断または制限する場合には、ゲート端子２からのゲ
ート電流が流れにくくなる。その結果、スイッチ回路Ｓ
Ｗ１を介してパワーＭＯＳＦＥＴ３０のゲートにある電
荷が放出される。この場合、スイッチ回路ＳＷ１のオン
抵抗が高い場合でも、ＭＯＳＦＥＴ３２がゲートへの電
荷注入を低減しているため、パワーＭＯＳＦＥＴ３０を
高速に遮断できる。また、保護回路が働いた後のゲート
電流も小さくできるため、消費電力が小さくてすむとい
う特徴がある。

【００２２】一方、図２を用いて後述するが、本半導体
装置はプロセスコスト低減のため通常のパワーＭＯＳＦ
ＥＴプロセスを用いて制御回路２０を形成している。こ
のため、安いプロセスコストで制御回路を内蔵できると
いう利点がある。しかし、パワーＭＯＳＦＥＴのドレイ
ン１０２をコレクタ、制御回路用ＭＯＳＦＥＴであるＭ
ＯＳＦＥＴ３２のドレイン領域１０９ｂをエミッタ、制
御回路用ＭＯＳＦＥＴ３２のボディ領域１０４ａをベー
スとする寄生ｎｐｎトランジスタ２９が形成される。従
って、ゲート端子２が負になった場合には、ゲート端子
２に接続されるＭＯＳＦＥＴ３２のドレイン領域１０９
ｂとＭＯＳＦＥＴ３２のボディ領域１０４ａに順方向電
圧が印加されることになる。このため、寄生ｎｐｎトラ
ンジスタ２９がオンして、ドレイン端子１からゲート端
子２へリーク電流が流れるという問題が生じる。

【００２３】本実施例では、この寄生ｎｐｎトランジス
タ問題を解決するために、ＭＯＳＦＥＴ３２のボディ４
とゲート端子２を接続（すなわち、短絡）するスイッチ
回路ＳＷ２と、ＭＯＳＦＥＴ３２のボディ４とソース端
子３を接続するスイッチ回路ＳＷ３を設けている。

【００２４】ゲート端子２の電圧がソース端子３の電圧
に対して正の場合には、スイッチ回路ＳＷ２はオフに、
スイッチ回路ＳＷ３はオンとなるように制御される。通
常、ゲート端子２の電圧が正の場合には、パワーＭＯＳ
ＦＥＴ３０がオンしてソース端子３に対するドレイン端
子１の電圧は立ち下がり、ゲート端子２の電圧はドレイ
ン端子１の電圧よりも大きくされる。従って、スイッチ
回路ＳＷ２がオンのままでは、ＭＯＳＦＥＴ３２のボデ
ィ４とドレイン端子１との間のＰＮ接合に順バイアスが
印加されることになる。すなわち、寄生ｎｐｎトランジ
スタ２９のコレクタ・エミッタ間が順バイアスされ、寄
生ｎｐｎトランジスタ２９は逆方向動作する。このた
め、ゲート端子２からドレイン端子１へリーク電流が流
れるという問題が生じる。そこで、スイッチ回路ＳＷ２
をオフにし、スイッチ回路ＳＷ３をオンにして、ＭＯＳ
ＦＥＴ３２のボディ４をソース端子３と同電位とする。
このようにスイッチ回路を制御することにより、寄生ｎ
ｐｎトランジスタ２９の逆方向動作を防止できる。

【００２５】一方、ゲート端子２の電圧がソース端子３
の電圧に対して負の場合には、スイッチ回路ＳＷ２をオ
ンにし、スイッチ回路ＳＷ３をオフにする。これによ
り、ＭＯＳＦＥＴ３２のボディ４はゲート端子２と同電
位になり、寄生ｎｐｎトランジスタ２９がオンすること
を防止する。このようにスイッチ回路を制御することに
より、本実施例ではドレイン端子１からゲート端子２へ
のリーク電流を防止できるという特徴がある。

【００２６】上述の対策は、本願発明者等が先に出願し
た特開平９−１３９６３３号公報において考慮されてい
る。ところが、この公報に開示された本実施例のスイッ
チ回路ＳＷ２とＳＷ３に相当するスイッチング手段は、
ゲート端子２とソース端子３との間に印加される電圧に
より動作するため、ゲート端子２とソース端子３との間
の電圧がほぼ等しい場合には、スイッチッング手段（Ｓ
Ｗ２とＳＷ３の両方）がオフ状態または高インピーダン
スとなることが新たに発見された。つまり、前記寄生ｎ
ｐｎトランジスタ２９のベース４はフローティングまた
は高インピーダンスとなる。このため、ゲート端子２と
ソース端子３との間の電圧がほぼ等しい場合に、ドレイ
ン端子１に高電圧が印加されると、寄生ｎｐｎトランジ
スタはパワーＭＯＳＦＥＴ３０の本来のドレイン耐圧
（約７０Ｖ）より低いコレクタ・エミッタ間耐圧ＢＶce
o（約２０〜３０Ｖ：ベース・エミッタ間が開放の場合
の耐圧）またはそれに近い値で降伏し、ドレイン端子１
からゲート端子２に大電流が流れる危険性があることが
判明した。

【００２７】そこで、本発明では前記寄生ｎｐｎトラン
ジスタ２９がコレクタ・エミッタ間耐圧ＢＶceoにより
降伏しないように、ゲート端子２とソース端子３の電圧
がほぼ等しく、ドレイン端子１に正の電圧が印加される
場合は、上記耐圧ＢＶceoにマージンを入れて、この耐
圧よりも低い１０〜２０Ｖ程度から前記スイッチ回路Ｓ
Ｗ２をオンすることにした。スイッチ回路ＳＷ２がオン
することにより、寄生ｎｐｎトランジスタ２９のコレク
タ・エミッタ間耐圧はパワーＭＯＳＦＥＴ３０のドレイ
ン・ソース間耐圧と等しいコレクタ・エミッタ間耐圧Ｂ
Ｖces（ベース・エミッタ間が短絡の場合の耐圧）とな
る。このため、パワーＭＯＳＦＥＴ３０のドレイン耐圧
劣化を防止できる。なお、ここでは正の電圧が印加され
る場合に１０〜２０Ｖ程度からスイッチ回路ＳＷ２をオ
ンすることにしたが、スイッチ回路ＳＷ２をオンする電
圧は耐圧ＢＶceoよりも小さい値であれば、理論的には
問題ない。

【００２８】すなわち、本実施例では信頼性向上のため
の保護回路を低コストプロセスで内蔵したインテリジェ
ントなパワーＭＯＳＦＥＴを高速動作化できる。さら
に、ゲート・ソース間が負になる場合にも寄生素子動作
を防止する負ゲート電圧保護を内蔵できる。またさら
に、このような機能追加によってもパワーＭＯＳＦＥＴ
のドレイン・ソース間耐圧が低下しないという特徴があ
る。

【００２９】図２は、図１に示したＭＯＳＦＥＴ３２と
パワーＭＯＳＦＥＴ３０の断面構造である。図２に示し
たように、アンチモン又は砒素を不純物とした抵抗率
０．０２Ω・ｃｍ〜０．００２Ω・ｃｍ程度の高濃度ｎ
型半導体基板１０１上に、抵抗率１〜２Ω・ｃｍ程度の
ｎ型エピタキシャル層を１０μｍ程度形成されている。

【００３０】パワーＭＯＳＦＥＴ３０の形成部分には、
約５０ｎｍのゲート酸化膜１０５ａと、その上に形成し
た多結晶シリコンゲート層１０６ａと、多結晶シリコン
ゲート層１０６ａのパターン間に、深さ６μｍ、ドーズ
量１０¹⁵ｃｍ^-2程度の第１のｐ型ウエル拡散層１０３ａ
と、多結晶シリコンゲート層１０６ａをマスクにして自
己整合的に形成した深さ２μｍ、ドーズ量５×１０¹³ｃ
ｍ^-2程度のボディ用ｐ型拡散層１０７と、深さ０．４μ
ｍ、ドーズ量１０¹⁶ｃｍ^-2程度のソース用ｎ型拡散層１
０９ａとが設けられている。また、ボディ１０７とアル
ミ電極１１２ａの間にオーミックなコンタクトを取るた
めに深さ０．５μｍ、ドーズ量１０¹⁵ｃｍ^-2程度の高濃
度ｐ型拡散層１１０ａが設けられ、多結晶シリコンゲー
ト層１０６ａの上には絶縁層１１１を介してソース電極
となるアルミ電極層１１２ａが形成されている。

【００３１】また、ＭＯＳＦＥＴ３２の形成部分にはボ
ディとなる深さ５μｍ、ドーズ量２×１０¹³ｃｍ^-2程度
の第２のｐ型ウエル不純物層１０４ａと、前記ｎ型拡散
層１０９ａと同一工程で形成され、ドレイン不純物層お
よびソース不純物層となる高濃度ｎ型不純物層１０９ｂ
及び高濃度ｎ型拡散層１０９ｃと、前記ｐ型拡散層１１
０ａと同一工程で形成される高濃度ｐ型不純物層１１０
ｂが設けられている。また、多結晶シリコンゲート層１
０６ａと同じ工程で形成される多結晶シリコンゲート層
１０６ｂを保護回路用ＭＯＳＦＥＴ３２のゲート電極と
し、さらにドレイン耐圧向上のためのドーズ量５×１０
¹²ｃｍ^-2程度の低濃度ｎ型オフセット領域１０８を設け
てある。

【００３２】また、アルミ電極層１１２ｂ、１１２ｃ、
１１２ｄは各々ＭＯＳＦＥＴ３２のドレイン電極、ソー
ス電極、ボディ電極である。また、参照符号１０５ｂは
選択酸化により形成された厚さ約１μｍのフィールド酸
化膜である。

【００３３】本半導体装置は、プロセスコスト低減のた
め通常のパワーＭＯＳＦＥＴプロセスを用いてＭＯＳＦ
ＥＴ３２等の保護回路用ＭＯＳＦＥＴをパワーＭＯＳＦ
ＥＴ３０のドレイン領域であるｎ型エピタキシャル層１
０２の中に形成した自己分離型構造である。このため、
従来のパワーＭＯＳＦＥＴプロセスと同様に低コストで
制御回路を内蔵できるという利点があるものの、図１に
示したようにパワーＭＯＳＦＥＴのドレイン端子１をコ
レクタ、ＭＯＳＦＥＴ３２のドレイン領域１０９ｂをエ
ミッタ、ＭＯＳＦＥＴ３２のボディ領域１０４ａをベー
スとする寄生ｎｐｎトランジスタ２９が形成される。し
かし、本発明の半導体装置では上記図１で説明したよう
に、スイッチ回路ＳＷ２、ＳＷ３によりＭＯＳＦＥＴ３
２のボディ４の電圧を制御することにより寄生ｎｐｎト
ランジスタ２９の動作を防止することができる。

【００３４】＜実施例２＞図３は、本発明に係る半導体
装置の第２の実施例を示す回路図である。本実施例は、
図１に示したグランド６をソース端子３に接続する場合
（接続ａ）に対応した実施例であり、スイッチ回路ＳＷ
１からＳＷ３を具体的な回路構成で示してある。また、
本実施例では保護回路２１として過熱保護回路と過電流
保護回路を内蔵した場合を示してある。

【００３５】すなわち、スウイッチ回路ＳＷ１はパワー
ＭＯＳＦＥＴ３０の内部ゲート５とソース端子３の間を
開閉し、パワーＭＯＳＦＥＴ３０が過負荷状態において
も破壊しないように設けたスイッチであり、過熱保護に
対するＭＯＳＦＥＴ３１と、過電流保護に対するＭＯＳ
ＦＥＴ４２で構成されている。スイッチ回路ＳＷ２は、
ゲート端子２とＭＯＳＦＥＴ３２のボディ４を開閉する
スイッチであり、ソース端子３に対しゲート端子２が負
になった時にオンするＭＯＳＦＥＴ３９と、ソース端子
３に対しゲート端子２がほぼ同電位の時にドレイン端子
１の電位がソース端子３に対して１０〜２０Ｖ以上の正
電圧になった場合にオンするＭＯＳＦＥＴ４０で構成さ
れている。スイッチ回路ＳＷ３はソース端子３とＭＯＳ
ＦＥＴ３２のボディ４を開閉するスイッチであり、ＭＯ
ＳＦＥＴ３８で構成されている。

【００３６】室温において、ゲート端子２に５〜１０Ｖ
程度の正のゲート電圧を印加してパワーＭＯＳＦＥＴ３
０をオンさせる場合、ＭＯＳＦＥＴ３１、３３、４２、
３５、３６、３９、４０はオフ状態、ＭＯＳＦＥＴ３
４、３７、３８、４１はオン状態になる。この理由は以
下の通りである。すなわち、抵抗６６とダイオード８２
は定電圧回路を構成しており、ダイオード８２のカソー
ドには３Ｖ程度の定電圧が印加される。室温状態では、
抵抗６５とダイオード列８１の分圧によりＭＯＳＦＥＴ
３７のゲートには１．５Ｖ以上の電圧が印加されてい
る。このためＭＯＳＦＥＴ３７はオン、ＭＯＳＦＥＴ３
６はオフ状態である。また、抵抗６２、６３とＭＯＳＦ
ＥＴ３４、３５で構成されるラッチ回路は、抵抗６２の
値を抵抗６３の値より約１桁大きく設計してあるため、
ゲート端子２に正の電圧が印加されたときには、常にＭ
ＯＳＦＥＴ３４はオン、ＭＯＳＦＥＴ３５はオフ状態と
なる。このため、ＭＯＳＦＥＴ３１はオフ状態である。
従って、ゲート端子２に電圧が印加されるとダイオード
９０と抵抗６１にゲート端子２から電流が流れてＭＯＳ
ＦＥＴ３２をオンし、パワーＭＯＳＦＥＴ３０のゲート
に電荷が供給され、パワーＭＯＳＦＥＴ３０は高速にオ
ンする。抵抗６０は、定常状態においてゲート端子２と
内部ゲート端子５の電位差を小さくするために設けてあ
る。また、キャパシタ２５はゲート端子２の電圧を上昇
させるとき、ブートストラップ効果によりさらに高速に
ＭＯＳＦＥＴ３２のゲート電圧を上昇させるために設け
てある。

【００３７】ゲート端子２をゼロボルトにしてパワーＭ
ＯＳＦＥＴ３０をオフする場合、ＭＯＳＦＥＴ３２のみ
ならずダイオード８０を介してもパワーＭＯＳＦＥＴ３
０のゲート電荷を放出できるため、パワーＭＯＳＦＥＴ
３０を高速に遮断できる。

【００３８】過電流保護動作は、以下の通りである。す
なわち、ドレイン電流が増加する場合には、パワーＭＯ
ＳＦＥＴ３０のドレイン電流をモニタする電流センス用
のＭＯＳＦＥＴ４３のドレイン電流が増加する。このた
め、抵抗７０における電圧降下が増加してＭＯＳＦＥＴ
４２がオンし始める。このため、ＭＯＳＦＥＴ３２が高
インピーダンスとなり、パワーＭＯＳＦＥＴ３０の内部
ゲート５の電圧を低下させる（スイッチ回路ＳＷ１の抵
抗を小さくする）。これにより、パワーＭＯＳＦＥＴ３
０のドレイン電流が過大になることを防止する。

【００３９】過熱保護動作は、以下の通りである。すな
わち、チップ温度が規定温度以上に上昇する場合には、
温度の上昇によりダイオード列８１の順方向電圧が低下
するためＭＯＳＦＥＴ３７のゲート電圧が低下し、ＭＯ
ＳＦＥＴ３７がオフする。このため、ＭＯＳＦＥＴ３６
がオンして、ＭＯＳＦＥＴ３４、３５と抵抗６２、６３
で構成されるラッチ回路の状態が反転する。従って、Ｍ
ＯＳＦＥＴ３４がオフしＭＯＳＦＥＴ３３がオンするこ
とにより、パワーＭＯＳＦＥＴ３０の内部ゲート電圧５
は低下する（スイッチ回路ＳＷ１の抵抗を小さくす
る）。これにより、パワーＭＯＳＦＥＴ３０が遮断す
る。

【００４０】本実施例では、上述の過電流保護や過熱保
護が働き、パワーＭＯＳＦＥＴ３０の内部ゲート５の電
圧を下げる場合にもＭＯＳＦＥＴ３２のゲート１０の電
圧を下げて、ＭＯＳＦＥＴ３２のオン抵抗を増加させる
ことが特徴である。これにより、ＭＯＳＦＥＴ３１やＭ
ＯＳＦＥＴ４２のようにパワーＭＯＳＦＥＴ３０のドレ
イン電流を遮断または制限するために設けてあるスイッ
チ回路ＳＷ１のオン抵抗をあまり低くしなくても高速に
保護回路を動作できるという効果がある。また、過大な
ゲート電流を流す必要がなくなるという効果もある。

【００４１】本実施例では、ソースがソース端子３に接
続されているＭＯＳＦＥＴ、すなわち、ＭＯＳＦＥＴ３
１、ＭＯＳＦＥＴ４２、ＭＯＳＦＥＴ３３〜３７に関し
ては、特開平７−５８２９３号公報に開示してある方
法、すなわちダイオード９１、８９、９０、８８を用い
ることにより、上記ソースがソース端子３に接続されて
いるＭＯＳＦＥＴのドレインとパワーＭＯＳＦＥＴ３０
のドレインとの間に存在する寄生ｎｐｎトランジスタの
動作防止を行って負ゲート電圧保護を行なう。

【００４２】さらにソースがソース端子３に接続されて
いないＭＯＳＦＥＴ３２の寄生ｎｐｎトランジスタの動
作防止のためには、ＭＯＳＦＥＴ３９、４０、３８を使
用している。すなわち、外部ゲート端子２が負になった
場合にはスイッチ回路ＳＷ２を構成するＭＯＳＦＥＴ３
９とＭＯＳＦＥＴ４０がオンし、スイッチ回路ＳＷ３を
構成するＭＯＳＦＥＴ３８がオフする。このため、ＭＯ
ＳＦＥＴ３２のボディ電圧４はゲート端子電圧２と同電
位になり、図１に示した寄生ｎｐｎトランジスタ２９の
ベース・エミッタ間が順バイアスされることを防止し
た。本実施例ではこのような負ゲート電圧保護により、
高速動作化のためＭＯＳＦＥＴ３２を内蔵させた場合で
も、ドレイン端子１からゲート端子２へのリーク電流を
遮断できるという効果がある。

【００４３】さらに本実施例では、ＭＯＳＦＥＴ３９、
３８、４０のしきい電圧を例えば１Ｖにした場合、ゲー
ト端子２の電圧が±１Ｖの範囲内ではＭＯＳＦＥＴ３
８、３９、４０はすべてオフ状態となる。このため、ゲ
ート端子２がゼロボルト近辺の時には図１で述べた寄生
ｎｐｎトランジスタ２９のベースが、開放状態もしくは
開放状態に近くなる。従って、寄生ｎｐｎトランジスタ
２９のコレクタ・エミッタ間耐圧は、ベース・エミッタ
間を短絡した場合の耐圧ＢＶces（約７０Ｖ）ではな
く、ベースが開放の場合の耐圧ＢＶceo（２０〜３０Ｖ
程度）近くに低下する恐れがある。

【００４４】そこで、本実施例ではドレイン端子１がソ
ース端子３に対し高電位になり、スイッチ回路ＳＷ２を
構成するＭＯＳＦＥＴ４０がオンすると、ゲート端子２
とＭＯＳＦＥＴ３２のボディ４を短絡するように回路構
成してある。これにより、寄生ｎｐｎトランジスタ２９
のコレクタ・エミッタ間耐圧を、ベース・エミッタ間を
短絡した場合の耐圧ＢＶces（約７０ＶでパワーＭＯＳ
ＦＥＴ３０のドレイン・ソース間耐圧と同じ）に戻し、
ドレイン耐圧の劣下を防止することができるという効果
がある。

【００４５】なお、ダイオード８３、８４の降伏電圧を
各々１０Ｖとし、抵抗６７として４００ｋΩ以上の抵
抗、抵抗７１として１ＭΩの抵抗を用いた場合、抵抗６
７を通って流れるドレインリーク電流はドレイン電圧が
２０Ｖ程度までは遮断し、ドレイン電圧が６０Ｖにおい
ても１００μＡ（＝（６０Ｖ−２×１０Ｖ）／４００ｋ
Ω）程度以下に抑えられる。ここで、ダイオード８４は
ＭＯＳＦＥＴ４０のゲート保護としても働く。

【００４６】従って本実施例でも、実施例１で述べたよ
うに、信頼性向上のための保護回路を低コストプロセス
で内蔵したインテリジェントなパワーＭＯＳＦＥＴの高
速動作化を図ることができる。さらに、ゲート・ソース
間が負になる場合にも寄生素子動作を防止する負ゲート
電圧保護機能を内蔵できる。またさらに、このような機
能追加によってもパワーＭＯＳＦＥＴのドレイン・ソー
ス間耐圧が劣化しないという特徴がある。なお、本実施
例で使用されるダイオードや抵抗は、寄生素子が形成さ
れないようにＭＯＳＦＥＴのゲート用の多結晶シリコン
層を用いて形成することが望ましい。

【００４７】＜実施例３＞図４は、本発明に係る半導体
装置の第３の実施例を示す回路図である。本実施例も、
図１に示したグランド６はソース端子３に接続する場合
（接続ａ）に対応した実施例であり、スイッチ回路ＳＷ
１からＳＷ３を具体的な回路構成で示してある。

【００４８】本実施例では、図３においてスイッチ回路
ＳＷ３として使用したＭＯＳＦＥＴ３８の代りにダイオ
ード９３を用いた場合を示してある。ゲート端子２の電
圧が正の時には、ＭＯＳＦＥＴ３２のボディ４の電圧は
ダイオード９３を介してほぼソース端子３の電圧になる
ため、ＭＯＳＦＥＴ３８を用いた場合に比べてＭＯＳＦ
ＥＴ３２のボディ電圧とソース端子３の電圧との差が大
きくなりやすいという点で、実施例２と異なるだけであ
る。従って、実施例１と２で述べたように低コストプロ
セスを用いて、高速動作化と、負ゲート電圧保護と、ド
レイン耐圧の劣下防止とを達成できる。

【００４９】＜実施例４＞図５は、本発明に係る半導体
装置の第４の実施例を示す回路図である。本実施例は、
図１に示したグランド６をＭＯＳＦＥＴ３２のボディ４
に接続する場合（接続ｂ）に対応した実施例であり、ス
イッチ回路ＳＷ１〜ＳＷ３を具体的な回路構成で示して
ある。

【００５０】本実施例では、図３に示していたＭＯＳＦ
ＥＴ３１、３３〜３７に存在する寄生ｎｐｎトランジス
タの動作を防止するために使用していた負ゲート電圧保
護用ダイオード８８、９１を使用せずに、スイッチ回路
ＳＷ３を構成するＭＯＳＦＥＴ３８を用いてＭＯＳＦＥ
Ｔ３２に対する負ゲート電圧保護と同じ方法により負ゲ
ート電圧保護を行う場合である。なお、本実施例ではダ
イオード９０は残してある。これは、キャパシタ２５に
よるブートストラップ効果により、パワーＭＯＳＦＥＴ
３０の通常のオン動作時にＭＯＳＦＥＴ３２のゲートを
高速に昇圧させるためである。従って、このブートスト
ラップ効果を期待しない場合にはダイオード９０とキャ
パシタ２５は不要である。

【００５１】本実施例の場合には、実施例１や２で述べ
た高速動作化、負ゲート電圧保護、ドレイン耐圧の劣下
防止の効果のみならず、ＭＯＳＦＥＴ３８として低オン
抵抗素子を使用することにより、ＭＯＳＦＥＴ３８のド
レイン・ソース間電圧を図１〜図４で用いていた負ゲー
ト電圧保護用ダイオード８８、９１のアノード・カソー
ド間電圧より低くすることができる。従って、この電圧
分だけゲート端子２の電圧が下がっても、ＭＯＳＦＥＴ
３３〜３７を用いた過熱保護回路は正常に動作できる。
すなわち、ゲート電圧の動作マージンを拡大できるとい
う効果がある。さらに、過熱保護回路が動作した後の内
部ゲート端子５の電圧を従来より低くできるため、ドレ
イン電流を低くできるという効果もある。勿論、本実施
例の場合にも実施例１や２で述べた高速動作化、負ゲー
ト電圧保護、ドレイン耐圧の劣下防止の効果がある。

【００５２】＜実施例５＞図６は、本発明に係る半導体
装置の第５の実施例を示す回路図である。本実施例も図
１に示したグランド６をＭＯＳＦＥＴ３２のボディ４に
接続する場合（接続ｂ）に対応した実施例であり、スイ
ッチ回路ＳＷ１〜ＳＷ３を具体的な回路構成で示してあ
る。

【００５３】図５に示した実施例４ではスイッチ回路Ｓ
Ｗ２をＭＯＳＦＥＴ３９とＭＯＳＦＥＴ４０を用いて構
成していたのに対し、本実施例はスイッチ回路ＳＷ２を
ＭＯＳＦＥＴ４０だけで構成した場合の実施例である。
本実施例では実施例４に比べ負ゲート電圧保護能力が低
下するものの、図５に示したＭＯＳＦＥＴ３９を使用し
なくてもすむため、半導体チップ上の保護回路の占有面
積を低減できるという効果がある。勿論、本実施例の場
合にも実施例１や２で述べた高速動作化、負ゲート電圧
保護、ドレイン耐圧の劣下防止の効果がある。

【００５４】＜実施例６＞図７は本発明に係る半導体装
置の第６の実施例を示す回路図である。本実施例は図１
に示したグランド６をソース端子３に接続する場合（接
続ａ）に対応した実施例であり、スイッチ回路ＳＷ１〜
ＳＷ３を具体的な回路構成で示してある。

【００５５】本実施例は、図１に示したグランド６はソ
ース端子３に接続する場合（接続ａ）ではあるが、ＭＯ
ＳＦＥＴ３１、３３〜３７のボディはＭＯＳＦＥＴ３２
のボディ４と接続してある。このため、ＭＯＳＦＥＴ３
１、３３〜３７に存在する寄生ｎｐｎトランジスタの動
作を防止するために図１等で使用していた負ゲート電圧
保護用ダイオード８８、９１を使用せずにスイッチ回路
ＳＷ３を構成するＭＯＳＦＥＴ３８を用いて、ＭＯＳＦ
ＥＴ３２と同じ方法（寄生ｎｐｎトランジスタのエミッ
タ・ベース間を短絡する方法）により負ゲート電圧保護
を行っている。この点では、図５に示した実施例４の場
合と同様である。

【００５６】本実施例ではＭＯＳＦＥＴ３１、３３〜３
７のソースをソース端子３に接続してあるため、ＭＯＳ
ＦＥＴ３１、３３〜３７のドレイン電流がＭＯＳＦＥＴ
３８には流れない。このため、図６に示した実施例５の
場合に比べＭＯＳＦＥＴ３８のオン抵抗を低くしなくて
も（すなわち、素子の半導体チップ内の占有面積を大き
くしなくても）、ＭＯＳＦＥＴ３２のボディ４を容易に
制御できるという利点がある。その他の点では、本実施
例の場合にも実施例１や２で述べた高速動作化、負ゲー
ト電圧保護、ドレイン耐圧の劣下防止の効果がある。さ
らに、実施例４で述べたように、ゲート電圧動作マージ
ンを拡大できるという効果もある。

【００５７】＜実施例７＞図８は、本発明に係る半導体
装置の第７の実施例を示すブロック回路図である。本実
施例は、図９の断面図に示してあるようにフローティン
グのｐ型拡散層１０３ｃのノード７を用いてスイッチ回
路ＳＷ２を制御する場合の実施例である。

【００５８】本実施例では、ドレイン端子１に１０Ｖ程
度の電圧が印加されたときパワーＭＯＳＦＥＴ３０のボ
ディであるｐ型拡散層１０３ａとｎ型エピタキシャル層
１０２の間に形成される空乏層がフローティングのｐ型
拡散層１０３ｃに達するように設計し、これによりスイ
ッチ回路ＳＷ２がオンするように構成したことが特徴で
ある。

【００５９】このフローティングノード７とｎ型エピタ
キシャル層１０２との間には寄生ダイオード９２が形成
されるが、この寄生ダイオードの耐圧はＭＯＳＦＥＴ３
０のドレイン耐圧と同じにしても構わない。本実施で寄
生ダイオード９２の耐圧をパワーＭＯＳＦＥＴ３０のド
レイン耐圧と同じにした場合は、図３等においてドレイ
ン端子１からのリーク電流を低減するために設けていた
抵抗６７は不要である。本実施例の場合にも、実施例１
で述べたように低コストプロセスを用いて高速動作化、
負ゲート電圧保護、ドレイン耐圧の劣下防止を達成でき
る。

【００６０】＜実施例８＞図１０は、本発明に係る半導
体装置の第８の実施例を示す回路図である。本実施例
は、図８に示したグランド６をソース端子３に接続する
場合（接続ａ）に対応した実施例であり、図８に示した
スイッチ回路ＳＷ１〜ＳＷ３を具体的な回路構成で示し
てある。また、本実施例は、保護回路２１として過熱保
護回路と過電流保護回路を内蔵した場合である。

【００６１】本実施例は、図３の多結晶ダイオード８３
の代りに、ｎ型エピタキシャル層１０２とｐ型拡散層１
０３ｃにより形成される寄生ダイオード９２を用いた回
路構成である。本実施例では、前述のように寄生ダイオ
ード９２の耐圧をパワーＭＯＳＦＥＴ３０のドレイン耐
圧と同じにした場合、図３等においてドレイン端子１か
らのリーク電流を低減するために設けていた抵抗６７は
不要である。

【００６２】また、本実施例では、実施例７で説明した
ように、ドレイン電圧が例えば１０Ｖ以上になるとｐ型
拡散層１０３ａとｎ型エピタキシャル層１０２の間に形
成される空乏層がフローティングのｐ型拡散層１０３ｃ
に達するために、フローティングノード７が１０Ｖにな
る（寄生ダイオード９２が降伏するためではない）。こ
のため、ゲート端子２とソース端子３がほぼ同じ電圧の
場合でも、図３の回路と同じようにＭＯＳＦＥＴ４０が
オンするので、ＭＯＳＦＥＴ３２のボディ４はゲート端
子２と同じ電圧となり、寄生ｎｐｎトランジスタによる
ドレイン・ソース間の耐圧劣化を防止できる。従って、
本実施例の場合にも実施例１や２で述べたように低コス
トプロセスを用いて高速動作化、負ゲート電圧保護、ド
レイン耐圧の劣下防止が達成できる。

【００６３】＜実施例９＞図１１は、本発明に係る半導
体装置の第９の実施例を示すブロック回路図である。本
実施例では、実施例１においてゲート端子２とソース端
子３がほぼ同じ電圧となる場合に、ＭＯＳＦＥＴ３２の
ボディがフローティングになることを防止する手段とし
て、スイッチ回路ＳＷ３と並列に抵抗７２を設け、また
スイッチ回路ＳＷ２と並列に抵抗７３を設けて寄生ｎｐ
ｎトランジスタ２９によるドレイン・ソース間耐圧の劣
化を防止する場合の実施例である。

【００６４】例えば、ゲート端子２の電圧が±０．７Ｖ
の場合に、ゲート端子２から供給される電圧ではスイッ
チ回路ＳＷ３もＳＷ２も共にオンさせることができない
とすると、抵抗７２や抵抗７３がない場合には、ｎｐｎ
トランジスタ２９のベースノード４の電圧は、±０．７
Ｖの範囲で変動し得るオープン状態となり、寄生ｎｐｎ
トランジスタ２９によるドレイン・ソース間の耐圧が劣
化するという問題がある。

【００６５】これに対して、本実施例では、抵抗７２と
抵抗７３に同じ値の抵抗を設けることにより、ゲート端
子２が±０．７Ｖの範囲（スイッチ回路ＳＷ３もＳＷ２
も共にオフ状態）となる場合でも、寄生ｎｐｎトランジ
スタ２９のベースノード４の電圧は±０．３５Ｖ以内に
抑える。このため、寄生ｎｐｎトランジスタ２９による
ドレイン・ソース間の耐圧劣化を防止できる。なお、こ
の場合の抵抗７２，７３はベースノード４とゲート端子
２またはソース端子３とのインピーダンスを低減できる
抵抗値を有すれば良く、５０ＭΩ以下、好ましくは５Ｍ
Ω以下、より好ましくは５００ｋΩ以下が望ましい。そ
して、抵抗体としては多結晶シリコンを用いた抵抗でも
拡散層を用いた抵抗でも良く、その抵抗値の大きさの中
には配線抵抗等の寄生抵抗を含んでも良い。

【００６６】従って、本実施例の場合には、実施例１の
ようにドレイン電圧（端子１の電圧）によりスイッチ回
路ＳＷ２を制御してＭＯＳＦＥＴ３２のボディがフロー
ティングになることを防ぐ必要はなくなる。

【００６７】本実施例の場合にも、実施例１や２で述べ
た高速動作化、負ゲート電圧保護、ドレイン耐圧の劣化
防止の効果がある。

【００６８】＜実施例１０＞図１２は、本発明に係る半
導体装置の第１０の実施例を示す回路図である。本実施
例は、図１１に示したグランド６をソース端子３に接続
する場合（接続ａ）に対応した実施例であり、スイッチ
回路ＳＷ１〜ＳＷ３を具体的な回路構成で示してある。
また、本実施例では保護回路２１として過熱保護回路と
過電流保護回路を内蔵した場合である。

【００６９】本実施例では、ゲート電圧がゼロボルト近
辺になりスイッチ回路ＳＷ２として働くＭＯＳＦＥＴ３
９と、スイッチ回路ＳＷ３として働くＭＯＳＦＥＴ３８
が共にオフ状態になっても、抵抗７２と抵抗７３とし
て、例えば共に１ＭΩの抵抗を入れておくことにより、
図１に示した寄生ｎｐｎトランジスタ２９によるドレイ
ン・ソース間の耐圧の劣化を防止することができる。

【００７０】すなわち、ＭＯＳＦＥＴ３９とＭＯＳＦＥ
Ｔ３８のしきい電圧が共に０．７Ｖの場合には、ボディ
電圧を±０．３５Ｖの範囲に抑えられる。このため、寄
生ｎｐｎトランジスタ２９によるドレイン・ソース間の
耐圧の劣化を防止できる。

【００７１】本実施例では、ドレイン電圧（端子１の電
圧）によりスイッチ回路ＳＷ２を制御してＭＯＳＦＥＴ
３２のボディがフローティングになることを防ぐ必要は
ないため、図３に示した抵抗６７〜６９、７１、ＭＯＳ
ＦＥＴ４０、４１、ダイオード８３、８４が不要とな
り、その代わりに抵抗７２と抵抗７３を設けてＭＯＳＦ
ＥＴ３２のボディがフローティングになることを防止し
ている。これにより、本実施例の場合にも実施例１や２
で述べた高速動作化、負ゲート電圧保護、ドレイン耐圧
の劣下防止が達成できる。なお、本実施例においてゲー
ト端子２に正の電圧が印加されている場合で、ＭＯＳＦ
ＥＴ３２のボディ４とソース端子３のインピーダンスを
小さくする必要がない場合にはＭＯＳＦＥＴ３８を取り
除くことも可能である。

【００７２】なお、抵抗７２と抵抗７３は、本半導体装
置の全使用温度範囲において、ＭＯＳＦＥＴ３９のしき
い電圧を０．６Ｖ程度以下に選ぶことができる場合に
は、抵抗７３を取り除くことが可能となる。また同様
に、ＭＯＳＦＥＴ３８のしきい電圧を０．６Ｖ程度以下
に選ぶことができる場合は、抵抗７２を取り除くことが
可能となる。ＭＯＳＦＥＴ３９やＭＯＳＦＥＴ３８のし
きい電圧を低くしすぎると高温時にＭＯＳＦＥＴ３９と
ＭＯＳＦＥＴ３８のしきい電圧が低下するため、ゲート
リーク電流が増加するという問題があるが、本実施例で
は、抵抗７２と抵抗７３を用いることにより、ＭＯＳＦ
ＥＴ３９やＭＯＳＦＥＴ３８のしきい電圧を低くせずに
本発明の目的の一つであるドレイン耐圧の劣化防止が達
成できる。

【００７３】＜実施例１１＞図１３は、本発明に係る半
導体装置の第１１の実施例を示すブロック回路図であ
る。本実施例は、図１に示したパワーＭＯＳＦＥＴ３０
の代りにＩＧＢＴ(Insulated gate bipolar transisto
r：絶縁ゲート型バイポーラトランジスタ)５０を用いた
場合である。

【００７４】図１３において、参照符号１１はコレクタ
端子、１２はゲート端子、１３はエミッタ端子である。
また、ＭＯＳＦＥＴ３２は図１の場合と同様にＩＧＢＴ
５０の高速スイッチングを行うために設けてある。図１
４には保護回路を内蔵したＩＧＢＴの断面構造を示して
ある。図１４と図２の相違点は、半導体基板としてｐ型
基板２０１を使用し、その上にｐ型基板２０１からｎ型
ベース領域として働くｎ型エピタキシャル層１０２への
少数キャリアの注入を抑制するために、ｎ型エピタキシ
ャル層１０２より高濃度のｎ型バッファ領域２０２を設
けている点だけである。

【００７５】また、本実施例の場合には寄生ｎｐｎトラ
ンジスタの代りに図１４の断面構造から明らかなよう
に、ＩＧＢＴ５０のコレクタ端子１１とＭＯＳＦＥＴ３
２のドレインの間には図１３に示す寄生サイリスタ５２
が形成される。従って、ゲート端子１２に負の電圧が印
加されると、この寄生サイリスタ５２がオンしてコレク
タ端子１１からゲート端子１２にリーク電流が流れる恐
れがある。つまり、パワーＭＯＳＦＥＴ３０の代りにＩ
ＧＢＴ５０を用いた場合には、寄生ｎｐｎトランジスタ
２９の代りに寄生サイリスタ５２による問題が発生する
が、その対策はこれまで述べてきたパワーＭＯＳＦＥＴ
３０の場合と同じ方法が使用できる。

【００７６】すなわち、実施例１の図１に示したスイッ
チ回路ＳＷ２とＳＷ３を用いたＭＯＳＦＥＴ３２のボデ
ィ４の制御によりＩＧＢＴ５０の負ゲート電圧保護を達
成できる。さらに、ゲート端子１２がゼロボルト付近に
おいて、サイリスタ５２のベース４がフローティングに
なった時、サイリスタ５２のラッチアップによりＩＧＢ
Ｔ５０の実効的コレクタ・エミッタ間耐圧が劣化するこ
とを、実施例２の場合と同様にスイッチ回路ＳＷ２とＳ
Ｗ３を用いたＭＯＳＦＥＴ３２のボディ４の制御により
防止している。また、実施例１０までにパワーＭＯＳＦ
ＥＴを用いて説明した本発明の半導体装置の特徴は、Ｉ
ＧＢＴを用いた場合にも全く同じ制御回路２０を用いて
達成できる。従って、低コストプロセスを用いて高速動
作化、負ゲート電圧保護、コレクタ・エミッタ間耐圧の
劣下防止を達成できる。

【００７７】＜実施例１２＞図１５は、本発明に係る半
導体装置の第１２の実施例を示すブロック回路図であ
る。本実施例は、実施例１においてゲート端子２とソー
ス端子３がほぼ同じ電圧の場合にＭＯＳＦＥＴ３２のボ
ディがフローティングになることを防止する手段とし
て、スイッチ回路ＳＷ３と直列に抵抗７４を設け、また
スイッチ回路ＳＷ２と直列に抵抗７５を設けて寄生ｎｐ
ｎトランジスタ２９によるドレイン・ソース間耐圧の劣
化を防止する場合である。

【００７８】実施例１のように、ドレイン電圧（端子１
の電圧）によりスイッチ回路ＳＷ２を制御してＭＯＳＦ
ＥＴ３２のボディがフローティングになることを防ぐ理
由は、ゲート端子２がゼロボルト近辺になるとスイッチ
回路ＳＷ２やＳＷ３が導通状態とならないためである。
また、ゲート端子２がゼロボルト近辺でもスイッチ回路
ＳＷ２やＳＷ３を導通状態とするためには、例えばスイ
ッチ回路ＳＷ２やＳＷ３を構成するために用いるＭＯＳ
ＦＥＴのしきい電圧を極力ゼロボルトに近づけることが
必要である。しかしこの場合、高温になり、しきい電圧
が低下した時にゲート端子２からスイッチ回路ＳＷ２と
ＳＷ３を通るゲート電流が増加するという問題がある。

【００７９】そこで、本実施例では、スイッチ回路ＳＷ
２とＳＷ３がゼロボルト近辺でも導通状態となるよう
に、スイッチ回路ＳＷ２とＳＷ３を構成するために用い
るＭＯＳＦＥＴのしきい電圧を極力ゼロに近づけたり、
場合によってはデプレッション型のＭＯＳＦＥＴを使用
することにより、ＭＯＳＦＥＴ３２のボディ４がフロー
ティングになることを防いで、ドレイン耐圧の劣化防止
を実現すると共に、更にスイッチ回路ＳＷ２とＳＷ３を
通るゲート電流の増加に対しては、それぞれスイッチ回
路ＳＷ２とＳＷ３と直列に設けた抵抗７４と抵抗７５に
より低減するようにした。なお、この場合の抵抗７４，
７５はゲート端子２とソース端子３との間の貫通電流を
阻止できる抵抗値を有すれば良く、抵抗７４と抵抗７５
の抵抗値の合計は１０Ω以上、好ましくは５００Ω以
上、より好ましくは５ｋΩ以上が望ましい。そして、抵
抗体としては多結晶シリコンを用いた抵抗でも拡散層を
用いた抵抗でも良く、その抵抗値の大きさの中には配線
抵抗等の寄生抵抗を含んでも良い。

【００８０】本実施例の場合にも、実施例１や２で述べ
た高速動作化、負ゲート電圧保護、パワーＭＯＳＦＥＴ
３０のドレイン耐圧劣化防止の効果がある。

【００８１】＜実施例１３＞図１６は、本発明に係る半
導体装置の第１３の実施例を示す回路図である。本実施
例は、図１５に示したグランド６をソース端子３に接続
する場合（接続ａ）に対応した実施例であり、スイッチ
回路ＳＷ１〜ＳＷ３を具体的な回路構成で示してある。
また、本実施例は、保護回路２１として過熱保護回路と
過電流保護回路を内蔵した場合である。

【００８２】本実施例では、ゲート電圧がゼロボルトに
なり、スイッチ回路ＳＷ２として働くＭＯＳＦＥＴ３９
とスイッチ回路ＳＷ３として働くＭＯＳＦＥＴ３８が共
にオン状態となっても、抵抗７２と抵抗７３とを入れて
おくことにより、ゲート端子２からスイッチ回路ＳＷ２
とＳＷ３を通るゲート電流の増加を防止することができ
る。

【００８３】また、スイッチ回路ＳＷ２として働くＭＯ
ＳＦＥＴ３９とスイッチ回路ＳＷ３として働くＭＯＳＦ
ＥＴ３８のしきい電圧を極力ゼロボルトに近づける（ま
たは負にする）ことにより、ゲート端子２がゼロボルト
近辺となる場合でも寄生ｎｐｎトランジスタ２９による
パワーＭＯＳＦＥＴ３０のドレイン・ソース間の耐圧劣
化を防止できる。

【００８４】また更に、ＭＯＳＦＥＴ３８とＭＯＳＦＥ
Ｔ３９のしきい電圧の選び方によっては抵抗７４か抵抗
７５のいずれかがなくても、本実施例の半導体装置のド
レイン耐圧（端子１と端子３の間の耐圧）の劣化防止を
行い、なおかつ、ＭＯＳＦＥＴ３８とＭＯＳＦＥＴ３９
を通るゲート電流を低減できるように設定することが可
能となる。

【００８５】勿論、本実施例の場合にも、実施例１や２
で述べた高速動作化、負ゲート電圧保護、パワーＭＯＳ
ＦＥＴ３０のドレイン耐圧劣化防止の効果がある。

【００８６】以上、本発明の好敵な実施例について説明
したが、本発明は前記実施例に限定するものではなく、
例えば前記実施例ではパワーＭＯＳＦＥＴを含む全ての
ＭＯＳＦＥＴやＩＧＢＴはｎチャネル型として説明した
が全ての素子をｐチャネル型としても同様の効果が得ら
れ、本発明の精神を逸脱しない範囲内において種々の設
計変更をなし得ることは勿論である。

【００８７】

【発明の効果】前述した各実施例から明らかなように、
本発明によれば例えば過熱保護回路や過電流保護回路等
の制御回路を自己分離型構造で内蔵したパワーＭＯＳＦ
ＥＴやＩＧＢＴの高速動作化を図ることができる。ま
た、ゲート端子に負の電圧が印加されても寄生ｎｐｎト
ランジスタ動作や寄生サイリスタ動作によりドレイン端
子（ＩＧＢＴではコレクタ端子）からゲート端子へのリ
ーク電流を防止でき、ゲート端子がゼロボルト付近での
ドレイン・ソース間（ＩＧＢＴではコレクタ・エミッタ
間）耐圧の劣化を防止できるという効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例の半導体装置のブロック
回路図である。

【図２】本発明の第１の実施例の半導体装置の断面構造
図を示す。

【図３】本発明の第２の実施例の半導体装置の回路図で
ある。

【図４】本発明の第３の実施例の半導体装置の回路図で
ある。

【図５】本発明の第４の実施例の半導体装置の回路図で
ある。

【図６】本発明の第５の実施例の半導体装置の回路図で
ある。

【図７】本発明の第６の実施例の半導体装置の回路図で
ある。

【図８】本発明の第７の実施例の半導体装置のブロック
回路図である。

【図９】本発明の第７の実施例の半導体装置の断面構造
図を示す。

【図１０】本発明の第８の実施例の半導体装置の回路図
である。

【図１１】本発明の第９の実施例の半導体装置のブロッ
ク回路図である。

【図１２】本発明の第１０の実施例の半導体装置の回路
図である。

【図１３】本発明の第１１の実施例の半導体装置のブロ
ック回路図である。

【図１４】本発明の第１１の実施例の半導体装置の断面
構造図を示す。

【図１５】本発明の第１２の実施例の半導体装置のブロ
ック回路図である。

【図１６】本発明の第１３の実施例の半導体装置の回路
図である。

【符号の説明】

１…パワーＭＯＳＦＥＴの外部ドレイン端子、２…パワ
ーＭＯＳＦＥＴの外部ゲート端子、３…パワーＭＯＳＦ
ＥＴの外部ソース端子、４…保護回路用ＭＯＳＦＥＴの
ボディノード（寄生ｎｐｎのベースノード）、５…内部
ゲートノード、６…保護回路２１のグランドノード、７
…ｐ型拡散層１０３ｃのフローティングノード、１０…
ＭＯＳＦＥＴ３２のゲート端子、１１…ＩＧＢＴの外部
コレクタ端子、１２…ＩＧＢＴの外部ゲート端子、１３
…ＩＧＢＴの外部エミッタ端子２０…制御回路、２１…保護回路、２９…寄生ｎｐｎト
ランジスタ、３０…パワーＭＯＳＦＥＴ、３１〜４２…
ＭＯＳＦＥＴ、４３…電流センス用ＭＯＳＦＥＴ、５０
…ＩＧＢＴ、５２…寄生サイリスタ、６０〜７５…抵
抗、８０〜９３…ダイオード、１０１…ｎ型基板、１０
２…ｎエピタキシャル層、１０３ａ，１０３ｂ…第１の
ｐ型ウエル層、１０４ａ…第２のｐ型ウエル層、１０５
…ゲート酸化膜、１０６ａ，１０６ｂ…ゲート電極、１
０７，１０９ａ，１０９ｂ…ｐ型拡散層、１０８…低濃
度ｎ型拡散層、１０９ａ，１０９ｂ，１０９ｃ…ｎ型拡
散層、１０９ｂ，１０９ｃ，１０３…ｎ型拡散層、１１
０ａ，１１０ｂ…ｐ型拡散層、１１１…保護膜、１１２
ａ〜１１２ｇ…アルミ電極、２０１…ｐ型基板、２０２
…ｎ型バッファ層。

Claims

【特許請求の範囲】

【請求項１】半導体基板上のｎ型の第１の不純物領域と
該第１の不純物領域に接するｐ型の第２の不純物領域と
該第２の不純物領域に覆われたｎ型の第３の不純物領域
とを含む第１のトランジスタと、上記第１の不純物領域に接するｐ型の第４の不純物領域
と、上記第４の不純物領域に覆われたｎ型の第５及び第６の
不純物領域を含む第２のトランジスタと、上記第１の不純物領域に接続されたドレイン端子と、上記第２のトランジスタの上記第５の不純物領域に接続
されたゲート端子と、上記第３の不純物領域に接続されたソース端子と、上記ゲート端子と上記第４の不純物領域との間に設けら
れた第１のスイッチ回路と、上記ソース端子と上記第４の不純物領域との間に設けら
れた第２のスイッチ回路とを具備し、上記ゲート端子の電圧が上記ソース端子に対して負極性
のとき、上記第２のスイッチ回路がオフであるとともに
上記第１のスイッチ回路がオンであり、上記ゲート端子の電圧が上記ソース端子に対して正極性
のとき、上記第２のスイッチ回路がオンであるとともに
上記第１のスイッチ回路がオフであり、上記ドレイン端子の電圧が上記ソース端子に対して所定
の正極性の電圧よりも大きいとき、上記第２のスイッチ
回路がオフであるとともに上記第１のスイッチ回路がオ
ンであることを特徴とする半導体装置。
【請求項２】請求項１に記載の半導体装置において、上記第１のトランジスタのゲート電極は上記第６の不純
物領域と接続され、上記第１のトランジスタのゲート電極と上記ソース端子
に接続されたグランド線との間に設けられた第３のスイ
ッチ回路と、上記第１のトランジスタの過負荷状態を検出して上記第
３のスイッチ回路をオンにするとともに上記第２のトラ
ンジスタのソース・ドレイン間抵抗を大きくする保護回
路とをさらに具備することを特徴とする半導体装置。
【請求項３】請求項１に記載の半導体装置において、上記第１のトランジスタのゲート電極は上記第６の不純
物領域と接続され、上記第１のトランジスタのゲート電極と上記第４の不純
物領域に接続されたグランド線との間に設けられた第３
のスイッチ回路と、上記第１のトランジスタの過負荷状態を検出して上記第
３のスイッチ回路をオンにするとともに上記第２のトラ
ンジスタのソース・ドレイン間抵抗を大きくする保護回
路とをさらに具備することを特徴とする半導体装置。
【請求項４】請求項２又は３のいずれかに記載の半導体
装置において、上記第３のスイッチ回路は、上記保護回路が該半導体装
置の過熱状態を検出したことを示す信号によりオン状態
となる第３のトランジスタと、上記保護回路が上記第１
のトランジスタのドレイン電流を過電流状態であること
を示す信号によりオン状態となる第４のトランジスタと
を具備することを特徴とする半導体装置。
【請求項５】請求項４に記載の半導体装置において、上記第１のトランジスタのゲートにそのアノードが接続
された第１及び第２のダイオードをさらに具備し、上記第３のトランジスタのソース・ドレイン経路は上記
第１のダイオードのカソードと上記グランド線との間に
接続され、上記第４のトランジスタのソース・ドレイン
経路は上記第２のダイオードのカソードと上記グランド
線との間に接続されることを特徴とする半導体装置。
【請求項６】請求項１乃至５の何れかに記載の半導体装
置において、上記第１のスイッチ回路は、上記ゲート端子の電圧が上
記ソース端子に対して負極性のときオン状態となる第５
のトランジスタと、上記ドレイン端子の電圧が上記ソー
ス端子に対して上記所定の正極性の電圧よりも大きいと
きオン状態となる第６のトランジスタとを具備すること
を特徴とする半導体装置。
【請求項７】請求項６に記載の半導体装置において、上記第５のトランジスタはｎ型のトランジスタからな
り、そのソース・ドレイン経路は上記ゲート端子と上記
第４の不純物領域との間に設けられ、そのゲートは上記
ソース端子に接続されることを特徴とする半導体装置。
【請求項８】請求項６又は７の何れかに記載の半導体装
置において、上記第６のトランジスタはそのソース・ドレイン経路が
上記ゲート端子と上記第４の不純物領域との間に設けら
れたｎ型のトランジスタからなり、上記第６のトランジスタのゲートと上記ドレイン端子と
の間に設けられた第３のダイオードをさらに具備するこ
とを特徴とする半導体装置。
【請求項９】請求項８に記載の半導体装置において、上記第３のダイオードは、上記第１の不純物領域と該第
１の不純物領域に接するｐ型の第７の不純物領域により
形成され、上記第７の不純物領域は上記所定の正極性の電圧が上記
ドレイン端子に印加されたときに上記第２の不純物領域
と上記第１の不純物領域との間に形成される空乏層が達
する位置に形成されていることを特徴とする半導体装
置。
【請求項１０】請求項１乃至９の何れかに記載の半導体
装置において、上記第２のスイッチ回路は、上記ソース端子と上記第４
の不純物領域との間にそのソース・ドレイン経路が設け
られ、そのゲートが上記ゲート端子に接続されたｎ型の
第７のトランジスタを具備することを特徴とする半導体
装置。
【請求項１１】請求項１乃至９の何れかに記載の半導体
装置において、上記第２のスイッチ回路は、上記ソース端子と上記第４
の不純物領域との間にダイオードを有することを特徴と
する半導体装置。
【請求項１２】請求項２に記載の半導体装置において、上記第２のトランジスタのソースとドレインとの間に接
続された抵抗素子をさらに具備することを特徴とする半
導体装置。
【請求項１３】請求項２又は１２の何れかに記載の半導
体装置において、上記第１のトランジスタのゲートと上記第２のトランジ
スタのゲートとの間に接続されたキャパシタ素子をさら
に具備することを特徴とする半導体装置。
【請求項１４】半導体基板上のｐ型の第１の不純物領域
と該第１の不純物領域に接するｎ型の第２の不純物領域
と該第２の不純物領域に覆われたｐ型の第３の不純物領
域とを含む第１のトランジスタと、上記第１の不純物領域に接するｎ型の第４の不純物領域
と、上記第４の不純物領域に覆われたｐ型の第５及び第６の
不純物領域を含む第２のトランジスタと、上記第１の不純物領域に接続されたドレイン端子と、上記第２のトランジスタの上記第５の不純物領域に接続
されたゲート端子と、上記第３の不純物領域に接続され
たソース端子と、上記ゲート端子と上記第４の不純物領域との間に設けら
れた第１のスイッチ回路と、上記ソース端子と上記第４の不純物領域との間に設けら
れた第２のスイッチ回路とを具備し、上記ゲート端子の電圧が上記ソース端子に対して正極性
のとき、上記第２のスイッチ回路がオフであるとともに
上記第１のスイッチ回路がオンであり、上記ゲート端子の電圧が上記ソース端子に対して負極性
のとき、上記第２のスイッチ回路がオンであるとともに
上記第１のスイッチ回路がオフであり、上記ドレイン端子の電圧が上記ソース端子に対して所定
の負極性の電圧よりも大きいとき、上記第２のスイッチ
回路がオフであるとともに上記第１のスイッチ回路がオ
ンであることを特徴とする半導体装置。
【請求項１５】請求項１４に記載の半導体装置におい
て、上記第１のトランジスタのゲート電極は上記第６の不純
物領域と接続され、上記第１のトランジスタのゲート電極と上記ソース端子
に接続されたグランド線との間に設けられた第３のスイ
ッチ回路と、上記第１のトランジスタの過負荷状態を検出して上記第
３のスイッチ回路をオンにするとともに上記第２のトラ
ンジスタのソース・ドレイン間抵抗を大きくする保護回
路とをさらに具備することを特徴とする半導体装置。
【請求項１６】請求項１４に記載の半導体装置におい
て、上記第１のトランジスタのゲート電極は上記第６の不純
物領域と接続され、上記第１のトランジスタのゲート電極と上記第４の不純
物領域に接続されたグランド線との間に設けられた第３
のスイッチ回路と、上記第１のトランジスタの過負荷状態を検出して上記第
３のスイッチ回路をオンにするとともに上記第２のトラ
ンジスタのソース・ドレイン間抵抗を大きくする保護回
路とをさらに具備することを特徴とする半導体装置。
【請求項１７】請求項１５又は１６のいずれかに記載の
半導体装置において、上記第３のスイッチ回路は、上記保護回路が該半導体装
置の過熱状態を検出したことを示す信号によりオン状態
となる第３のトランジスタと、上記保護回路が上記第１
のトランジスタのドレイン電流を過電流状態であること
を示す信号によりオン状態となる第４のトランジスタと
を具備することを特徴とする半導体装置。
【請求項１８】請求項１７に記載の半導体装置におい
て、上記第１のトランジスタのゲートにそのカソードが接続
された第１及び第２のダイオードをさらに具備し、上記第３のトランジスタのソース・ドレイン経路は上記
第１のダイオードのアノードと上記グランド線との間に
接続され、上記第４のトランジスタのソース・ドレイン
経路は上記第２のダイオードのアノードと上記グランド
線との間に接続されることを特徴とする半導体装置。
【請求項１９】請求項１４乃至１８の何れかに記載の半
導体装置において、上記第１のスイッチ回路は、上記ゲート端子の電圧が上
記ソース端子に対して正極性のときオン状態となる第５
のトランジスタと、上記ドレイン端子の電圧が上記ソー
ス端子に対して上記所定の負極性の電圧よりも負の方向
に大きいときオン状態となる第６のトランジスタとを具
備することを特徴とする半導体装置。
【請求項２０】請求項１９に記載の半導体装置におい
て、上記第５のトランジスタはｐ型のトランジスタからな
り、そのソース・ドレイン経路は上記ゲート端子と上記
第４の不純物領域との間に設けられ、そのゲートは上記
ソース端子に接続されることを特徴とする半導体装置。
【請求項２１】請求項１９又は２０の何れかに記載の半
導体装置において、上記第６のトランジスタはそのソース・ドレイン経路が
上記ゲート端子と上記第４の不純物領域との間に設けら
れたｐ型のトランジスタからなり、上記第６のトランジスタのゲートと上記ドレイン端子と
の間に設けられた第３のダイオードをさらに具備するこ
とを特徴とする半導体装置。
【請求項２２】請求項２１に記載の半導体装置におい
て、上記第３のダイオードは、上記第１の不純物領域と該第
１の不純物領域に接するｎ型の第７の不純物領域により
形成され、上記第７の不純物領域は上記所定の負極性の電圧が上記
ドレイン端子に印加されたときに上記第２の不純物領域
と上記第１の不純物領域との間に形成される空乏層が達
する位置に形成されていることを特徴とする半導体装
置。
【請求項２３】請求項１４乃至２２の何れかに記載の半
導体装置において、上記第２のスイッチ回路は、上記ソース端子と上記第４
の不純物領域との間にそのソース・ドレイン経路が設け
られ、そのゲートが上記ゲート端子に接続されたｐ型の
第７のトランジスタを具備することを特徴とする半導体
装置。
【請求項２４】請求項１４乃至２２の何れかに記載の半
導体装置において、上記第２のスイッチ回路は、上記ソース端子と上記第４
の不純物領域との間にダイオードを有することを特徴と
する半導体装置。
【請求項２５】請求項１５に記載の半導体装置におい
て、上記第２のトランジスタのソースとドレインとの間に接
続された抵抗素子をさらに具備することを特徴とする半
導体装置。
【請求項２６】請求項１５又は２５の何れかに記載の半
導体装置において、上記第１のトランジスタのゲートと上記第２のトランジ
スタのゲートとの間に接続されたキャパシタ素子をさら
に具備することを特徴とする半導体装置。
【請求項２７】半導体基板上のｎ型の第１の不純物領域
と該第１の不純物領域に接するｐ型の第２の不純物領域
と該第２の不純物領域に覆われたｎ型の第３の不純物領
域とを含む第１のトランジスタと、上記第１の不純物領域に接するｐ型の第４の不純物領域
と、上記第４の不純物領域に覆われたｎ型の第５及び第６の
不純物領域を含む第２のトランジスタと、上記第１の不純物領域に接続されたドレイン端子と、上記第２のトランジスタの上記第５の不純物領域に接続
されたゲート端子と、上記第３の不純物領域に接続され
たソース端子と、上記ゲート端子と上記第４の不純物領域との間に設けら
れた第１のスイッチ回路と、上記ソース端子と上記第４の不純物領域との間に設けら
れた第２のスイッチ回路と、上記ソース端子と上記第４の不純物領域との間に設けら
れた第１の抵抗素子とを具備し、上記ゲート端子の電圧が上記ソース端子に対して負極性
のとき、上記第２のスイッチ回路がオフであるとともに
上記第１のスイッチ回路がオンであり、上記ゲート端子の電圧が上記ソース端子に対して正極性
のとき、上記第２のスイッチ回路がオンであるとともに
上記第１のスイッチ回路がオフであることを特徴とする
半導体装置。
【請求項２８】請求項２７に記載の半導体装置におい
て、上記第１のトランジスタのゲート電極は上記第６の不純
物領域と接続され、上記第１のトランジスタのゲート電極と上記ソース端子
に接続されたグランド線との間に設けられた第３のスイ
ッチ回路と、上記第１のトランジスタの過負荷状態を検出して上記第
３のスイッチ回路をオンにするとともに上記第２のトラ
ンジスタのソース・ドレイン間抵抗を大きくする保護回
路とをさらに具備することを特徴とする半導体装置。
【請求項２９】請求項２７に記載の半導体装置におい
て、上記第１のトランジスタのゲート電極は上記第６の不純
物領域と接続され、上記第１のトランジスタのゲート電極と上記第４の不純
物領域に接続されたグランド線との間に設けられた第３
のスイッチ回路と、上記第１のトランジスタの過負荷状態を検出して上記第
３のスイッチ回路をオンにするとともに上記第２のトラ
ンジスタのソース・ドレイン間抵抗を大きくする保護回
路とをさらに具備することを特徴とする半導体装置。
【請求項３０】請求項２８又は２９のいずれかに記載の
半導体装置において、上記第３のスイッチ回路は、上記保護回路が該半導体装
置の過熱状態を検出したことを示す信号によりオン状態
となる第３のトランジスタと、上記保護回路が上記第１
のトランジスタのドレイン電流を過電流状態であること
を示す信号によりオン状態となる第４のトランジスタと
を具備することを特徴とする半導体装置。
【請求項３１】請求項３０に記載の半導体装置におい
て、上記第１のトランジスタのゲートにそのアノードが接続
された第１及び第２のダイオードをさらに具備し、上記第３のトランジスタのソース・ドレイン経路は上記
第１のダイオードのカソードと上記グランド線との間に
接続され、上記第４のトランジスタのソース・ドレイン
経路は上記第２のダイオードのカソードと上記グランド
線との間に接続されることを特徴とする半導体装置。
【請求項３２】請求項２７乃至３１の何れかに記載の半
導体装置において、上記第１のスイッチ回路は、上記ゲート端子の電圧が上
記ソース端子に対して負極性のときオン状態となる第５
のトランジスタを具備することを特徴とする半導体装
置。
【請求項３３】請求項３２に記載の半導体装置におい
て、上記第５のトランジスタはｎ型のトランジスタからな
り、そのソース・ドレイン経路は上記ゲート端子と上記
第４の不純物領域との間に設けられ、そのゲートは上記
ソース端子に接続されることを特徴とする半導体装置。
【請求項３４】請求項２７乃至３３の何れかに記載の半
導体装置において、上記第２のスイッチ回路は、上記ソース端子と上記第４
の不純物領域との間にそのソース・ドレイン経路が設け
られ、そのゲートが上記ゲート端子に接続されたｎ型の
第７のトランジスタを具備することを特徴とする半導体
装置。
【請求項３５】請求項２７乃至３３の何れかに記載の半
導体装置において、上記第２のスイッチ回路は、上記ソ
ース端子と上記第４の不純物領域との間にダイオードを
有することを特徴とする半導体装置。
【請求項３６】請求項２８に記載の半導体装置におい
て、上記第２のトランジスタのソースとドレインとの間に接
続された第２の抵抗素子をさらに具備することを特徴と
する半導体装置。
【請求項３７】請求項２８又は３６の何れかに記載の半
導体装置において、上記第１のトランジスタのゲートと上記第２のトランジ
スタのゲートとの間に接続されたキャパシタ素子をさら
に具備することを特徴とする半導体装置。
【請求項３８】半導体基板上のｐ型の第１の不純物領域
と該第１の不純物領域に接するｎ型の第２の不純物領域
と該第２の不純物領域に覆われたｐ型の第３の不純物領
域とを含む第１のトランジスタと、上記第１の不純物領域に接するｎ型の第４の不純物領域
と、上記第４の不純物領域に覆われたｐ型の第５及び第６の
不純物領域を含む第２のトランジスタと、上記第１の不純物領域に接続されたドレイン端子と、上記第２のトランジスタの上記第５の不純物領域に接続
されたゲート端子と、上記第３の不純物領域に接続されたソース端子と、上記ゲート端子と上記第４の不純物領域との間に設けら
れた第１のスイッチ回路と、上記ソース端子と上記第４の不純物領域との間に設けら
れた第２のスイッチ回路と、上記ソース端子と上記第４の不純物領域との間に設けら
れた第１の抵抗素子とを具備し、上記ゲート端子の電圧が上記ソース端子に対して正極性
のとき、上記第２のスイッチ回路がオフであるとともに
上記第１のスイッチ回路がオンであり、上記ゲート端子の電圧が上記ソース端子に対して負極性
のとき、上記第２のスイッチ回路がオンであるとともに
上記第１のスイッチ回路がオフであることを特徴とする
半導体装置。
【請求項３９】請求項３８に記載の半導体装置におい
て、上記第１のトランジスタのゲート電極は上記第６の不純
物領域と接続され、上記第１のトランジスタのゲート電極と上記ソース端子
に接続されたグランド線との間に設けられた第３のスイ
ッチ回路と、上記第１のトランジスタの過負荷状態を検出して上記第
３のスイッチ回路をオンにするとともに上記第２のトラ
ンジスタのソース・ドレイン間抵抗を大きくする保護回
路とをさらに具備することを特徴とする半導体装置。
【請求項４０】請求項３８に記載の半導体装置におい
て、上記第１のトランジスタのゲート電極は上記第６の不純
物領域と接続され、上記第１のトランジスタのゲート電極と上記第４の不純
物領域に接続されたグランド線との間に設けられた第３
のスイッチ回路と、上記第１のトランジスタの過負荷状態を検出して上記第
３のスイッチ回路をオンにするとともに上記第２のトラ
ンジスタのソース・ドレイン間抵抗を大きくする保護回
路とをさらに具備することを特徴とする半導体装置。
【請求項４１】請求項３９又は４０のいずれかに記載の
半導体装置において、上記第３のスイッチ回路は、上記保護回路が該半導体装
置の過熱状態を検出したことを示す信号によりオン状態
となる第３のトランジスタと、上記保護回路が上記第１
のトランジスタのドレイン電流を過電流状態であること
を示す信号によりオン状態となる第４のトランジスタと
を具備することを特徴とする半導体装置。
【請求項４２】請求項４１に記載の半導体装置におい
て、上記第１のトランジスタのゲートにそのカソードが接続
された第１及び第２のダイオードをさらに具備し、上記第３のトランジスタのソース・ドレイン経路は上記
第１のダイオードのアノードと上記グランド線との間に
接続され、上記第４のトランジスタのソース・ドレイン
経路は上記第２のダイオードのアノードと上記グランド
線との間に接続されることを特徴とする半導体装置。
【請求項４３】請求項３８乃至４２の何れかに記載の半
導体装置において、上記第１のスイッチ回路は、上記ゲート端子の電圧が上
記ソース端子に対して正極性のときオン状態となる第５
のトランジスタを具備することを特徴とする半導体装
置。
【請求項４４】請求項４３に記載の半導体装置におい
て、上記第５のトランジスタはｐ型のトランジスタからな
り、そのソース・ドレイン経路は上記ゲート端子と上記
第４の不純物領域との間に設けられ、そのゲートは上記
ソース端子に接続されることを特徴とする半導体装置。
【請求項４５】請求項３８乃至４４の何れかに記載の半
導体装置において、上記第２のスイッチ回路は、上記ソース端子と上記第４
の不純物領域との間にそのソース・ドレイン経路が設け
られ、そのゲートが上記ゲート端子に接続されたｐ型の
第７のトランジスタを具備することを特徴とする半導体
装置。
【請求項４６】請求項３８乃至４４の何れかに記載の半
導体装置において、上記第２のスイッチ回路は、上記ソース端子と上記第４
の不純物領域との間にダイオードを有することを特徴と
する半導体装置。
【請求項４７】請求項３９に記載の半導体装置におい
て、上記第２のトランジスタのソースとドレインとの間に接
続された抵抗素子をさらに具備することを特徴とする半
導体装置。
【請求項４８】請求項３９又は４７の何れかに記載の半
導体装置において、上記第１のトランジスタのゲートと上記第２のトランジ
スタのゲートとの間に接続されたキャパシタ素子をさら
に具備することを特徴とする半導体装置。
【請求項４９】請求項２又は３のいずれかに記載の半導
体装置において、上記第３のスイッチ回路は、上記保護回路が該半導体装
置の過負荷状態を検出したことを示す信号によりオン状
態となる第３のトランジスタを具備することを特徴とす
る半導体装置。
【請求項５０】請求項４９に記載の半導体装置におい
て、上記第１のトランジスタのゲートにそのアノードが接続
された第１のダイオードをさらに具備し、上記第３のトランジスタのソース・ドレイン経路は上記
第１のダイオードのカソードと上記グランド線との間に
接続されることを特徴とする半導体装置。
【請求項５１】請求項２８又は２９のいずれかに記載の
半導体装置において、上記第３のスイッチ回路は、上記保護回路が該半導体装
置の過負荷状態を検出したことを示す信号によりオン状
態となる第３のトランジスタを具備することを特徴とす
る半導体装置。
【請求項５２】請求項５１に記載の半導体装置におい
て、上記第１のトランジスタのゲートにそのアノードが接続
された第１のダイオードをさらに具備し、上記第３のトランジスタのソース・ドレイン経路は上記
第１のダイオードのカソードと上記グランド線との間に
接続されることを特徴とする半導体装置。
【請求項５３】請求項２７に記載の半導体装置におい
て、上記第１のスイッチ回路は、上記ゲート端子の電圧が上
記ソース端子に対して負極性のときオン状態となる第５
のトランジスタを具備することを特徴とする半導体装
置。
【請求項５４】請求項２７乃至５３の何れかに記載の半
導体装置において、上記ゲート端子と上記第４の不純物領域との間に第２の
抵抗素子をさらに具備したことを特徴とする半導体装
置。
【請求項５５】半導体基板上のｎ型の第１の不純物領域
と該第１の不純物領域に接するｐ型の第２の不純物領域
と該第２の不純物領域に覆われたｎ型の第３の不純物領
域とを含む第１のトランジスタと、上記第１の不純物領域に接するｐ型の第４の不純物領域
と、上記第４の不純物領域に覆われたｎ型の第５及び第６の
不純物領域を含む第２のトランジスタと、上記第１の不純物領域に接続されたドレイン端子と、上記第２のトランジスタの上記第５の不純物領域に接続
されたゲート端子と、上記第３の不純物領域に接続されたソース端子と、上記ゲート端子と上記第４の不純物領域との間に直列に
設けられた第１のスイッチ回路と第３の抵抗素子と、上記ソース端子と上記第４の不純物領域との間に直列に
設けられた第２のスイッチ回路と第４の抵抗素子とを具
備し、上記ゲート端子の電圧が上記ソース端子に対して負極性
のとき、上記第２のスイッチ回路がオフであるとともに
上記第１のスイッチ回路がオンであり、上記ゲート端子の電圧が上記ソース端子に対して正極性
のとき、上記第２のスイッチ回路がオンであるとともに
上記第１のスイッチ回路がオフであることを特徴とする
半導体装置。
【請求項５６】請求項５５に記載の半導体装置おいて、上記第１のトランジスタのゲート電極は上記第６の不純
物領域に接続され、上記第１のトランジスタのゲート電極と上記ソース端子
に接続されたグランド線との間に設けられた第３のスイ
ッチ回路と、上記第１のトランジスタの過負荷状態を検出して上記第
３のスイッチ回路をオンするとともに上記第２のトラン
ジスタのソース・ドレイン間抵抗を大きくする保護回路
とをさらに具備することを特徴とする半導体装置。
【請求項５７】請求項５５に記載の半導体装置おいて、上記第１のトランジスタのゲート電極は上記第６の不純
物領域に接続され、上記第１のトランジスタのゲート電極と上記第４の不純
物領域に接続されたグランド線との間に設けられた第３
のスイッチ回路と、上記第１のトランジスタの過負荷状態を検出して上記第
３のスイッチ回路をオンするとともに上記第２のトラン
ジスタのソース・ドレイン間抵抗を大きくする保護回路
とをさらに具備することを特徴とする半導体装置。
【請求項５８】半導体基板上のｐ型の第１の不純物領域
と該第１の不純物領域に接するｎ型の第２の不純物領域
と該第２の不純物領域に覆われたｐ型の第３の不純物領
域とを含む第１のトランジスタと、上記第１の不純物領域に接するｎ型の第４の不純物領域
と、上記第４の不純物領域に覆われたｐ型の第５及び第６の
不純物領域を含む第２のトランジスタと、上記第１の不純物領域に接続されたドレイン端子と、上記第２のトランジスタの上記第５の不純物領域に接続
されたゲート端子と、上記第３の不純物領域に接続されたソース端子と、上記ゲート端子と上記第４の不純物領域との間に直列に
設けられた第１のスイッチ回路と第３の抵抗素子と、上記ソース端子と上記第４の不純物領域との間に直列設
けられた第２のスイッチ回路と第４の抵抗素子とを具備
し、上記ゲート端子の電圧が上記ソース端子に対して正極性
のとき、上記第２のスイッチ回路がオフであるとともに
上記第１のスイッチ回路がオンであり、上記ゲート端子の電圧が上記ソース端子に対して負極性
のとき、上記第２のスイッチ回路がオンであるとともに
上記第１のスイッチ回路がオフであることを特徴とする
半導体装置。
【請求項５９】請求項５８に記載の半導体装置におい
て、上記第１のトランジスタのゲート電極は上記第６の不純
物領域に接続され、上記第１のトランジスタのゲート電極と上記ソース端子
に接続されたグランド線との間に設けられた第３のスイ
ッチ回路と、上記第１のトランジスタの過負荷状態を検出して上記第
３のスイッチ回路をオンするとともに上記第２のトラン
ジスタのソース・ドレイン間抵抗を大きくする保護回路
とをさらに具備することを特徴とする半導体装置。
【請求項６０】請求項５８に記載の半導体装置におい
て、上記第１のトランジスタのゲート電極は上記第６の不純
物領域に接続され、上記第１のトランジスタのゲート電極と上記第４の不純
物領域に接続されたグランド線との間に設けられた第３
のスイッチ回路と、上記第１のトランジスタの過負荷状態を検出して上記第
３のスイッチ回路をオンするとともに上記第２のトラン
ジスタのソース・ドレイン間抵抗を大きくする保護回路
とをさらに具備することを特徴とする半導体装置。
【請求項６１】請求項１乃至６０の何れかに記載の半導
体装置において、上記第１のトランジスタはパワーＭＯＳＦＥＴであるこ
とを特徴とする半導体装置。
【請求項６２】請求項１乃至６０の何れかに記載の半導
体装置において、上記第１の不純物領域と上記ドレイン端子との間には、
上記第１の不純物領域に接して上記第１の不純物領域と
同じ導電型であって上記第１の不純物領域よりも不純物
濃度の高い第８の不純物領域と、上記第１の不純物領域
と逆の導電型の第９の不純物領域とをさらに具備するこ
とを特徴とする半導体装置。
【請求項６３】請求項６２に記載の半導体装置におい
て、上記第１のトランジスタは絶縁ゲート型バイポーラトラ
ンジスタであることを特徴とする半導体装置。