JPH10233673A - 別々の回路の中で共有出来る電流制限回路並びに方法 - Google Patents

別々の回路の中で共有出来る電流制限回路並びに方法

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JPH10233673A
JPH10233673A JP9345427A JP34542797A JPH10233673A JP H10233673 A JPH10233673 A JP H10233673A JP 9345427 A JP9345427 A JP 9345427A JP 34542797 A JP34542797 A JP 34542797A JP H10233673 A JPH10233673 A JP H10233673A
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driver
transistor
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JP9345427A
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Marco Corsi
コルシ マルコ
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    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/001—Arrangements for reducing power consumption in bipolar transistor circuits

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Abstract

(57)【要約】 【課題】 同時には動作状態にならない出力ドライバで
共有される出力電流を制限する回路並びに方法を提供す
る。 【解決手段】 電流源と、出力ドライバ内の電流を検出
するように接続された第一側と前記電流源に接続された
第二側とを有し、前記出力ドライバ内の前記電流の大き
さに比例した電圧が前記第二側と前記電流源との間の接
続部に生成される第一電流ミラーを用意する。第一およ
び第二制御トランジスタに前記ドライバのそれぞれの出
力電流を制御する制御電流を供給するように接続し、前
記第一および第二制御トランジスタへの制御電流を前記
比例電圧に基づいて修正するための回路とを含む電流制
限回路で実現する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は電流制限回路並びに
方法の改善に関わり、更に詳細にはＲＳ４８５型式回
路、または相当品で使用できる電流制限回路ならびに方
法に関する。
【０００２】
【従来の技術】多くの回路は同時には電気を導通させな
い少なくとも２つのチャンネルまたは部分から構成され
ている。多くのクラスのこの様な回路が存在するが、そ
の様な回路の１つのクラスはいわゆる”ＲＳ４８５”標
準に基づいて設計されたものである。この型式の回路
は、例えば位相の異なる出力を行うソースそして／また
はシンクである２つまたはそれより多数のドライバを有
する。
【０００３】この様なドライバは、例えば”高電位側ド
ライバ回路”を含み、これには２つのドライバが具備さ
れていて、どの瞬間にもその内の１つのみが動作状態で
その他の回路またはアプリケーションへの電流源とな
る。回路の中には”低電位側ドライバ”を含むものもあ
って、この中には２つのドライバ段が具備されていて他
のアプリケーションから電流を流入させる；しかしなが
らこの場合もまた、どの瞬間をとっても電気を流すよう
に動作するのは１つの段のみである。この型のいくつか
の回路の中には、高電位側および低電位側ドライバの両
方が具備されているものがある。これらの場合、どの瞬
間にも２つの高電位側ドライバの１つのみ、および２つ
の低電位側ドライバの１つのみしか導通とはならない。
更に、基本的な認識として唯１つの段のみしか説明され
ていないが、ここに紹介されている典型的な回路は単一
の集積回路デバイスの中に非常に多数の段を有すること
は理解されるであろう。
【０００４】この型の回路を含む多くのアプリケーショ
ンに於いて、回路中に電流制限機能を具備することが望
ましい。典型的にこのような電流制限機能を実現するた
めに、電流制限回路が回路内の各々のドライバ毎に用意
される。従って、２つの高電位側ドライバと２つの低電
位側ドライバを有する様なここに述べた型式の回路の中
には４つの電流制限回路が必要とされる。この回路がモ
ノリシック集積回路チップの上に集積される際に、電流
制限機能はこれが無い場合には集積回路構成部品で利用
できるはずのチップ領域の広大な部分を占有してしま
う。更にこの様な電流制限回路が各々別々のドライバに
具備される場合、その休止入力電流要求量はかなりなも
のになるはずである。
【０００５】従って必要なのは、先に説明した型式の複
数の電流ドライバ回路が具備されているものの、少なく
ともそのソースそして／またはシンクが部分的には出力
電流の位相がずれているような回路で使用される、集積
回路チップ領域必要量が最少な電流制限回路を用意する
ための方法ならびに回路である。
【０００６】
【発明が解決しようとする課題】従って、以上に鑑み本
発明の目的はＲＳ４８５機能または相当機能を実施する
ために必要な動作回路の量を削減する回路および方法を
提供することである。
【０００７】本発明の別の目的は、上記の型式で必要と
される大きなチップサイズを削減することの可能な回路
並びに方法を提供することである。
【０００８】本発明の更に別の目的は、上記の型式で休
止入力電流要求量を削減するのに貢献する回路並びに方
法を提供することである。
【０００９】本発明の更に別の目的は、上記の型式でＲ
Ｓ４８５ドライバ回路の様なアプリケーション内の低電
位側および高電位側ドライバの間で共有できる回路並び
に方法を提供する事である。
【００１０】本発明のこれらおよびその他の目的、特徴
そして特長は当業者には本発明の以下の詳細な説明を添
付図および添付の特許請求の範囲を読むことにより明ら
かとなろう。
【００１１】従って本発明の一般的な特徴として、第一
および第二の位相がずれた出力電流を生成するための少
なくとも２つの出力ドライバを有する回路内で出力電流
を制限するための回路が提示されている。この回路は電
流源と第一電流ミラーを含む。この第一電流ミラーは出
力ドライバ内の電流を検出するように接続された第一側
と、電流ソースに接続された第二側とを有する。出力ド
ライバ内の電流強度によって比例する電圧が第二側と電
流ソースとの間の接続部に生成される。第一および第二
制御トランジスタが各々接続されていて制御電流を供給
し、ドライバのそれぞれの出力電流を制御する、第一お
よび第二制御トランジスタは入力信号を受信し制御電流
を通すように接続されている。制御電流を比例電圧に基
づいて第一および第二制御トランジスタを振り分けるた
めの回路が用意されている。
【００１２】１つの実施例に於いて、各々のドライバは
そのドライバからの出力電流を検出する様に接続された
１つの側と、第一電流ミラーの第一側への出力電流を反
映するように接続された別の側とを有する電流ミラーを
含む。
【００１３】本発明の別の一般的な特徴として、第一お
よび第二の位相がずれた出力電流を生成するための少な
くとも２つの出力ドライバを有する回路内で出力電流を
制限するための回路が提示されている。この回路は第一
および第二ドライバトランジスタと、この第一および第
二トランジスタにそれぞれ直列に接続された第一および
第二制御トランジスタとを含む。複製ドライバトランジ
スタ及び複製制御トランジスタがまた直列に接続されて
おり、この直列接続されたものは第一および第二ドライ
バトランジスタ並びに第一および第二制御トランジスタ
と電流ミラーの関係となるように接続されている。電流
ソースが電流を複製ドライバトランジスタおよび複製制
御トランジスタを通って流すように接続され、またドラ
イブ電流供給トランジスタがドライブ電流を第一および
第二ドライバトランジスタ並びに複製ドライバトランジ
スタに、複製ドライバトランジスタ内の電流に基づいて
供給するように接続されている。
【００１４】本発明の更に別の一般的な特徴として、第
一および第二の位相がずれた出力電流を生成するための
第一および第二出力ドライバと、第一および第二出力と
で共有され、第一および第二の位相がずれた出力電流の
電流強度を制限するための第一回路とを含むドライバ回
路が提示されている。このドライバ回路はまた位相のず
れた第三および第四出力電流を生成するための第三およ
び第四出力ドライバと、第三および第四出力とで共有さ
れ、第三および第四の位相がずれた出力電流の電流強度
を制限するための第二回路とを含む。第一および第二出
力ドライバは高電位側ドライバ回路であり、第三および
第四出力ドライバは低電位側ドライバ回路である。
【００１５】本発明の更に別の一般的な特徴として、第
一および第二の位相がずれた出力電流を生成するための
少なくとも２つの第二出力ドライバを有する出力ドライ
ブ電流を制限するための方法が提示されている。この方
法は第一回路を第一および第二出力ドライバに接続して
少なくとも２つの出力ドライバにバイアスをかけ、第一
および第二の位相がずれた出力電流の電流強度を制限す
るためのステップを含む。
【００１６】本発明は添付図に図示されている。図中、
同一または類似の部品には同一の参照番号が用いられて
いる。
【００１７】
【課題を解決するための手段】本発明の回路および技術
は特定のアプリケーションを有し、複数のドライバが具
備されてはいるが任意の瞬間にはそのドライバの唯１つ
の部分のみしか動作しない型式の回路に適用される。本
発明が特に適しているその様なドライバ回路の例は”Ｒ
Ｓ４８５”回路として知られている回路であるが、本発
明の原理は上記の型式のその他の回路にも同じように適
用可能である。どの瞬間にも動作しているのはドライバ
の唯１つの側のみであるので、本発明の電流制限回路を
そのドライバの両方の側で共有することが出来る。この
結果必要なチップの大きさが削減され、本発明を実現す
るために必要な部品の数が減らされる。
【００１８】本発明の提案された実施例に基づく電流制
限回路並びに技術を取り入れた高電位側ドライバ回路１
０の回路図が図１に示されている。例えば、いわゆる”
ＲＳ４８５ドライバ”回路の一部である様な回路１０は
２つの出力回路１２および１４を含み、その各々はそれ
ぞれの出力ノード１６および１８上に出力電流を具備し
ている。出力ドライバ回路１２は２つのＮＰＮトランジ
スタ２０および２２を含み、また出力ドライバ回路１４
は２つのＮＰＮトランジスタ２４および２６を含む。そ
れぞれの出力ドライバ回路１２および１４のＮＰＮトラ
ンジスタ２０および２４はショットキーダイオード３８
を通して供給される出力電流を具備する。明らかな様に
そのぞれの出力ノード１６および１８は位相がずれるよ
うに構成されている。
【００１９】ノード１６および１８上に出力される出力
電流はそれぞれ電流ミラーＮＰＮトランジスタ２２およ
び２６で検出される。各々の検出トランジスタ２２なら
びに２６は電流ミラー２８の第一側上のＰＮＰトランジ
スタ３０に接続されている。一方電流源３４が電流ミラ
ー２８の第二側上のＰＮＰトランジスタ３２に接続され
ている。
【００２０】ドライバ１２のドライバトランジスタ２０
および２２を通る電流の導通の制御はＰＭＯＳトランジ
スタ４０で制御される。同様にドライバ回路１４のドラ
イバトランジスタ２４および２６を通る電流の導通の制
御はＰＭＯＳトランジスタ４２で制御される。ＰＭＯＳ
トランジスタ４２のゲートは回路の入力４６に直接接続
されており、またＰＭＯＳトランジスタ４０のゲート
は、回路１０への入力４６の信号を反転する反転器４４
の出力に接続されている。従ってＰＭＯＳトランジスタ
４０および４２は、どの瞬間にもドライバ回路１２また
は１４の一方のみが導通する様に位相がずれて駆動され
る。
【００２１】ＰＭＯＳトランジスタ４０および４２を通
る電流の流れは、それぞれドライバトランジスタ２０お
よび２２、そして２４および２６のベース駆動電流を供
給しているが、これらはショットキーダイオード５０で
Ｖcc線３６に接続されたＰＭＯＳトランジスタ４８から
供給される。ＰＭＯＳトランジスタ４８のゲートは、Ｐ
ＮＰトランジスタ３２のコレクタを電流源３４の接続部
でノード５２に接続されている。
【００２２】動作中、明らかなようにＮＰＮトランジス
タ２０または２４を流れる電流はいづれも、ノード５２
の電圧をＶccに向かって上昇させるように流れる。ノー
ド５２の電圧が上昇するとＰＭＯＳトランジスタ４８を
非導通にするように作用し、これは続いて選択されたＰ
ＭＯＳトランジスタ４０または４２から選択されたドラ
イバトランジスタ２０および２２または２４および２６
に供給されるベース駆動電流を減少させる。
【００２３】本発明の提案された実施例に基づく電流制
限回路並びに技術を取り入れた低電位側ドライバ回路の
回路図が図２に示されている。回路６０は２つの低電位
側ドライバ６２および６４を含み、これらはそれぞれの
出力ノード６６および６８上に出力を具備する。ドライ
バ回路６２は、ショットキーダイオード７０、ＮＰＮト
ランジスタ７２、およびＮＭＯＳトランジスタ７４とで
構成された第一出力ノード６６と接地バス７６との間に
直列接続される電流経路を含む。ＰＮＰトランジスタ７
８はトランジスタ７２のベースエミッタ接合を破壊から
防止するための破壊保護クランプの役割をはたしてい
る。
【００２４】同様に、低電位側ドライバ回路６４は、シ
ョットキーダイオード８０、ＮＰＮトランジスタ８２、
およびＮＭＯＳトランジスタ８４とで構成された第二出
力ノード６８と接地バス７６との間に直列接続される電
流経路を含む。ＰＮＰトランジスタ８６はトランジスタ
８２のベースエミッタ接合を破壊から防止するための破
壊保護クランプの役割をはたしている。
【００２５】ＮＰＮトランジスタ１００およびＮＭＯＳ
デバイス１０２を含む回路は、ドライバトランジスタ７
２および８２並びにそれらのそれぞれの制御トランジス
タ７４および８４を複製する。電流源は複製トランジス
タ１００および１０２に電流を供給する。電圧”オン”
がノード１０４上でトランジスタ１０２のゲートに印可
され、トランジスタ１０２を確実に導通状態とする。電
圧”オン”は基本的にそのトランジスタを導通とするの
に必要な論理電圧である。
【００２６】バイアストランジスタ８８はバイアス電流
をドライブトランジスタ７２および８２並びに複製トラ
ンジスタ１００に供給するために具備されている。ＮＰ
Ｎトランジスタ８８がＶDDと接地電位との間に抵抗器９
０で接続されており、そのベースは電流源１０１と複製
トランジスタ１００の間のノード８９に接続されてい
る；従って、ドライバトランジスタ７２および８２並び
に複製トランジスタ１００にそれぞれのショットキーダ
イオード９２、９４、および１０８を経由して供給され
る電流は複製トランジスタ１００および１０２を通って
流れる電流の大きさで制御される。更に、ＮＰＮトラン
ジスタ７２および８２のベースはそれぞれの電流源９６
および９８に接続されており、また複製トランジスタ１
００のベースは電流源１０６に接続されている。
【００２７】入力端子１１０上の回路入力はＮＭＯＳト
ランジスタ７４のゲートへ直接、またＮＭＯＳトランジ
スタ８４のゲートへ反転器１１２を介して接続されてい
る。従って、明らかなようにドライバ回路６２および６
４は基本的に位相がずれるように駆動される。
【００２８】動作中、明らかなように電流源１０１から
供給される電流Ｉはドライバトランジスタ７２および８
２を流れる電流の大きさを制御する。更に詳細には、ド
ライバトランジスタ７２および８２並びにこれらのそれ
ぞれの制御トランジスタ７４および８４は本質的に、ト
ランジスタ１００および１０２を含む複製回路内の電流
を反映させる電流ミラーとして接続されている。
【００２９】電流源９６と９８はほぼ同一であり、また
電流源１０６もまた好適に同じであることに注意された
い。しかしながら電流源１０６、ＮＰＮトランジスタ１
００およびＮＭＯＳトランジスタ１０２は、ドライバ回
路６２および６４の構成要素の既知の比率に合わせて異
なる大きさに選ばれても構わない。
【００３０】本発明をある程度特定の内容に即して説明
し図示してきたが、理解されるように本開示は単に例と
してなされたものであって、部品の組み合わせおよび構
成に関しての種々の変更は当業者には此処に特許請求さ
れている本発明の精神ならびに範囲から逸脱することな
く多数可能である。
【００３１】以上の説明に関して更に以下の項を開示す
る。 （１）第一および第二の位相のずれた出力電流を生成す
るための少なくとも２つの出力ドライバを有する回路内
の出力電流を制限するための回路であって：電流源と；
前記出力ドライバ内の電流を検出するように接続された
第一側と前記電流源に接続された第二側とを有し、ここ
で前記出力ドライバ内の前記電流の大きさに比例した電
圧が前記第二側と前記電流源との間の接続部に生成され
る第一電流ミラーと；各々が前記ドライバのそれぞれの
出力電流を制御する制御電流を供給するように接続さ
れ、前記制御電流を通すための入力信号を受信するよう
に接続された第一および第二制御トランジスタと；そし
て前記第一および第二制御トランジスタへの制御電流を
前記比例電圧に基づいて修正するための回路とを含む前
記回路。
【００３２】（２）第１項記載の回路に於いて、前記各
々のドライバが電流ミラーを有し、この電流ミラーがド
ライバからの出力電流を検出するように接続された１つ
の側と、前記出力電流を前記第一電流ミラーの前記第一
側に反映させるように接続されたもう一方の側とを有す
る前記回路。
【００３３】（３）第１項記載の回路に於いて、前記第
一および第二制御トランジスタへの制御電流を前記比例
電圧に基づいて修正するための前記回路が、前記比例電
圧に接続されたゲートと、供給電圧と前記第一および第
二制御トランジスタとの間の導通経路とを有するＭＯＳ
トランジスタを含む前記回路。
【００３４】（４）第一および第二の位相のずれた出力
電流を生成するための少なくとも２つの出力ドライバを
有する回路内の出力電流を制限するための回路であっ
て：第一および第二ドライバトランジスタと；それぞれ
前記第一および第二ドライバトランジスタと直列接続さ
れた第一および第二制御トランジスタと；直列接続され
た複製ドライバトランジスタと複製制御トランジスタで
あって、前記直列接続が前記第一および第二ドライバト
ランジスタ並びに前記第一および第二制御トランジスタ
と電流ミラーの関係となるように接続されている、前記
複製ドライバトランジスタと複製制御トランジスタと；
前記複製ドライバトランジスタと複製制御トランジスタ
を通して電流を流すように接続された電流源と；そし
て、駆動電流を前記第一および第二ドライバトランジス
タ並びに前記複製ドライバトランジスタに、前記複製ド
ライバトランジスタを流れる電流に基づいて供給するよ
うに接続された駆動電流供給トランジスタとを含む前記
回路。
【００３５】（５）第４項記載の回路に於いて、前記第
一および第二ドライバトランジスタ並びに前記複製ドラ
イバトランジスタがバイポーラトランジスタである前記
回路。
【００３６】（６）第５項記載の回路に於いて、前記第
一および第二ドライバトランジスタ並びに前記複製ドラ
イバトランジスタがＭＯＳトランジスタである前記回
路。
【００３７】（７）ドライバ回路であって：第一および
第二の位相のずれた出力電流を生成するための第一およ
び第二出力ドライバと；前記第一および第二出力ドライ
バで共有され、前記第一および第二の位相のずれた出力
電流の電流強度を制限するための第一回路を含む前記ド
ライバ回路。
【００３８】（８）第７項記載のドライバ回路が更に：
第三および第四の位相のずれた出力電流を生成するため
の第三および第四出力ドライバと；前記第三および第四
出力ドライバで共有され、前記第三および第四の位相の
ずれた出力電流の電流強度を制限するための第二回路を
含む前記ドライバ回路。
【００３９】（９）第８項記載のドライバ回路に於い
て、前記第一および第二出力ドライバが高電位側ドライ
バ回路であり、前記第三および第四出力ドライバが低電
位側ドライバ回路である前記ドライバ回路。
【００４０】（１０）第７項記載の回路に於いて、前記
第一および第二ドライバの各々が、そのドライバからの
出力電流を検出するために接続された１つの側と、前記
出力電流を反映するドライバミラー電流を生成するよう
に接続されたもう一つの側とを有する電流ミラーを含む
前記回路。
【００４１】（１１）第７項記載の回路に於いて、前記
第一および第二出力ドライバで共有され、前記第一およ
び第二の位相のずれた出力電流の電流強度を制限するた
めの前記第一回路が、ドライバミラー電流を受信するよ
うに接続された１つの側と、前記第一および第二ドライ
バへの駆動電流を修正するためのトランジスタへ接続さ
れたもう一方の側とを有する電流ミラーを含む前記回
路。
【００４２】（１２）第１１項記載の回路に於いて、前
記第一および第二ドライバへの駆動電流を修正するため
の前記トランジスタがＭＯＳトランジスタである前記回
路。
【００４３】（１３）第７項記載のドライバ回路に於い
て、前記第一および第二出力ドライバが”ＲＳ４８５”
回路の中に接続されている前記ドライバ回路。
【００４４】（１４）第一および第二の位相のずれた出
力電流を生成するための少なくとも２つの出力ドライバ
を有する回路内の出力電流を制限するための方法であっ
て：前記第一および第二の位相のずれた出力電流の電流
強度を制限するように前記少なくとも２つの出力ドライ
バにバイアスをかけるように前記第一および第二出力ド
ライバに第一回路を接続するステップを含む前記方法。
【００４５】（１５）第１４項記載の方法が更に：第一
および第二ミラー電流を生成するように前記第一および
第二の位相のずれた出力電流のミラーを取り；前記第一
および第二の位相のずれた出力電流の電流強度を制限す
るために前記第一および第二ミラー電流をバイアスとし
て使用する、以上のステップを含む前記方法。
【００４６】（１６）第１５項記載の方法に於いて、前
記第一および第二の位相のずれた出力電流の電流強度を
制限するように前記少なくとも２つの出力ドライバにバ
イアスをかけるように前記第一および第二出力ドライバ
に第一回路を接続する前記ステップが、前記第一および
第二の位相のずれた出力の電流強度を制限するように前
記少なくとも２つの出力ドライバにバイアス電流を供給
するために前記第一および第二出力ドライバにトランジ
スタを接続することを含む前記方法。
【００４７】（１７）第１６項記載の方法に於いて、前
記第一および第二の位相のずれた出力電流の電流強度を
制限するために前記第一および第二ミラー電流をバイア
スとして使用する前記ステップが、前記第一および第二
の位相のずれた出力の電流強度を制限するために前記少
なくとも２つの出力ドライバにバイアス電流を供給する
よう前記トランジスタを制御するために第一および第二
ミラー電流のミラーを取ることを含む前記方法。
【００４８】（１８）その上に第一および第二の位相の
ずれた出力電流が生成される出力１６、１８を有する回
路内の出力電流を制限するための回路１０および方法が
電流源３４と第一電流ミラー２８を含む。この第一電流
ミラー２８は出力ドライバ内の電流を検出するように接
続された第一側３０と電流源３４に接続された第二側３
２とを有する。出力ドライバ１２、１４内の電流強度
は、比例電圧を第二側３２と電流源３４との間の接続部
５２に生成する。第一および第二制御トランジスタ４
０、４２は各々ドライバ１２、１４のそれぞれの出力電
流を制御する制御電流を供給するように接続されてお
り、第一および第二制御トランジスタ４０、４２は制御
電流を通すように入力信号４６を受信するように接続さ
れている。第一および第二制御トランジスタ４０、４２
への制御電流をこの比例電圧に基づいて修正するための
回路４８が具備されている。
【図面の簡単な説明】
【図１】図１は本発明の提案された実施例の回路および
方法に基づく電流制限回路を組み込んだ典型的な高電位
側ドライバ回路の回路図である。
【図２】図２は本発明の提案された実施例に基づく電流
制限回路および技術を含む低電位側ドライバ回路の回路
図である。
【符号の説明】
１０ 高電位側ドライバ回路 １２、１４ 出力ドライバ １６、１８ 出力 ２０、２２、２４、２６ トランジスタ ２８ 電流ミラー回路 ３０ 第一側 ３２ 第二側 ３４、９６、９８、１０１ 電流源 ４０、４２ 制御トランジスタ ４６、１１０ 入力信号 ６０ 低電位側ドライバ回路 ６２、６４ ドライバ回路

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 第一および第二の位相のずれた出力電流
    を生成するための少なくとも２つの出力ドライバを有す
    る回路内の出力電流を制限するための回路であって：電
    流源と；前記出力ドライバ内の電流を検出するように接
    続された第一側と前記電流源に接続された第二側とを有
    し、ここで前記出力ドライバ内の前記電流の大きさに比
    例した電圧が前記第二側と前記電流源との間の接続部に
    生成される第一電流ミラーと；各々が前記ドライバのそ
    れぞれの出力電流を制御する制御電流を供給するように
    接続され、前記制御電流を通すための入力信号を受信す
    るように接続された第一および第二制御トランジスタ
    と；そして前記第一および第二制御トランジスタへの制
    御電流を前記比例電圧に基づいて修正するための回路と
    を含む前記回路。
  2. 【請求項２】 第一および第二の位相のずれた出力電流
    を生成するための少なくとも２つの出力ドライバを有す
    る回路内の出力電流を制限するための方法であって：前
    記第一および第二の位相のずれた出力電流の電流強度を
    制限するように前記少なくとも２つの出力ドライバにバ
    イアスをかけるように前記第一および第二出力ドライバ
    に第一回路を接続するステップを含む前記方法。
JP9345427A 1996-12-13 1997-12-15 別々の回路の中で共有出来る電流制限回路並びに方法 Pending JPH10233673A (ja)

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19707708C2 (de) * 1997-02-26 2002-01-10 Infineon Technologies Ag Strombegrenzungsschaltung
US6054845A (en) * 1998-01-29 2000-04-25 Siemens Aktiengesellschaft Current limiting circuit
US6285177B1 (en) * 2000-05-08 2001-09-04 Impala Linear Corporation Short-circuit current-limit circuit
KR101247219B1 (ko) 2011-05-19 2013-03-26 (주)태진기술 전류제한회로
US9495982B2 (en) * 2014-05-01 2016-11-15 Texas Instruments Incorporated Current-limiting in an amplifier system

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4771228A (en) * 1987-06-05 1988-09-13 Vtc Incorporated Output stage current limit circuit
US5262713A (en) * 1991-01-31 1993-11-16 Texas Instruments Incorporated Current mirror for sensing current
US5191297A (en) * 1991-07-25 1993-03-02 Iomega Corporation Transconductance amplifier having sensfets which drive a load with linearly proportional current
JPH0562481A (ja) * 1991-08-30 1993-03-12 Nec Corp 半導体記憶装置
DE69330891T2 (de) * 1992-06-10 2002-04-04 Koninkl Philips Electronics Nv Schnittstellenanordnung zur Verbindung von Mikroprozessoren
US5386336A (en) * 1992-06-19 1995-01-31 Trw Inc. On chip current limiter

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