JPH1022987A

JPH1022987A - クロック生成装置

Info

Publication number: JPH1022987A
Application number: JP17808196A
Authority: JP
Inventors: Kiyoshi Fukui; 潔福井; Masahito Nonaka; 雅人野中
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1996-07-08
Filing date: 1996-07-08
Publication date: 1998-01-23

Abstract

(57)【要約】【課題】 MPEGシステムにおけるSTC(システムタイムク
ロック) の周波数安定度を改善する。【解決手段】多重化データS15 は、システム復号器32
で音声符号化データDa、符号化画像データDv及びPCR
（時刻参照信号）に分離される。PCR は、パルス発生回
路33、ジッタ平滑化回路34及び位相比較器35に入力され
る。パルス発生回路33は、PCR を受信した時刻に制御パ
ルスS33 を生成する。制御パルスS33 は、ジッタ平滑化
回路34でジッタが軽減される。そして、ジッタ平滑化回
路34の出力パルスS34 は、1/N 分周器36を介して動作タ
イミングパルスS36 として位相比較器35に入力される。
位相比較器35は、動作タイミングパルスS36 の立ち上が
りの時刻におけるPCR の値とカウンタ41のカウント値S4
1 を読み取り、その差分を位相差データS35 として出力
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、送信側で生成され
た時刻参照信号を受信することにより、基準となる送信
側クロックと同一周波数の受信側クロックを生成するク
ロック生成装置に関するものである。

【０００２】

【従来の技術】従来、このような分野の技術としては、
例えば、次のような文献に記載されるものがあった。文献；特開平6-97927 号公報ディジタル通信では、伝送信号の多重化及び同期通信等
を行なうために、上位装置及び下位装置でクロックを同
一にする必要がある。そこで、基準となる上位装置のク
ロックを下位装置で位相同期回路(Phase Lock Oscillat
or、以下、ＰＬＯという) を用いて再生する方法がとら
れている。図２は、従来のＰＬＯの一例を示す構成ブロ
ック図である。このＰＬＯは、上位装置から伝送された
基準となるクロックｃｋの入力端子１を有している。入
力端子１は、クロックｃｋをカウントするカウンタ２の
入力端子に接続されている。カウンタ２の出力端子は、
位相比較器３の基準信号入力端子に接続されると共に、
タイミング生成器４の入力端子に接続されている。位相
比較器３は、カウンタ２のカウント値Ｓ２の値と帰還信
号Ｓ９の値の差分を求める機能を有している。タイミン
グ生成器４は、カウンタ２のカウント値Ｓ２の値をデコ
ードして位相比較器３に対する制御タイミング信号Ｓ４
を出力する機能を有している。タイミング生成器４の出
力端子は、位相比較器３のイネーブル端子ＥＮに接続さ
れている。位相比較器３の出力端子は、デジタルフィル
タで構成された低域通過フィルタ（以下、ＬＰＦとい
う）５の入力端子に接続されている。ＬＰＦ５の出力端
子は、Ｄ／Ａ変換器（以下、ＤＡＣという）６の入力端
子に接続されている。ＤＡＣ６は、ＬＰＦ５の出力デー
タＳ５をアナログ値の出力信号Ｓ６に変換する機能を有
している。ＤＡＣ６の出力端子は、電圧制御発振器（Vo
ltage Control Oscillator、以下、ＶＣＯという）７の
入力端子に接続されている。ＶＣＯ７は、出力信号Ｓ６
の電圧に基づいた周波数の再生クロックＳ７を発生する
機能を有している。ＶＣＯ７の出力端子は、再生クロッ
クの出力端子８に接続されると共にカウンタ９の入力端
子に接続されている。カウンタ９の出力端子は、位相比
較器３の帰還信号入力端子に接続されている。

【０００３】次に、図２の動作を説明する。カウンタ２
は基準クロックｃｋをカウントし、カウンタ９が再生ク
ロックＳ７のサイクル数をカウントする。タイミング生
成器４は、カウンタ２のカウント値Ｓ２の下位４ビット
が例えば“Ａ”（16進数）の時に、ＰＬＯの処理を行な
うためのパルス（即ち、制御タイミング信号Ｓ４）を出
力する。つまり、ＰＬＯはカウンタ２のカウント値Ｓ２
が“Ａ”になる度に位相同期処理を行い、ＶＣＯ６の発
振周波数を制御する。位相比較器３は、タイミング生成
器４から制御タイミング信号Ｓ４が入力されると、この
時のカウント値Ｓ２と帰還信号Ｓ９との差分を求めて出
力信号Ｓ３を出力する。ＬＰＦ５は、出力信号Ｓ３を平
滑化する。出力信号Ｓ３は、ＤＡＣ６でアナログ値の出
力信号Ｓ６に変換される。ＶＣＯ７は、出力信号Ｓ６の
電圧に基づいて制御された周波数の再生クロックＳ７を
発生する。ここで、基準クロックｃｋの周波数と再生
クロックＳ７の周波数とに差がある場合、タイミング生
成器４から制御タイミング信号Ｓ４が出力された時のカ
ウント値Ｓ２と帰還信号Ｓ９に差が現れるため、位相比
較器３からその差分値（即ち、出力信号Ｓ３）が出力さ
れる。ＬＰＦ５では、出力信号Ｓ３を平滑化してＶＣＯ
７に対する制御値としている。ＶＣＯ７は、カウンタ９
の位相（即ち、帰還信号Ｓ９）がカウンタ２の位相（即
ち、カウント値Ｓ２）に比べて進んでいると、再生クロ
ックＳ７の周波数を下げてカウンタ９の位相を遅らせ
る。逆の場合、ＶＣＯ７は、再生クロックＳ７の周波数
を上げてカウンタ９の位相を進める制御を行う。

【０００４】再生クロックＳ７の周波数が基準クロック
ｃｋの周波数より高い場合、位相差（即ち、出力信号Ｓ
３）はマイナスの値になるので、ＶＣＯ７は再生クロッ
クＳ７の周波数を下げるように制御され、基準クロック
ｃｋに近い周波数になる。しかし、この時には、まだマ
イナスの位相差が残っているので、再生クロックＳ７は
更に低い周波数まで変化し、位相差（出力信号Ｓ３）が
０になる。この時、再生クロックＳ７の周波数は基準ク
ロックｃｋの周波数より低くなるので、位相差（出力信
号Ｓ３）はプラスの値になり、ＶＣＯ７は再生クロック
Ｓ７の周波数を上げるように制御される。このような動
作を繰り返し、再生クロックＳ７の周波数は振動しなが
ら徐々に基準クロックｃｋの周波数に近付いていく。Ｐ
ＬＯの特性は、ＬＰＦ５の特性で決定される。即ち、Ｌ
ＰＦ５の時定数を小さくすると、現在の位相差データ
（出力信号Ｓ３）がＬＰＦ５の出力信号Ｓ５により大き
く反映されるので、ＶＣＯ７の発振周波数を急激に変化
させることができ、該発振周波数がロックするまでの時
間が短くなる。一方、ＬＰＦ５の時定数を大きくする
と、過去の位相差データ（出力信号Ｓ３）がＬＰＦ５の
出力信号Ｓ５に反映され、ロックするまでの時間は長く
なるが、ロック後の発振周波数の変動が小さくなる。こ
のように、ロック時間とロック後の周波数の安定性はト
レードオフの関係にあるため、目的とする装置に合わせ
てＬＰＦ５の特性を決める必要がある。

【０００５】一方、クロック再生システムの例として、
動画像通信が挙げられる。動画像コーデックにおいて、
送信側と受信側のクロックが独立していると、その速度
差に応じて単位時間当たりに処理できるフレーム数が異
なってしまい、受信側の表示の際に駒落し、又は２度表
示の表示乱れが発生する。このような現象を防ぐため
に、上記ＰＬＯが使用される。オーディオ及びビデオに
おける符号化規格の一つであるMPEG（Moving PictureEx
pert Group)では、オーディオ及びビデオにおける同期
再生のためにＰＣＲ(Program Clock Reference) と呼ば
れる時刻基準参照値を用いたクロック再生について規定
している。即ち、エンコーダは自己の基準クロックから
ＰＣＲを生成し、デコーダヘ伝送する。ＰＣＲには、該
ＰＣＲを送信する瞬間の基準クロックで動作するカウン
タのカウント値が記されている。デコーダでは、受信し
たＰＣＲの値と自己の再生クロックで動作するカウンタ
のカウント値とを比較して位相同期処理を行なってい
る。つまり、図２中のカウンタ２及びタイミング生成器
４の処理はエンコーダが行ない、位相比較器３以降の処
理をデコーダが行なうことにより、エンコーダの基準ク
ロックをデコーダで再生している。

【０００６】図３は、動画像通信におけるクロック再生
システムの送信側のクロック生成装置の一例を示す構成
ブロック図である。このクロック生成装置は、基準とな
るクロックｃｋを入力する入力端子１１を有している。
入力端子１１は、カウンタ１２の入力端子に接続されて
いる。カウンタ１２の出力端子は、タイミング生成器１
３の入力端子に接続されると共に、該カウンタ１２の出
力端子のビット数と同数の遅延フリップフロップ（以
下、Ｄ−ＦＦという）１４の入力端子に接続されてい
る。但し、図３では、Ｄ−ＦＦ１４を１個のＤ−ＦＦで
表示している。タイミング生成器１３の出力端子は、Ｄ
−ＦＦ１４のクロック入力端子ＣＫに接続されている。
このＤ−ＦＦ１４の出力信号がＰＣＲになる。Ｄ−ＦＦ
１４の出力端子は、多重化回路１５の入力端子に接続さ
れている。又、多重化回路１５には、前記ＰＣＲの他に
符号化画像データＤｖと符号化音声データＤａとが入力
されるようになっている。多重化回路１５の出力端子
は、出力端子１６を介して伝送路に接続されている。次
に、図３の動作を説明する。

【０００７】カウンタ１２は、クロックｃｋをカウント
して出力信号Ｓ１２を出力する。Ｄ−ＦＦ１４は、タイ
ミング生成器１３で生成されたタイミング信号Ｓ１３で
出力信号Ｓ１２を読みとり、ＰＣＲを生成する。ＰＣＲ
は符号化画像データＤｖ及び符号化音声データＤａと共
に多重化回路１５に入力され、それらを多重化した多重
化データＳ１５が出力端子１６から伝送路に出力され
る。ＰＣＲの値は、伝送路に出力される瞬間のカウンタ
１２のカウント値Ｓ１２にしなければならないので、多
重化回路１５は、ＰＣＲが入力されると、そのＰＣＲを
瞬時に多重化して出力しなければならない。図４は、動
画像通信におけるクロック再生システムの受信側の従来
のクロック生成装置の一例を示す構成ブロック図であ
る。

【０００８】このクロック生成装置は、図３のクロック
生成装置から送信される多重化データＳ１５を入力する
入力端子２１を有している。入力端子２１は、システム
復号器２２に接続されている。システム復号器２２は、
入力された多重化データＳ１５を符号化音声データＤ
ａ、符号化画像データＤｖ及びＰＣＲに分離する機能を
有している。システム復号器２２のＰＣＲの出力端子
は、位相比較器２３の基準信号入力端子及びパルス発生
回路２４の入力端子に接続されている。パルス発生回路
２４は、ＰＣＲを受信した時刻に立ち上がりを持つ制御
パルスＳ２４を発生する回路である。パルス発生回路２
４の出力端子は、位相比較器２３のイネーブル端子ＥＮ
に接続されている。位相比較器２３の出力端子は、図２
と同様に、ＬＰＦ２５の入力端子に接続されている。Ｌ
ＰＦ２５の出力端子は、ＤＡＣ２６の入力端子に接続さ
れている。ＤＡＣ２６の出力端子は、ＶＣＯ２７の入力
端子に接続されている。ＶＣＯ２７の出力端子は、再生
クロックの出力端子２８に接続されると共にカウンタ２
９の入力端子に接続されている。カウンタ２９の出力端
子は、位相比較器２３の帰還信号入力端子に接続されて
いる。

【０００９】次に、図４の動作を説明する。多重化デー
タＳ１５は、システム復号器２２で符号化音声データＤ
ａ、符号化画像データＤｖ及びＰＣＲに分離される。Ｐ
ＣＲは、位相比較器２３の基準入力端子及びパルス発生
回路２４に入力される。パルス発生回路２４では、ＰＣ
Ｒを受信した時刻に立ち上がりを持つ制御パルスＳ２４
を発生し、この制御パルスＳ２４を制御タイミングとし
て位相比較器２３を動作させる。位相比較器２３以降
は、図２と同様の動作を行う。以上のようなクロック生
成装置の応用例について、前記文献に課題とその対策が
記載されている。

【００１０】即ち、ＰＣＲがエンコーダ（送信側）で生
成したタイミング通りにデコーダ（受信側）に到着する
と、図４の動作のようにクロックを再生できるが、例え
ばＡＴＭ（Asynchronous Transfer Mode、非同期転送モ
ード）網を介して通信する場合、ネットワークの伝送遅
延の変動によってＰＣＲの到着時間にジッタが発生する
ので、ＰＬＯで生成された再生クロックにもジッタが残
留するという問題がある。特に画像表示系では、クロッ
クに±3ppmという精度が要求されており、これを越える
残留ジッタがあると、表示画像の色相にずれが現れてし
まう。前記文献では、この問題に対し、ＰＬＯ中のＬＰ
Ｆの時定数を十分大きな値に設定することにより、再生
クロックの残留ジッタを削減する方法が記載されてい
る。又、ＬＰＦの時定数を大きくすることによるロック
時間の増大に対し、受信データを一時保持するバッファ
メモリの容量を増やすことにより、処理の破綻のないシ
ステムとしている。

【００１１】

【発明が解決しようとする課題】しかしながら、図４の
クロック生成装置では、次のような課題があった。即
ち、ＡＴＭのセル遅延ジッタを例えば１msec、及びＰＣ
Ｒの入力周期を100msec とした場合、残留ジッタが±3p
pm以内になるようにＬＰＦを設計すると、ロック時間は
数10〜数100 秒となり、現実的な値にならない。又、再
生クロックがロックされるまでの間は該再生クロックの
周波数が変動し、その間に伝送されたデータが受信側で
捨てられるか、又は受信すべきデータがなくなってしま
うという現象が発生する。これを防ぐためには、前記文
献に記載されているように、データを一時保持する受信
バッファメモリが必要であるが、ロック時間が長くなる
と、大容量のバッファメモリが必要となる。更に、これ
に応じてデータの受信から復号再生までの遅延も長くな
る。又、再生クロックがロックされるまでの間は、再生
クロック周波数が基準とずれると共に不安定でもあるた
め、画像表示等において劣化が発生するという問題があ
った。

【００１２】

【課題を解決するための手段】第１の発明は、前記課題
を解決するために、信号を送信側クロックに基づいて符
号化し、かつ該送信側クロックのカウント値を表す時刻
参照信号を該符号化された信号に所定の頻度で付加して
伝送路に時系列的に送出するエンコーダと、前記時刻参
照信号から生成された受信側クロックに基づいて前記信
号を復号するデコーダとを備えた信号伝送システムに設
けられ、前記時刻参照信号を用いて前記送信側クロック
と同一周波数の前記受信側クロックを前記時刻参照信号
の到着時刻に基づいて生成されたタイミングパルスに同
期して生成して前記デコーダに与える位相同期回路を有
したクロック生成装置において、次のように構成してい
る。

【００１３】即ち、前記受信側クロックをカウントして
カウント値を生成するカウンタと、連続するＮ個（Ｎ；
正の整数）の前記時刻参照信号の到着時刻毎に前記受信
側クロックのＮ個のカウント値を取り込み、該Ｎ個のカ
ウント値の平均値を算出する平均化回路と、前記平均化
回路における前記平均値の算出に要した処理時間に対応
したオフセット値を前記時刻参照信号から求め、該平均
値に付加して補正値を出力するオフセット付加回路と、
前記補正値と前記受信側クロックのカウント値とが一致
した時に補正パルスを出力する一致回路と、前記補正パ
ルスのパルス数を１／Ｎに間引くことによってタイミン
グパルスを生成する分周器とで、構成している。第１の
発明によれば、以上のようにクロック生成装置を構成し
たので、平均化回路において、受信側クロックのＮ個の
カウント値の平均値が算出される。そして、オフセット
付加回路において、前記平均値にオフセット値が付加さ
れて補正値が出力される。一致回路において、前記補正
値と前記受信側クロックのカウント値とが比較され、こ
の比較結果が一致した時に補正パルスが出力される。こ
の補正パルスでは、時刻参照信号の到着時刻に含まれる
ジッタ量が平均化されている。分周器において、前記補
正パルスのパルス数の１／Ｎのタイミングパルスが生成
される。位相同期回路は、このタイミングパルスに同期
して動作し、受信側クロックが生成される。

【００１４】第２の発明では、信号を送信側クロックに
基づいて符号化し、かつ該送信側クロックのカウント値
を表す時刻参照信号を該符号化された信号に所定の頻度
で付加して伝送路に時系列的に送出するエンコーダと、
前記時刻参照信号から生成された受信側クロックに基づ
いて前記信号を復号するデコーダとを備えた信号伝送シ
ステムに設けられ、前記時刻参照信号を用いて前記送信
側クロックと同一周波数の前記受信側クロックを前記時
刻参照信号の到着時刻に基づいて生成されたタイミング
パルスに同期して生成して前記デコーダに与える位相同
期回路を有したクロック生成装置において、次のように
構成している。

【００１５】即ち、外部から供給されたクロックをカウ
ントしてカウント値を生成するカウンタと、連続するＮ
（Ｎ；正の整数）個の前記時刻参照信号の到着時刻毎に
前記外部から供給されたクロックのＮ個のカウント値を
取り込み、該Ｎ個のカウント値の平均値を求める平均化
回路と、前記平均化回路における前記平均値の算出に要
した処理時間に対応したオフセット値を前記時刻参照信
号から求め、該平均値に付加して補正値を出力するオフ
セット付加回路と、前記補正値と前記外部から供給され
たクロックのカウント値とが一致した時に前記タイミン
グパルスを出力する一致回路とで、構成している。第２
の発明によれば、平均化回路において、外部から供給さ
れたクロックのＮ個のカウント値の平均値が算出され
る。そして、オフセット付加回路において、前記平均値
にオフセット値が付加されて補正値が出力される。一致
回路において、前記補正値と前記受信側クロックのカウ
ント値とが比較され、この比較結果が一致した時にタイ
ミングパルスが出力される。このタイミングパルスで
は、時刻参照信号の到着時刻に含まれるジッタ量が平均
化されている。位相同期回路は、このタイミングパルス
に同期して動作し、受信側クロックが生成される。従っ
て、前記課題を解決できるのである。

【００１６】

【発明の実施の形態】第１の実施形態図１は、本発明の第１の実施形態を示すクロック生成装
置の構成ブロック図である。このクロック生成装置は、
図３に示すエンコーダから送信される多重化データＳ１
５を入力する入力端子３１を有している。入力端子３１
は、システム復号器３２に接続されている。システム復
号器３２は、入力された多重化データＳ１５を符号化音
声データＤａ、符号化画像データＤｖ及びＰＣＲに分離
する機能を有している。符号化音声データＤａ及び符号
化画像データＤｖは、図示しないデコーダに入力される
ようになっている。システム復号器３２のＰＣＲの出力
端子は、パルス発生回路３３の入力端子、ジッタ平滑化
回路３４の第１の入力端子及び位相比較器３５の基準信
号入力端子に接続されている。パルス発生回路３３は、
ＰＣＲを受信した時刻に立ち上がりを持つ制御パルスＳ
３３を発生する回路である。パルス発生回路３３の出力
端子は、ジッタ平滑化回路３４の第２の入力端子に接続
されている。又、ジッタ平滑化回路３４には、再生クロ
ックＳ３９が入力されるようになっている。ジッタ平滑
化回路３４は、再生クロックＳ３９でパルス発生回路３
３の制御パルスＳ３３に含まれるジッタ量を計り、連続
するＮ個（Ｎ；平均化する個数）のパルスのジッタ量を
平均したパルスを発生する機能を有している。ジッタ平
滑化回路３４の出力端子は分周器３６の入力端子に接続
されている。分周器３６は、ジッタ平滑化回路３４の出
力パルスＳ３４を１／Ｎに分周して動作タイミングパル
スＳ３６を生成する機能を有している。分周器３６の出
力端子は、位相比較器３５のイネーブル端子ＥＮに接続
されている。

【００１７】位相比較器３５は、分周器３６の出力パル
スＳ３６の立ち上がりの時刻の基準信号（即ち、ＰＣ
Ｒ）の値及び帰還信号Ｓ４１の値を読み取り、それらの
差分を位相差データＳ３５として出力する機能を有して
いる。位相比較器３５の出力端子は、ディジタルフィル
タで構成されたＬＰＦ３７の入力端子に接続されてい
る。ＬＰＦ３７は、位相比較器３５の出力信号（即ち、
位相差データＳ３５）を平滑化する機能を有している。
ＬＰＦ３７の出力端子は、ＤＡＣ３８に接続されてい
る。ＤＡＣ３８は、ＬＰＦ３７の出力信号Ｓ３７をディ
ジタル／アナログ変換する機能を有している。ＤＡＣ３
８の出力端子は、ＶＣＯ３９の入力端子に接続されてい
る。ＶＣＯ３９は、ＤＡＣ３８の出力信号Ｓ３９の電圧
によって発振周波数が制御され、再生クロックＳ３９を
出力する機能を有している。ＶＣＯ３９の出力端子は、
再生クロック出力端子４０、カウンタ４１の入力端子及
びジッタ平滑化回路３４の第３の入力端子に接続されて
いる。カウンタ４１は、再生クロックＳ３９のクロック
数をカウントする機能を有している。カウンタ４１の出
力端子は、位相比較器３５の帰還信号入力端子に接続さ
れている。尚、位相比較器３５、ＬＰＦ３７、ＤＡＣ３
８、ＶＣＯ３９及びカウンタ４１で位相同期回路が構成
されている。

【００１８】図５は、図１中のジッタ平滑化回路３４の
構成ブロック図である。このジッタ平滑化回路３４は、
第１の入力端子であるＰＣＲ入力端子３４ａ、第２の入
力端子であるパルス入力端子３４ｂ及び第３の入力端子
であるクロック入力端子３４ｃを有している。ＰＣＲ入
力端子３４ａは、オフセット付加回路３４ｄに接続され
ている。パルス入力端子３４ｂは、Ｎ個のＤ−ＦＦ３４
ｅ₁〜３４ｅ_Nの各クロック入力端子ＣＫに共通に接続
されている。クロック入力端子３４ｃは、カウンタ３４
ｆに接続されている。カウンタ３４ｆは、クロック入力
端子３４ｃから入力されるクロックｃｋをカウントして
カウント値Ｓ３４ｆを生成する機能を有している。カウ
ンタ３４ｆの出力端子は、カウンタ３４ｆの出力端子の
ビット数と同数のＤ−ＦＦ３４ｅ₁の入力端子Ｄに接続
されている。Ｄ−ＦＦ３４ｅ₁の出力端子Ｑは、Ｄ−Ｆ
Ｆ３４ｅ₂の入力端子Ｄに接続されている。同様にして
Ｄ−ＦＦ３４ｅ₂からＤ−ＦＦ３４ｅ_Nまで縦続接続さ
れている。Ｄ−ＦＦ３４ｅ₁〜３４ｅ_Nの各Ｄ−ＦＦ
は、パルス入力端子３４ｂから入力されるパルスＳ３３
の立ち上がり時刻の入力値を出力し、次のパルスが来る
までその値を保持する機能を有している。更に、Ｄ−Ｆ
Ｆ３４ｅ₁〜３４ｅ_Nの各出力端子Ｑは、加算回路３４
ｇの各入力端子にそれぞれ接続されている。加算回路３
４ｇの出力端子は、除算回路３４ｈの入力端子に接続さ
れている。除算回路３４ｈは、入力値を1/N 倍してカウ
ント値Ｓ３４ｆの平均値Ｓ３４ｈを出力する回路であ
る。除算回路３４ｈの出力端子は、オフセット付加回路
３４ｄに接続されている。オフセット付加回路３４ｄ
は、平均値Ｓ３４ｈの算出に要した処理時間に対応する
オフセット値を平均値Ｓ３４ｈに付加する回路である。
オフセット付加回路３４ｄの出力端子は、一致回路３４
ｉの第１の入力端子に接続されている。又、カウンタ３
４ｆの出力端子は、一致回路３４ｉの第２の入力端子に
も接続されている。一致回路３４ｉは、カウンタ３４ｆ
の出力信号Ｓ３４ｆとオフセット付加回路３４ｄの出力
信号Ｓ３４ｄを比較し、一致した時刻にパルスＳ３４ｉ
を出力する機能を有している。

【００１９】次に、図１の動作を説明する。入力端子３
１から入力された多重化データＳ１５は、システム復号
器３２で符号化データＤａ、符号化画像データＤｖ及び
ＰＣＲに分離される。分離されたＰＣＲは、パルス発生
回路３３、ジッタ平滑化回路３４のＰＣＲ入力端子及び
位相比較器３５の基準入力端子に入力される。パルス発
生回路３３は、ＰＣＲを受信した時刻にパルスの立ち上
がりをもつ制御パルスＳ３３を生成する。ここで、伝送
路に遅延ジッタがある場合、ＰＣＲの受信タイミングに
ばらつきが生じるので、パルス発生回路３３の制御パル
スＳ３３にジッタが生じる。制御パルスＳ３３は、再生
クロックＳ３９で動作するジッタ平滑化回路３４に入力
される。ジッタ平滑化回路３４において、Ｄ−ＦＦ３４
ｅ₁〜３４ｅ_Nは、制御パルスＳ３３の立ち上がり時刻
における再生クロックＳ３９のカウント値Ｓ３４ｆを記
憶する。制御パルスＳ３３のジッタにより、該制御パル
スＳ３３の立ち上がり時刻のカウント値Ｓ３４ｆに誤差
が生じる。ここで、制御パルスＳ３３にジッタがなけれ
ば、ＰＣＲの送信タイミングと同じタイミングでカウン
ト値Ｓ３４ｆを読みとることになるので、その時のカウ
ント値Ｓ３４ｆとＰＣＲの値とはほぼ等しくなる。但
し、再生クロックＳ３９の位相誤差に相当する量の誤差
がある。

【００２０】例えば、送信側でｉ番目のＰＣＲが挿入さ
れた時のカウント値Ｓ３４ｆの値をＳ_iとすると、ｉ番
目の制御パルスＳ３３の立ち上がり時刻のカウント値Ｓ
３４ｆの値Ｃ_iは、Ｃ_i＝Ｓ_i＋ｅ_i 但し、ｅ_i；制御パルスＳ３３のジッタによるカウント値Ｓ３
４ｆの値の誤差となる。各Ｄ−ＦＦ３４ｅ₁〜３４ｅ_Nで記憶している
値は、加算回路３４ｇで和が計算される。その加算結果
Ｓ３４ｇを除算回路３４ｈで１／Ｎ倍することにより、
連続するＮ個の制御パルスＳ３３の立ち上がり時刻にお
ける各カウント値Ｓ３４ｆの平均値、即ち、平均値Ｓ３
４ｈが求められる。平均値Ｓ３４ｈの値ａｖ｛Ｃ_i｝
は、次式（１）で表される。

【００２１】

【数１】式（１）の第１項が平均受信時刻のカウンタ３４ｆの値
であり、第２項がジッタによる誤差である。第２項はＮ
個のパルスのジッタ量の平均になっているので、平均受
信時刻のジッタによる誤差は、小さくなっている。次
に、オフセット付加回路３４ｄにおいて、平均値Ｓ３４
ｈの値ａｖ｛Ｃ_i｝にオフセット値を加える。このオフ
セット値は、ＰＣＲの値から求める。即ち、ｉ番目のＰ
ＣＲの値を［ｐｃｒ_i］とし、連続するＮ個のＰＣＲの
値の平均値ａｖ［ｐｃｒ_i］を求める。そして、［ｐｃｒ_i］−ａｖ［ｐｃｒ_i］をオフセット値とする。［ｐｃｒ_i］及びａｖ［ｐｃｒ
_i］は、ジッタによる誤差がない場合のｉ番目の制御パ
ルスＳ３３の立ち上がり時刻におけるカウント値Ｓ３４
ｆの値Ｓ_i及び該Ｓ_iの平均値ａｖ｛Ｓ_i｝とほぼ等し
い。従って、オフセット付加回路３４ｄの出力信号Ｓ３
４ｄは、

【数２】となり、制御パルスＳ３３の立ち上がりの時刻のカウン
ト値Ｓ３４ｆに含まれるジッタによる誤差量が平均化さ
れる。一致回路３４ｉは、オフセット付加回路３４ｄの
出力信号Ｓ３４ｄの値とカウント値Ｓ３４ｆの値が一致
した時にパルスＳ３４ｉを出力する。このパルスＳ３４
ｉは、ジッタが平滑化されたものになる。そして、パル
スＳ３４ｉが、ジッタ平滑化回路３４の出力パルスＳ３
４となる。図６は、ジッタ平滑化回路３４でパルス発生
回路３３の出力パルスＳ３３のジッタを平滑化する動作
を示す図である。但し、この図では、再生クロックＳ３
９の周波数が、基準クロックの周波数にロックした後の
動作が示されている。

【００２２】即ち、出力パルスＳ３３の到着時刻にジッ
タがない場合、カウント値Ｓ３４ｆは、ＰＣＲの値
“Ａ”，“２Ａ”，・・・と同一になる。一方、出力パ
ルスＳ３３の到着時刻にジッタがある場合、制御パルス
Ｓ３３の立ち上がりの時刻のカウント値Ｓ３４ｆは、Ｐ
ＣＲの値“Ａ”，“２Ａ”，・・・に誤差Ｅ_i（ｉ；
１，２，・・・）をそれぞれ付加した値“Ａ＋Ｅ₁”，
“２Ａ＋Ｅ₂”，・・・になる。これらの値“Ａ＋
Ｅ₁”，“２Ａ＋Ｅ₂”，・・・はジッタ平滑化回路３
４で平滑化され、オフセット付加回路３４ｄの出力信号
Ｓ３４ｄの値がＰＣＲの値“Ａ”，“２Ａ”，・・・に
誤差ｅ_i（＜Ｅ_i、ｉ；１，２，・・・）をそれぞれ付
加した値“Ａ＋ｅ₁”，“２Ａ＋ｅ₂”，・・・にな
る。これらの値“Ａ＋ｅ₁”，“２Ａ＋ｅ₂”，・・・
とカウント値Ｓ３４ｆの値が一致した時、一致回路３４
ｉからパルスＳ３４ｉが出力される。

【００２３】又、再生クロックＳ３９の周波数がロック
するまでの間では、ジッタがない場合でもＰＣＲの値と
カウント値Ｓ３４ｆに差が生じるが、ジッタの平滑化に
関しては同様の効果がある。ジッタ平滑化回路３４の出
力パルスＳ３４は、分周器３６でパルス数が１／Ｎに間
引かれ、位相比較器３５に動作タイミングパルスＳ３６
として入力される。位相比較器３５は、動作タイミング
パルスＳ３６の立ち上がりの時刻における基準信号であ
るＰＣＲの値と帰還信号であるカウンタ４１のカウント
値Ｓ４１を読み取り、その差分を位相差データＳ３５と
して出力する。位相比較器３５の出力信号Ｓ３５は、Ｌ
ＰＦ３７で平滑化された後にＤＡＣ３８でディジタル信
号からアナログ信号へ変換される。ＶＣＯ３９はＤＡＣ
３８の出力信号Ｓ３８を制御信号として発振周波数を決
定し、決定した周波数の信号を再生クロックＳ３９とし
て再生クロック出力端子４０及びカウンタ４１ヘ送出す
る。カウンタ４１の出力信号（カウント値Ｓ４１）は、
位相比較器３５の帰還信号になる。以上のように、この
第１の実施形態では、パルス発生器３３の制御パルスＳ
３３の到着時刻を計り、到着時刻に含まれるジッタ量を
平均化してジッタを平滑化したパルス列を生成すること
により、位相比較器３５に対する動作タイミングパルス
に含まれるジッタを該位相比較器３５に入力する前に軽
減している。そのため、伝送路に遅延ジッタがある場合
でも、位相比較器３５が読み取るカウント値Ｓ４１に生
じる誤差が軽減される。

【００２４】ところが、本実施形態では、パルス発生器
３３の制御パルスＳ３３の到着時刻を再生クロックＳ３
９のカウント値Ｓ３４ｆで計っているが、該再生クロッ
クＳ３９はＰＣＲを受信する毎にＰＬＯの制御により周
波数が変化するので、平均化するパルス到着時刻を正し
く計ることができないという問題がある。そのため、位
相比較器３５に対する動作タイミングパルスを１／Ｎに
間引き、パルス到着時刻の平均を求める間（平均を求め
るＮ個のＰＣＲを受信する間）ＰＬＯの制御を止めて再
生クロックＳ３９の周波数が変化しないようにすること
により、この問題を回避している。その結果、ＰＬＯの
ロック時間を大きくすることなく、再生クロックＳ３９
の周波数精度を向上することができる。このように、本
実施形態では、制御パルスＳ３３に含まれるジッタ成分
をＰＬＯの周波数追従性に影響を与えずに平均化するこ
とによりジッタを軽減することができるので、ロック時
間を大きくすることなく、再生クロックＳ３９の周波数
安定度を上げることができる。各ＰＣＲの遅延ジッタが
独立である場合には、Ｎ個の平均をとることにより、MP
EGシステムのSTC(System Time Clock)の周波数安定度
（分散値）を従来の1/N にすることができる。但し、平
均化を行なっている間にＰＬＬの制御を止めることは、
位相比較器３５のサンプリング間隔を大きくすることに
相当し、サンプリング間隔がロック時間に対して大き過
ぎると、ＰＬＯの制御が発散し、収束しなくなる。従っ
て、平均化できる個数Ｎには制限がある。計算機シミュ
レーション実験の結果によると、平均化できる個数Ｎの
上限は、ＰＣＲの送信間隔をＴ秒、ロックタイムをＳ秒
とすると、およそ0.05Ｓ／Ｔ個である。

【００２５】第２の実施形態図７は、本発明の第２の実施形態を示すクロック生成装
置の構成ブロック図であり、図１中の要素と共通の要素
には共通の符号が付されている。このクロック生成装置
は、外部クロックｃｋを入力する入力端子４２を有して
いる。入力端子４２は、ジッタ平滑化回路３４の入力端
子３４ｃに接続されている。ジッタ平滑化回路３４の出
力端子は、位相比較器３５のイネーブル端子ＥＮに接続
されている。他は、図１と同様の構成である。図７で
は、次の点が図１の動作と異なっている。即ち、ジッタ
平滑化回路３４において、Ｄ−ＦＦ３４ｅ₁〜３４ｅ_N
は、制御パルスＳ３３の立ち上がり時刻における外部ク
ロックｃｋのカウント値Ｓ３４ｆを記憶する。そして、
連続するＮ個の制御パルスＳ３３の立ち上がり時刻（Ｐ
ＣＲの到着時刻）を平均することにより制御パルスＳ３
３に含まれるジッタを平均化し、ジッタ量が軽減された
動作タイミングパルスＳ３４を生成する。但し、本実施
形態では、ＰＣＲを生成する基準クロックと外部クロッ
クｃｋの周波数が異なっているので、ジッタ平滑化回路
３４中のオフセット付加回路３４ｄで加えるオフセット
値を求める時に、この周波数の差を考慮しなければなら
ない。具体的には第１の実施形態で求めたオフセット値
に基準クロックの周波数に対する外部クロックの周波数
の比を掛ければよい。動作タイミングパルスＳ３４は、
位相比較器３５に動作タイミングパルスとして入力され
る。その後、図１と同様の動作が行われる。

【００２６】以上のように、この第２の実施形態では、
パルス発生器３３の制御パルスＳ３３の到着時刻を外部
クロックＳ３９のカウント値Ｓ３４ｆで計り、到着時刻
に含まれるジッタ量を平均化している。そのため、第１
の発明の実施形態と同様に、MPEGシステムのSTC の周波
数安定度（分散値）を従来の1/N にすることができる。
又、本実施形態では、外部クロックｃｋを必要とする
が、ジッタ平滑化回路３４がＰＬＯと独立して動作して
いるので、平均化の個数Ｎには制限がなく、任意の値に
設定することができる。尚、第１の実施形態において、
カウンタ３４ｆは、カウンタ４１と同様に再生クロック
Ｓ３９をカウントするので、カウンタ３４ｆをカウンタ
４１で代用することもできる。この場合、カウンタ４１
の出力端子が、図５中のＤ−ＦＦ３４ｅ₁に接続される
と共に、一致回路３４ｉに接続されることになる。

【００２７】

【発明の効果】以上詳細に説明したように、第１及び第
２の発明によれば、時刻参照信号の到着時刻を計り、該
到着時刻に含まれるジッタ量を平均化してジッタを平滑
化したパルス列を生成して位相同期回路に対する動作タ
イミングパルスにしている。そのため、伝送路に遅延ジ
ッタがある場合でも、この動作タイミングパルスに含ま
れるジッタが位相同期回路に入力する前に軽減されるの
で、位相同期回路が読み取る受信側クロックのカウント
値に生じる誤差を軽減できる。従って、MPEGシステムに
おけるSTC の周波数安定度を向上させることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態を示すクロック生成装
置の構成ブロック図である。

【図２】従来のＰＬＯの構成ブロック図である。

【図３】送信側のクロック生成装置の構成ブロック図で
ある。

【図４】従来の受信側のクロック生成装置の構成ブロッ
ク図である。

【図５】図１中のジッタ平滑化回路３４の構成ブロック
図である。

【図６】ジッタ平滑化回路３４の動作説明図である。

【図７】本発明の第２の実施形態を示すクロック生成装
置の構成ブロック図である。

【符号の説明】

３４ｆカウンタ３４ｅ₁〜３４ｅ_N Ｄ−ＦＦ（平均
化回路）３４ｇ加算回路（平均
化回路）３４ｈ除算回路（平均
化回路）３４ｄオフセット付加
回路３４ｉ一致回路３５位相比較器（位
相同期回路）３６分周器３７ＬＰＦ（位相同
期回路）３８ＤＡＣ（位相同
期回路）３９ＶＣＯ（位相同
期回路）４１カウンタ（位相
同期回路）

Claims

【特許請求の範囲】

【請求項１】信号を送信側クロックに基づいて符号化
し、かつ該送信側クロックのカウント値を表す時刻参照
信号を該符号化された信号に所定の頻度で付加して伝送
路に時系列的に送出するエンコーダと、前記時刻参照信
号から生成された受信側クロックに基づいて前記信号を
復号するデコーダとを備えた信号伝送システムに設けら
れ、前記時刻参照信号を用いて前記送信側クロックと同
一周波数の前記受信側クロックを前記時刻参照信号の到
着時刻に基づいて生成されたタイミングパルスに同期し
て生成して前記デコーダに与える位相同期回路を有した
クロック生成装置において、前記受信側クロックをカウントしてカウント値を生成す
るカウンタと、連続するＮ個（Ｎ；正の整数）の前記時刻参照信号の到
着時刻毎に前記受信側クロックのＮ個のカウント値を取
り込み、該Ｎ個のカウント値の平均値を算出する平均化
回路と、前記平均化回路における前記平均値の算出に要した処理
時間に対応したオフセット値を前記時刻参照信号から求
め、該平均値に付加して補正値を出力するオフセット付
加回路と、前記補正値と前記受信側クロックのカウント値とが一致
した時に補正パルスを出力する一致回路と、前記補正パルスのパルス数を１／Ｎに間引くことによっ
て前記タイミングパルスを生成する分周器とを、備えたことを特徴とするクロック生成装置。
【請求項２】信号を送信側クロックに基づいて符号化
し、かつ該送信側クロックのカウント値を表す時刻参照
信号を該符号化された信号に所定の頻度で付加して伝送
路に時系列的に送出するエンコーダと、前記時刻参照信
号から生成された受信側クロックに基づいて前記信号を
復号するデコーダとを備えた信号伝送システムに設けら
れ、前記時刻参照信号を用いて前記送信側クロックと同
一周波数の前記受信側クロックを前記時刻参照信号の到
着時刻に基づいて生成されたタイミングパルスに同期し
て生成して前記デコーダに与える位相同期回路を有した
クロック生成装置において、外部から供給されたクロックをカウントしてカウント値
を生成するカウンタと、連続するＮ個（Ｎ；正の整数）の前記時刻参照信号の到
着時刻毎に前記外部から供給されたクロックのＮ個のカ
ウント値を取り込み、該Ｎ個のカウント値の平均値を求
める平均化回路と、前記平均化回路における前記平均値の算出に要した処理
時間に対応したオフセット値を前記時刻参照信号から求
め、該平均値に付加して補正値を出力するオフセット付
加回路と、前記補正値と前記外部から供給されたクロックのカウン
ト値とが一致した時に前記タイミングパルスを出力する
一致回路とを、備えたことを特徴とするクロック生成装置。