JPH10229328A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH10229328A JPH10229328A JP9031852A JP3185297A JPH10229328A JP H10229328 A JPH10229328 A JP H10229328A JP 9031852 A JP9031852 A JP 9031852A JP 3185297 A JP3185297 A JP 3185297A JP H10229328 A JPH10229328 A JP H10229328A
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- voltage
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Abstract
(57)【要約】
【課題】 内部信号の電圧を低下させる一方、外部回路
との入出力信号は従来の動作電圧でインターフェースを
とることができ、しかも高速でデータを出力することが
できる出力バッファ回路の半導体集積回路を提供する。 【解決手段】 第１の電圧を有する電源で駆動されたマ
スタ側ラッチ２０１と、上記第１の電圧よりも高い第２
の電圧を有する電源で駆動されたスレーブ側ラッチ２０
２とにより構成されたフリップフロップ２０５を備えた
半導体集積回路が提供される。レベルシフタ１０１は、
上記マスタ側ラッチ２０１と上記スレーブ側ラッチ２０
２との間に挿入接続され、上記マスタ側ラッチ２０１か
ら出力される上記第１の電圧の振幅を有する信号を、上
記第２の電圧の振幅を有する信号にレベルシフト変換し
て上記スレーブ側ラッチ２１２に出力する。
との入出力信号は従来の動作電圧でインターフェースを
とることができ、しかも高速でデータを出力することが
できる出力バッファ回路の半導体集積回路を提供する。 【解決手段】 第１の電圧を有する電源で駆動されたマ
スタ側ラッチ２０１と、上記第１の電圧よりも高い第２
の電圧を有する電源で駆動されたスレーブ側ラッチ２０
２とにより構成されたフリップフロップ２０５を備えた
半導体集積回路が提供される。レベルシフタ１０１は、
上記マスタ側ラッチ２０１と上記スレーブ側ラッチ２０
２との間に挿入接続され、上記マスタ側ラッチ２０１か
ら出力される上記第１の電圧の振幅を有する信号を、上
記第２の電圧の振幅を有する信号にレベルシフト変換し
て上記スレーブ側ラッチ２１２に出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、マスタ側ラッチと
スレーブ側ラッチとにより構成されたフリップフロップ
を備えた半導体集積回路に関する。
スレーブ側ラッチとにより構成されたフリップフロップ
を備えた半導体集積回路に関する。
【０００２】
【従来の技術】半導体プロセス技術の進歩に伴い、ＭＯ
Ｓ型トランジスタのゲート長が短くなってきている。シ
リコンのような半導体デバイスではゲート長をある程度
以下（例えば、０．５μｍ以下）に短くするとゲートオ
フ時に微少電流（オフリーク電流）が発生する。これを
防ぐために動作電圧を下げることが有効である。
Ｓ型トランジスタのゲート長が短くなってきている。シ
リコンのような半導体デバイスではゲート長をある程度
以下（例えば、０．５μｍ以下）に短くするとゲートオ
フ時に微少電流（オフリーク電流）が発生する。これを
防ぐために動作電圧を下げることが有効である。
【０００３】
【発明が解決しようとする課題】しかしながら、微細化
ルールの方法を用いるために、電源電圧を下げたデバイ
スが存在する一方、コスト低減やアナログ精度向上のた
めに電源電圧を下げにくいデバイスも存在する。このよ
うなデバイスであるフリップフロップを有する出力バッ
ファ回路を備えたＩ／Ｏセルの従来例が、特開平５−８
２６０９号公報の図２に図示されている。そこで、同一
のシステム上で例えばチップ内部の回路との信号は３Ｖ
で動作するが、外部回路との入出力信号は５Ｖでインタ
ーフェースするなど複数の信号電圧を持つデバイスが必
要になってくるが、そのような入出力インターフェース
回路は従来無かった。
ルールの方法を用いるために、電源電圧を下げたデバイ
スが存在する一方、コスト低減やアナログ精度向上のた
めに電源電圧を下げにくいデバイスも存在する。このよ
うなデバイスであるフリップフロップを有する出力バッ
ファ回路を備えたＩ／Ｏセルの従来例が、特開平５−８
２６０９号公報の図２に図示されている。そこで、同一
のシステム上で例えばチップ内部の回路との信号は３Ｖ
で動作するが、外部回路との入出力信号は５Ｖでインタ
ーフェースするなど複数の信号電圧を持つデバイスが必
要になってくるが、そのような入出力インターフェース
回路は従来無かった。
【０００４】本発明の目的は以上の問題点を解決し、半
導体集積回路の内部信号の電圧を低下させる一方、外部
回路との入出力信号は従来の動作電圧でインターフェー
スをとることができ、しかも高速でデータを出力するこ
とができる出力バッファ回路の半導体集積回路を提供す
ることにある。
導体集積回路の内部信号の電圧を低下させる一方、外部
回路との入出力信号は従来の動作電圧でインターフェー
スをとることができ、しかも高速でデータを出力するこ
とができる出力バッファ回路の半導体集積回路を提供す
ることにある。
【０００５】
【課題を解決するための手段】本発明に係る請求項１記
載の半導体集積回路は、第１の電圧を有する電源で駆動
されたマスタ側ラッチと、上記第１の電圧よりも高い第
２の電圧を有する電源で駆動されたスレーブ側ラッチと
により構成されたフリップフロップを備えた半導体集積
回路であって、上記マスタ側ラッチと上記スレーブ側ラ
ッチとの間に挿入接続され、上記マスタ側ラッチから出
力される上記第１の電圧の振幅を有する信号を、上記第
２の電圧の振幅を有する信号にレベルシフト変換して上
記スレーブ側ラッチに出力する第１のレベルシフタを備
えたことを特徴とする。
載の半導体集積回路は、第１の電圧を有する電源で駆動
されたマスタ側ラッチと、上記第１の電圧よりも高い第
２の電圧を有する電源で駆動されたスレーブ側ラッチと
により構成されたフリップフロップを備えた半導体集積
回路であって、上記マスタ側ラッチと上記スレーブ側ラ
ッチとの間に挿入接続され、上記マスタ側ラッチから出
力される上記第１の電圧の振幅を有する信号を、上記第
２の電圧の振幅を有する信号にレベルシフト変換して上
記スレーブ側ラッチに出力する第１のレベルシフタを備
えたことを特徴とする。
【０００６】また、本発明に係る請求項２記載の半導体
集積回路は、第１の電圧を有する電源で駆動されたマス
タ側ラッチと、上記第１の電圧よりも高い第２の電圧を
有する電源で駆動されたスレーブ側ラッチとにより構成
されたＲＳフリップフロップを備えた半導体集積回路で
あって、上記マスタ側ラッチと上記スレーブ側ラッチと
の間に挿入接続され、上記マスタ側ラッチから出力され
る上記第１の電圧の振幅を有する信号を、上記第２の電
圧の振幅を有する信号にレベルシフト変換して上記スレ
ーブ側ラッチに出力する第１のレベルシフタと、上記第
１の電圧の振幅を有する入力されたリセット信号が上記
マスタ側ラッチに入力され、上記リセット信号を上記第
２の電圧の振幅を有するリセット信号にレベルシフト変
換して上記スレーブ側ラッチに出力する第２のレベルシ
フタと、上記第１の電圧の振幅を有する入力されたセッ
ト信号が上記マスタ側ラッチに入力され、上記セット信
号を上記第２の電圧の振幅を有するセット信号にレベル
シフト変換して上記スレーブ側ラッチに出力する第３の
レベルシフタとを備えたことを特徴とする。
集積回路は、第１の電圧を有する電源で駆動されたマス
タ側ラッチと、上記第１の電圧よりも高い第２の電圧を
有する電源で駆動されたスレーブ側ラッチとにより構成
されたＲＳフリップフロップを備えた半導体集積回路で
あって、上記マスタ側ラッチと上記スレーブ側ラッチと
の間に挿入接続され、上記マスタ側ラッチから出力され
る上記第１の電圧の振幅を有する信号を、上記第２の電
圧の振幅を有する信号にレベルシフト変換して上記スレ
ーブ側ラッチに出力する第１のレベルシフタと、上記第
１の電圧の振幅を有する入力されたリセット信号が上記
マスタ側ラッチに入力され、上記リセット信号を上記第
２の電圧の振幅を有するリセット信号にレベルシフト変
換して上記スレーブ側ラッチに出力する第２のレベルシ
フタと、上記第１の電圧の振幅を有する入力されたセッ
ト信号が上記マスタ側ラッチに入力され、上記セット信
号を上記第２の電圧の振幅を有するセット信号にレベル
シフト変換して上記スレーブ側ラッチに出力する第３の
レベルシフタとを備えたことを特徴とする。
【０００７】さらに、請求項３記載の半導体集積回路
は、請求項１又は２記載の半導体集積回路において、上
記第１の電圧の振幅を有する入力されたクロック信号は
上記マスタ側ラッチに供給され、上記半導体集積回路
は、上記入力されたクロック信号を、上記第２の電圧の
振幅を有するクロック信号にレベルシフト変換して上記
スレーブ側ラッチに供給する第４のレベルシフタをさら
に備えたことを特徴とする。
は、請求項１又は２記載の半導体集積回路において、上
記第１の電圧の振幅を有する入力されたクロック信号は
上記マスタ側ラッチに供給され、上記半導体集積回路
は、上記入力されたクロック信号を、上記第２の電圧の
振幅を有するクロック信号にレベルシフト変換して上記
スレーブ側ラッチに供給する第４のレベルシフタをさら
に備えたことを特徴とする。
【０００８】
【発明の実施の形態】以下、図面を参照して本発明に係
る実施形態について説明する。本明細書において、ロー
レベル（以下、Ｌレベルという。）の０Ｖとハイレベル
（以下、Ｈレベルという。）の５Ｖとの間で変化する２
値デジタル信号を振幅５Ｖの信号といい、Ｌレベルの０
ＶとＨレベルの３Ｖとの間で変化する２値デジタル信号
を振幅３Ｖの信号という。
る実施形態について説明する。本明細書において、ロー
レベル（以下、Ｌレベルという。）の０Ｖとハイレベル
（以下、Ｈレベルという。）の５Ｖとの間で変化する２
値デジタル信号を振幅５Ｖの信号といい、Ｌレベルの０
ＶとＨレベルの３Ｖとの間で変化する２値デジタル信号
を振幅３Ｖの信号という。
【０００９】＜第１の実施形態＞図１は、本発明に係る
第１の実施形態である入出力インターフェース回路の出
力バッファ回路の回路図である。本実施形態の出力バッ
ファ回路は、半導体集積回路のＩ／Ｏセルにおける入出
力インターフェース回路に設けられるものであり、図１
に示すように、３Ｖ及び５Ｖの電源を有し、マスタ側ラ
ッチ２０１とスレーブ側ラッチ２０２とにより構成され
たフリップフロップ２０５と、出力インバータ２０３と
を備えて構成される。本実施形態の出力バッファ回路
は、従来例の特開平５−８２６０９号公報の図２に図示
されたＩ／Ｏセルに比較してフリップフロップ内にレベ
ルシフタ１０１を備えたことを特徴としている。
第１の実施形態である入出力インターフェース回路の出
力バッファ回路の回路図である。本実施形態の出力バッ
ファ回路は、半導体集積回路のＩ／Ｏセルにおける入出
力インターフェース回路に設けられるものであり、図１
に示すように、３Ｖ及び５Ｖの電源を有し、マスタ側ラ
ッチ２０１とスレーブ側ラッチ２０２とにより構成され
たフリップフロップ２０５と、出力インバータ２０３と
を備えて構成される。本実施形態の出力バッファ回路
は、従来例の特開平５−８２６０９号公報の図２に図示
されたＩ／Ｏセルに比較してフリップフロップ内にレベ
ルシフタ１０１を備えたことを特徴としている。
【００１０】振幅３Ｖのクロック信号ＣＬＫは、それぞ
れ３Ｖの電源で動作するインバータ２及び３を介して、
レベルシフタ１００の非反転入力端子に入力されるとと
もに、それぞれ３Ｖの電源で動作する伝送ゲート（又は
トランスミッションゲート）７の反転制御端子及び伝送
ゲート８の非反転制御端子に入力される。ここで、各伝
送ゲート７，８は例えば複数のＭＯＳＦＥＴを用いて構
成される。インバータ２から出力される反転クロック信
号はレベルシフタ１００の反転入力端子に入力されると
ともに、伝送ゲート７の非反転制御端子及び伝送ゲート
８の反転制御端子に入力される。レベルシフタ１００
は、例えば、図２に示すように構成されて、入力される
振幅３Ｖの相反入力信号を振幅５Ｖの相反出力信号にレ
ベルシフト変換して出力する。
れ３Ｖの電源で動作するインバータ２及び３を介して、
レベルシフタ１００の非反転入力端子に入力されるとと
もに、それぞれ３Ｖの電源で動作する伝送ゲート（又は
トランスミッションゲート）７の反転制御端子及び伝送
ゲート８の非反転制御端子に入力される。ここで、各伝
送ゲート７，８は例えば複数のＭＯＳＦＥＴを用いて構
成される。インバータ２から出力される反転クロック信
号はレベルシフタ１００の反転入力端子に入力されると
ともに、伝送ゲート７の非反転制御端子及び伝送ゲート
８の反転制御端子に入力される。レベルシフタ１００
は、例えば、図２に示すように構成されて、入力される
振幅３Ｖの相反入力信号を振幅５Ｖの相反出力信号にレ
ベルシフト変換して出力する。
【００１１】マスタ側ラッチ２０１は、それぞれ３Ｖの
電源で動作する２つの伝送ゲート７及び８と、それぞれ
３Ｖの電源で動作する２つのインバータ４及び５とを備
えて構成される。ここで、当該出力バッファ回路に入力
される振幅３Ｖの入力信号ＤＩＮは、伝送ゲート７及び
８を介してレベルシフタ１０１の非反転入力端子に出力
され、伝送ゲート７から出力される信号はインバータ４
及び５を介してレベルシフタ１０１の非反転入力端子に
出力される。また、インバータ４から出力される信号は
レベルシフタ１０１の反転入力端子に出力される。従っ
て、２つのインバータ４及び５、伝送ゲート８とにより
ラッチループを形成しており、マスタ側ラッチ２０１
は、クロック信号ＣＬＫがＨレベルのときに入力信号Ｄ
ＩＮのデータを一時的にラッチしてレベルシフタ１０１
に出力する。
電源で動作する２つの伝送ゲート７及び８と、それぞれ
３Ｖの電源で動作する２つのインバータ４及び５とを備
えて構成される。ここで、当該出力バッファ回路に入力
される振幅３Ｖの入力信号ＤＩＮは、伝送ゲート７及び
８を介してレベルシフタ１０１の非反転入力端子に出力
され、伝送ゲート７から出力される信号はインバータ４
及び５を介してレベルシフタ１０１の非反転入力端子に
出力される。また、インバータ４から出力される信号は
レベルシフタ１０１の反転入力端子に出力される。従っ
て、２つのインバータ４及び５、伝送ゲート８とにより
ラッチループを形成しており、マスタ側ラッチ２０１
は、クロック信号ＣＬＫがＨレベルのときに入力信号Ｄ
ＩＮのデータを一時的にラッチしてレベルシフタ１０１
に出力する。
【００１２】レベルシフタ１０１は、レベルシフタ１０
０と同様に構成されて、入力される振幅３Ｖの２つの相
反信号を振幅５Ｖの２つの相反信号にレベルシフト変換
して、スレーブ側ラッチ２０２に出力する。
０と同様に構成されて、入力される振幅３Ｖの２つの相
反信号を振幅５Ｖの２つの相反信号にレベルシフト変換
して、スレーブ側ラッチ２０２に出力する。
【００１３】スレーブ側ラッチ２０２は、それぞれ５Ｖ
の電源で動作する２つの伝送ゲート１１及び１２と、そ
れぞれ５Ｖの電源で動作する２つのインバータ１３及び
１４とを備えて構成される。ここで、レベルシフタ１０
１から出力される振幅３Ｖの信号は、伝送ゲート１１、
２個のインバータ１３，１４、及び伝送ゲート１２を介
してインバータ１３の入力端子に印加される。また、イ
ンバータ１３から出力される信号は出力インバータ２０
３に出力される。従って、２つのインバータ１３及び１
４、伝送ゲート１２とによりラッチループを形成してお
り、スレーブ側ラッチ２０２は、クロック信号ＣＬＫが
Ｌレベルのときにレベルシフタ１０１からの信号のデー
タを一時的にラッチしかつ反転して出力インバータ２０
３に出力する。
の電源で動作する２つの伝送ゲート１１及び１２と、そ
れぞれ５Ｖの電源で動作する２つのインバータ１３及び
１４とを備えて構成される。ここで、レベルシフタ１０
１から出力される振幅３Ｖの信号は、伝送ゲート１１、
２個のインバータ１３，１４、及び伝送ゲート１２を介
してインバータ１３の入力端子に印加される。また、イ
ンバータ１３から出力される信号は出力インバータ２０
３に出力される。従って、２つのインバータ１３及び１
４、伝送ゲート１２とによりラッチループを形成してお
り、スレーブ側ラッチ２０２は、クロック信号ＣＬＫが
Ｌレベルのときにレベルシフタ１０１からの信号のデー
タを一時的にラッチしかつ反転して出力インバータ２０
３に出力する。
【００１４】出力インバータ回路２０３は、ＣＭＯＳ回
路構成のＰチャンネルＭＯＳ型電界効果トランジスタ
（以下、ＰＭＯＳＦＥＴという。）１５と、Ｎチャンネ
ルＭＯＳ型電界効果トランジスタ（以下、ＮＭＯＳＦＥ
Ｔという。）１６とを備えて構成される。ここで、５Ｖ
の電源はＰＭＯＳＦＥＴ１５のソース及びドレイン、Ｎ
ＭＯＳＦＥＴ１６のドレイン及びソースを介して接地端
子に接続される。スレーブ側ラッチ２０２から出力され
る信号は、ＰＭＯＳＦＥＴ１５及びＮＭＯＳＦＥＴ１６
の各ゲートに印加される一方、ＰＭＯＳＦＥＴ１５及び
ＮＭＯＳＦＥＴ１６の各ドレインから出力される出力信
号は出力端子パッド３００に出力される。従って、出力
インバータ回路は、スレーブ側ラッチ２０２からの振幅
５Ｖの信号を振幅５Ｖのその反転信号に反転して出力端
子パッド３００に出力する。
路構成のＰチャンネルＭＯＳ型電界効果トランジスタ
（以下、ＰＭＯＳＦＥＴという。）１５と、Ｎチャンネ
ルＭＯＳ型電界効果トランジスタ（以下、ＮＭＯＳＦＥ
Ｔという。）１６とを備えて構成される。ここで、５Ｖ
の電源はＰＭＯＳＦＥＴ１５のソース及びドレイン、Ｎ
ＭＯＳＦＥＴ１６のドレイン及びソースを介して接地端
子に接続される。スレーブ側ラッチ２０２から出力され
る信号は、ＰＭＯＳＦＥＴ１５及びＮＭＯＳＦＥＴ１６
の各ゲートに印加される一方、ＰＭＯＳＦＥＴ１５及び
ＮＭＯＳＦＥＴ１６の各ドレインから出力される出力信
号は出力端子パッド３００に出力される。従って、出力
インバータ回路は、スレーブ側ラッチ２０２からの振幅
５Ｖの信号を振幅５Ｖのその反転信号に反転して出力端
子パッド３００に出力する。
【００１５】図２は、図１のレベルシフタ１００，１０
１の回路図である。図２において、５Ｖの電源は、ＰＭ
ＯＳＦＥＴ１１０のソース及びドレイン、ＰＭＯＳＦＥ
Ｔ１１１のソース及びドレイン、並びに、ＮＭＯＳＦＥ
Ｔ１１２のドレイン及びソースを介して接地端子に接続
される。また、５Ｖの電源は、ＰＭＯＳＦＥＴ１１３の
ソース及びドレイン、ＰＭＯＳＦＥＴ１１４のソース及
びドレイン、並びに、ＮＭＯＳＦＥＴ１１５のドレイン
及びソースを介して接地端子に接続される。２個の振幅
３Ｖの相反入力信号Ａ，／Ａのうち、入力信号Ａは、Ｐ
ＭＯＳＦＥＴ１１１及びＮＭＯＳＦＥＴ１１２の各ゲー
トに印加される一方、反転入力信号／Ａは、ＰＭＯＳＦ
ＥＴ１１４及びＮＭＯＳＦＥＴ１１５の各ゲートに印加
される。このレベルシフタ１００，１０１から、２個の
振幅５Ｖの相反出力信号Ｂ，／Ｂが出力されるが、出力
信号Ｂは、ＰＭＯＳＦＥＴ１１４及びＮＭＯＳＦＥＴ１
１５の各ドレインからＰＭＯＳＦＥＴ１１０のゲートに
印加されるとともに、外部回路に出力される一方、反転
出力信号／Ｂは、ＰＭＯＳＦＥＴ１１１及びＮＭＯＳＦ
ＥＴ１１２の各ドレインからＰＭＯＳＦＥＴ１１３のゲ
ートに印加されるとともに、外部回路に出力される。
１の回路図である。図２において、５Ｖの電源は、ＰＭ
ＯＳＦＥＴ１１０のソース及びドレイン、ＰＭＯＳＦＥ
Ｔ１１１のソース及びドレイン、並びに、ＮＭＯＳＦＥ
Ｔ１１２のドレイン及びソースを介して接地端子に接続
される。また、５Ｖの電源は、ＰＭＯＳＦＥＴ１１３の
ソース及びドレイン、ＰＭＯＳＦＥＴ１１４のソース及
びドレイン、並びに、ＮＭＯＳＦＥＴ１１５のドレイン
及びソースを介して接地端子に接続される。２個の振幅
３Ｖの相反入力信号Ａ，／Ａのうち、入力信号Ａは、Ｐ
ＭＯＳＦＥＴ１１１及びＮＭＯＳＦＥＴ１１２の各ゲー
トに印加される一方、反転入力信号／Ａは、ＰＭＯＳＦ
ＥＴ１１４及びＮＭＯＳＦＥＴ１１５の各ゲートに印加
される。このレベルシフタ１００，１０１から、２個の
振幅５Ｖの相反出力信号Ｂ，／Ｂが出力されるが、出力
信号Ｂは、ＰＭＯＳＦＥＴ１１４及びＮＭＯＳＦＥＴ１
１５の各ドレインからＰＭＯＳＦＥＴ１１０のゲートに
印加されるとともに、外部回路に出力される一方、反転
出力信号／Ｂは、ＰＭＯＳＦＥＴ１１１及びＮＭＯＳＦ
ＥＴ１１２の各ドレインからＰＭＯＳＦＥＴ１１３のゲ
ートに印加されるとともに、外部回路に出力される。
【００１６】以上のように構成されたレベルシフタ１０
０，１０１においては、入力信号Ａが３Ｖで、反転入力
信号／Ａが０Ｖのとき、ＮＭＯＳＦＥＴ１１２がオンと
なり、ＰＭＯＳＦＥＴ１１４がオンとなり、ＮＭＯＳＦ
ＥＴ１１５がオフになる。ここで、ＰＭＯＳＦＥＴ１１
１は入力ゲート電圧が中間電圧のためオンとオフの中間
の状態になっている。このため、反転出力信号／Ｂも０
Ｖまで下がりきらず、中間電位となる。しかしながら、
ＰＭＯＳＦＥＴ１１４がオンで、ＮＭＯＳＦＥＴ１１５
がオフで、ＰＭＯＳＦＥＴ１１５が半分だけオンの状態
になっているので出力信号Ｂは５Ｖまで上昇する。この
結果、出力信号Ｂがゲートに印加されているＰＭＯＳＦ
ＥＴ１１０が完全にオフとなり、反転信号／Ｂは０Ｖに
固定される。従って、振幅３Ｖの相反入力信号Ａ，／Ａ
が入力されたとき、振幅５Ｖの相反出力信号が出力され
る。
０，１０１においては、入力信号Ａが３Ｖで、反転入力
信号／Ａが０Ｖのとき、ＮＭＯＳＦＥＴ１１２がオンと
なり、ＰＭＯＳＦＥＴ１１４がオンとなり、ＮＭＯＳＦ
ＥＴ１１５がオフになる。ここで、ＰＭＯＳＦＥＴ１１
１は入力ゲート電圧が中間電圧のためオンとオフの中間
の状態になっている。このため、反転出力信号／Ｂも０
Ｖまで下がりきらず、中間電位となる。しかしながら、
ＰＭＯＳＦＥＴ１１４がオンで、ＮＭＯＳＦＥＴ１１５
がオフで、ＰＭＯＳＦＥＴ１１５が半分だけオンの状態
になっているので出力信号Ｂは５Ｖまで上昇する。この
結果、出力信号Ｂがゲートに印加されているＰＭＯＳＦ
ＥＴ１１０が完全にオフとなり、反転信号／Ｂは０Ｖに
固定される。従って、振幅３Ｖの相反入力信号Ａ，／Ａ
が入力されたとき、振幅５Ｖの相反出力信号が出力され
る。
【００１７】従って、図１に示す出力バッファ回路は、
振幅３Ｖの入力信号を振幅５Ｖの出力信号にレベルシフ
ト変換し、緩衝しかつ反転して出力端子パッド３００に
出力するものである。
振幅３Ｖの入力信号を振幅５Ｖの出力信号にレベルシフ
ト変換し、緩衝しかつ反転して出力端子パッド３００に
出力するものである。
【００１８】本実施形態においては、マスタ側ラッチ２
０１とスレーブ側ラッチ２０２との間に、レベルシフタ
１０１を挿入することにより、大きな容量負荷となる出
力バッファ信号を直接にレベルシフタで駆動する必要が
無くなり、１段手前の比較的小さな出力インバータ回路
２０３を駆動するだけですむので、レベルシフタ１０１
のサイズを小さくできる。また、レベルシフタをフリッ
プフロップの前段に挿入してフリップフロップ全体を出
力バッファ回路と同電位で動作させる場合に比べて、一
般的により低い電圧を使用する内部電圧回路は、より高
い動作電圧で動作するスレーブ側ラッチ２０２と比較し
てゲート長を短くでき、結果としてトランジスタサイズ
も小さくできることから全体としての回路面積の縮少が
可能になる。
０１とスレーブ側ラッチ２０２との間に、レベルシフタ
１０１を挿入することにより、大きな容量負荷となる出
力バッファ信号を直接にレベルシフタで駆動する必要が
無くなり、１段手前の比較的小さな出力インバータ回路
２０３を駆動するだけですむので、レベルシフタ１０１
のサイズを小さくできる。また、レベルシフタをフリッ
プフロップの前段に挿入してフリップフロップ全体を出
力バッファ回路と同電位で動作させる場合に比べて、一
般的により低い電圧を使用する内部電圧回路は、より高
い動作電圧で動作するスレーブ側ラッチ２０２と比較し
てゲート長を短くでき、結果としてトランジスタサイズ
も小さくできることから全体としての回路面積の縮少が
可能になる。
【００１９】さらに、本実施形態においては、マスタ側
ラッチ２０１のクロック信号をレベルシフタ１００を介
してスレーブ側ラッチ２０２に供給しているので、マス
タ側ラッチ２０１とスレーブ側ラッチ２０２の各伝送ゲ
ート７，８，１１，１２のトランジスタを完全にオン又
はオフしてリーク電流が発生しなくなり、消費電力を大
幅に軽減できる。
ラッチ２０１のクロック信号をレベルシフタ１００を介
してスレーブ側ラッチ２０２に供給しているので、マス
タ側ラッチ２０１とスレーブ側ラッチ２０２の各伝送ゲ
ート７，８，１１，１２のトランジスタを完全にオン又
はオフしてリーク電流が発生しなくなり、消費電力を大
幅に軽減できる。
【００２０】一方、デバイスに要求されるスピード向上
も厳しさを増すがメモリ等のデバイスはコストの兼ね合
いもあり必ずしも最高速度のデバイスが使用できるわけ
ではない。このためメモリアドレスを発生させる側のデ
バイスを高速動作させる必要がある。通常メモリアドレ
スはアドレスレジスタにラッチさせて出力する。アドレ
スはクロックの立上りでレジスタにラッチされ同時にそ
のアドレスの出力を始める。アドレスデータを高速に出
力するためには、アドレスレジスタの出力端から出力バ
ッファ回路までのゲート通過段数（ロジック段数）を極
力減らす必要がある。このため、本実施形態において
は、入出力インターフェース回路のＩ／Ｏセル内にフリ
ップフロップを配置し、クロックＣＬＫの立上りと同時
にアドレス出力と出力バッファ回路をドライブすること
により、アドレスデータを高速で出力することができ
る。
も厳しさを増すがメモリ等のデバイスはコストの兼ね合
いもあり必ずしも最高速度のデバイスが使用できるわけ
ではない。このためメモリアドレスを発生させる側のデ
バイスを高速動作させる必要がある。通常メモリアドレ
スはアドレスレジスタにラッチさせて出力する。アドレ
スはクロックの立上りでレジスタにラッチされ同時にそ
のアドレスの出力を始める。アドレスデータを高速に出
力するためには、アドレスレジスタの出力端から出力バ
ッファ回路までのゲート通過段数（ロジック段数）を極
力減らす必要がある。このため、本実施形態において
は、入出力インターフェース回路のＩ／Ｏセル内にフリ
ップフロップを配置し、クロックＣＬＫの立上りと同時
にアドレス出力と出力バッファ回路をドライブすること
により、アドレスデータを高速で出力することができ
る。
【００２１】＜第２の実施形態＞図３は、本発明に係る
第２の実施形態である入出力インターフェース回路の出
力バッファ回路の回路図である。図３において、図１と
同様のものについては同一の符号を付して、その詳細な
説明を省略する。本実施形態の出力バッファ回路は、半
導体集積回路のＩ／Ｏセルにおける入出力インターフェ
ース回路に設けられるものであり、図３に示すように、
３Ｖ及び５Ｖの電源を有し、マスタ側ラッチ２１１とス
レーブ側ラッチ２１２とにより構成されたＲＳフリップ
フロップ２１５と、出力インバータ２０３とを備えて構
成される。なお、クロック信号ＣＬＫの処理回路は、図
１と同様に構成される。
第２の実施形態である入出力インターフェース回路の出
力バッファ回路の回路図である。図３において、図１と
同様のものについては同一の符号を付して、その詳細な
説明を省略する。本実施形態の出力バッファ回路は、半
導体集積回路のＩ／Ｏセルにおける入出力インターフェ
ース回路に設けられるものであり、図３に示すように、
３Ｖ及び５Ｖの電源を有し、マスタ側ラッチ２１１とス
レーブ側ラッチ２１２とにより構成されたＲＳフリップ
フロップ２１５と、出力インバータ２０３とを備えて構
成される。なお、クロック信号ＣＬＫの処理回路は、図
１と同様に構成される。
【００２２】マスタ側ラッチ２１１は、それぞれ３Ｖの
電源で動作する２つの伝送ゲート７及び８と、それぞれ
３Ｖの電源で動作するＮＡＮＤゲート３０及び反転入力
付きＯＲゲートであるＮＡＮＤゲート３１とを備えて構
成される。ここで、当該出力バッファ回路に入力される
振幅３Ｖの入力信号ＤＩＮは、伝送ゲート７及び８を介
してレベルシフタ１２０の非反転入力端子に出力され、
伝送ゲート７から出力される信号はＮＡＮＤゲート３０
の第１の入力端子及びＮＡＮＤゲート３１の第１の入力
端子を介してレベルシフタ１２０の非反転入力端子に出
力される。また、ＮＡＮＤゲート３０から出力される信
号はレベルシフタ１２０の反転入力端子に出力される。
振幅３Ｖのセット信号／ＳＢは、ＮＡＮＤゲート３１の
第２の入力端子に入力され、振幅３Ｖのリセット信号／
ＲＢは、ＮＡＮＤゲート３０の第２の入力端子に入力さ
れる。
電源で動作する２つの伝送ゲート７及び８と、それぞれ
３Ｖの電源で動作するＮＡＮＤゲート３０及び反転入力
付きＯＲゲートであるＮＡＮＤゲート３１とを備えて構
成される。ここで、当該出力バッファ回路に入力される
振幅３Ｖの入力信号ＤＩＮは、伝送ゲート７及び８を介
してレベルシフタ１２０の非反転入力端子に出力され、
伝送ゲート７から出力される信号はＮＡＮＤゲート３０
の第１の入力端子及びＮＡＮＤゲート３１の第１の入力
端子を介してレベルシフタ１２０の非反転入力端子に出
力される。また、ＮＡＮＤゲート３０から出力される信
号はレベルシフタ１２０の反転入力端子に出力される。
振幅３Ｖのセット信号／ＳＢは、ＮＡＮＤゲート３１の
第２の入力端子に入力され、振幅３Ｖのリセット信号／
ＲＢは、ＮＡＮＤゲート３０の第２の入力端子に入力さ
れる。
【００２３】従って、セット信号／ＳＢとリセット信号
／ＲＢとがともにＨレベルであるときに、ＮＡＮＤゲー
ト３０とＮＡＮＤゲート３１、伝送ゲート８とによりラ
ッチループを形成しており、マスタ側ラッチ２１１は、
クロック信号ＣＬＫがＨレベルのときに入力信号ＤＩＮ
のデータを一時的にラッチしてレベルシフタ１２０に出
力する。
／ＲＢとがともにＨレベルであるときに、ＮＡＮＤゲー
ト３０とＮＡＮＤゲート３１、伝送ゲート８とによりラ
ッチループを形成しており、マスタ側ラッチ２１１は、
クロック信号ＣＬＫがＨレベルのときに入力信号ＤＩＮ
のデータを一時的にラッチしてレベルシフタ１２０に出
力する。
【００２４】レベルシフタ１２０は、図２に示すように
構成されて、入力される振幅３Ｖの２つの相反信号を振
幅５Ｖの２つの相反信号にレベルシフト変換して、スレ
ーブ側ラッチ２１２に出力する。セット信号／ＳＢは、
図２に示すように構成されて、レベルシフタ１２２の非
反転入力端子に入力されるとともに、インバータ１２４
を介してレベルシフタ１２２の反転入力端子に入力され
る。レベルシフタ１２２は、入力された振幅３Ｖのセッ
ト信号／ＳＢを振幅５Ｖの信号にレベルシフト変換して
ＮＡＮＤゲート３３の第２の入力端子に出力する。ま
た、リセット信号／ＲＢは、図２に示すように構成され
て、レベルシフタ１２１の非反転入力端子に入力される
とともに、インバータ１２３を介してレベルシフタ１２
１の反転入力端子に入力される。レベルシフタ１２１
は、入力された振幅３Ｖのリセット信号／ＲＢを振幅５
Ｖの信号にレベルシフト変換してＮＡＮＤゲート３２の
第２の入力端子に出力する。
構成されて、入力される振幅３Ｖの２つの相反信号を振
幅５Ｖの２つの相反信号にレベルシフト変換して、スレ
ーブ側ラッチ２１２に出力する。セット信号／ＳＢは、
図２に示すように構成されて、レベルシフタ１２２の非
反転入力端子に入力されるとともに、インバータ１２４
を介してレベルシフタ１２２の反転入力端子に入力され
る。レベルシフタ１２２は、入力された振幅３Ｖのセッ
ト信号／ＳＢを振幅５Ｖの信号にレベルシフト変換して
ＮＡＮＤゲート３３の第２の入力端子に出力する。ま
た、リセット信号／ＲＢは、図２に示すように構成され
て、レベルシフタ１２１の非反転入力端子に入力される
とともに、インバータ１２３を介してレベルシフタ１２
１の反転入力端子に入力される。レベルシフタ１２１
は、入力された振幅３Ｖのリセット信号／ＲＢを振幅５
Ｖの信号にレベルシフト変換してＮＡＮＤゲート３２の
第２の入力端子に出力する。
【００２５】スレーブ側ラッチ２１２は、それぞれ３Ｖ
の電源で動作する２つの伝送ゲート１１及び１２と、そ
れぞれ３Ｖの電源で動作するＮＡＮＤゲート３２及び反
転入力付きＯＲゲートであるＮＡＮＤゲート３３とを備
えて構成される。ここで、レベルシフタ１２０から出力
される振幅５Ｖの信号は、伝送ゲート１１、ＮＡＮＤゲ
ート３２の第１の入力端子、ＮＡＮＤゲート３３の第１
の入力端子、及び伝送ゲート１２を介してＮＡＮＤゲー
ト３２の第１の入力端子に入力される。また、ＮＡＮＤ
ゲート３２から出力される信号は出力インバータ２０３
に出力される。
の電源で動作する２つの伝送ゲート１１及び１２と、そ
れぞれ３Ｖの電源で動作するＮＡＮＤゲート３２及び反
転入力付きＯＲゲートであるＮＡＮＤゲート３３とを備
えて構成される。ここで、レベルシフタ１２０から出力
される振幅５Ｖの信号は、伝送ゲート１１、ＮＡＮＤゲ
ート３２の第１の入力端子、ＮＡＮＤゲート３３の第１
の入力端子、及び伝送ゲート１２を介してＮＡＮＤゲー
ト３２の第１の入力端子に入力される。また、ＮＡＮＤ
ゲート３２から出力される信号は出力インバータ２０３
に出力される。
【００２６】従って、レベルシフタ１２２からのセット
信号／ＳＢと、レベルシフタ１２１からのリセット信号
／ＲＢとがともにＨレベルであるときに、ＮＡＮＤゲー
ト３２とＮＡＮＤゲート３３、伝送ゲート１２とにより
ラッチループを形成しており、スレーブ側ラッチ２１２
は、クロック信号ＣＬＫがＬレベルのときにレベルシフ
タ１２０からの信号のデータを一時的にラッチして出力
インバータ２０３に出力する。
信号／ＳＢと、レベルシフタ１２１からのリセット信号
／ＲＢとがともにＨレベルであるときに、ＮＡＮＤゲー
ト３２とＮＡＮＤゲート３３、伝送ゲート１２とにより
ラッチループを形成しており、スレーブ側ラッチ２１２
は、クロック信号ＣＬＫがＬレベルのときにレベルシフ
タ１２０からの信号のデータを一時的にラッチして出力
インバータ２０３に出力する。
【００２７】以上のように構成された出力バッファ回路
においては、リセット信号／ＲＢとセット信号／ＳＢは
それぞれＬレベルでアクティブとなり、リセット信号／
ＲＢがＬレベルのとき、マスタ側ラッチ２１１からの出
力信号はＬレベルとなり、レベルシフタ１２０からの出
力信号もＬレベルとなる。同時に、リセット信号／ＲＢ
で駆動されているレベルシフタ１２１からの非反転出力
信号もＬレベルとなる。次いで、セット信号／ＳＢがＬ
レベルとなると、マスタ側ラッチ２１１からの出力信号
はＨレベル（３Ｖ）となり、レベルシフタ１２０からの
非反転出力信号もＨレベル（５Ｖ）になる。セット信号
／ＳＢが入力されているレベルシフタ１２２の非反転出
力信号もＬレベル（０Ｖ）となる。
においては、リセット信号／ＲＢとセット信号／ＳＢは
それぞれＬレベルでアクティブとなり、リセット信号／
ＲＢがＬレベルのとき、マスタ側ラッチ２１１からの出
力信号はＬレベルとなり、レベルシフタ１２０からの出
力信号もＬレベルとなる。同時に、リセット信号／ＲＢ
で駆動されているレベルシフタ１２１からの非反転出力
信号もＬレベルとなる。次いで、セット信号／ＳＢがＬ
レベルとなると、マスタ側ラッチ２１１からの出力信号
はＨレベル（３Ｖ）となり、レベルシフタ１２０からの
非反転出力信号もＨレベル（５Ｖ）になる。セット信号
／ＳＢが入力されているレベルシフタ１２２の非反転出
力信号もＬレベル（０Ｖ）となる。
【００２８】従って、フリップフロップ２１５はＲＳフ
リップフロップを構成し、図３に示す出力バッファ回路
は、振幅３Ｖの入力信号を振幅５Ｖの出力信号にレベル
シフト変換し、緩衝しかつ反転して出力端子パッド３０
０に出力するものである。
リップフロップを構成し、図３に示す出力バッファ回路
は、振幅３Ｖの入力信号を振幅５Ｖの出力信号にレベル
シフト変換し、緩衝しかつ反転して出力端子パッド３０
０に出力するものである。
【００２９】本実施形態においては、マスタ側ラッチ２
１１とスレーブ側ラッチ２１２との間に、レベルシフタ
１２０を挿入することにより、大きな容量負荷となる出
力バッファ信号を直接にレベルシフタで駆動する必要が
無くなり、１段手前の比較的小さな出力インバータ回路
２０３を駆動するだけですむので、レベルシフタ１２０
のサイズを小さくできる。また、レベルシフタをフリッ
プフロップの前段に挿入してフリップフロップ全体を出
力バッファ回路と同電位で動作させる場合に比べて、一
般的により低い電圧を使用する内部電圧回路は、より高
い動作電圧で動作するスレーブ側ラッチ２１２と比較し
てゲート長を短くでき、結果としてトランジスタサイズ
も小さくできることから全体としての回路面積の縮少が
可能になる。また、レベルシフタ１２０の挿入により、
アドレスデータを高速で出力することができる。
１１とスレーブ側ラッチ２１２との間に、レベルシフタ
１２０を挿入することにより、大きな容量負荷となる出
力バッファ信号を直接にレベルシフタで駆動する必要が
無くなり、１段手前の比較的小さな出力インバータ回路
２０３を駆動するだけですむので、レベルシフタ１２０
のサイズを小さくできる。また、レベルシフタをフリッ
プフロップの前段に挿入してフリップフロップ全体を出
力バッファ回路と同電位で動作させる場合に比べて、一
般的により低い電圧を使用する内部電圧回路は、より高
い動作電圧で動作するスレーブ側ラッチ２１２と比較し
てゲート長を短くでき、結果としてトランジスタサイズ
も小さくできることから全体としての回路面積の縮少が
可能になる。また、レベルシフタ１２０の挿入により、
アドレスデータを高速で出力することができる。
【００３０】さらに、本実施形態においては、マスタ側
ラッチ２１１のクロック信号をレベルシフタ１００を介
してスレーブ側ラッチ２１２に供給しているので、マス
タ側ラッチ２１１とスレーブ側ラッチ２１２の各伝送ゲ
ート７，８，１１，１２のトランジスタを完全にオン又
はオフしてリーク電流が発生しなくなり、消費電力を大
幅に軽減できる。
ラッチ２１１のクロック信号をレベルシフタ１００を介
してスレーブ側ラッチ２１２に供給しているので、マス
タ側ラッチ２１１とスレーブ側ラッチ２１２の各伝送ゲ
ート７，８，１１，１２のトランジスタを完全にオン又
はオフしてリーク電流が発生しなくなり、消費電力を大
幅に軽減できる。
【００３１】またさらに、本実施形態においては、マス
タ側ラッチ２１１のためのセット信号／ＳＢとリセット
信号／ＲＢの両方の信号をレベルシフタ１２２，１２１
を介してレベルシフト変換してスレーブ側ラッチ２１２
のためのセット信号／ＳＢとリセット信号／ＲＢとして
用いている。これにより、マスタ側ラッチ２１１とスレ
ーブ側ラッチ２１２の各ゲート３０，３１，３２，３３
のトランジスタを完全にオン又はオフすることができる
ので、リーク電流が発生しなくなり、消費電力を大幅に
軽減できる。
タ側ラッチ２１１のためのセット信号／ＳＢとリセット
信号／ＲＢの両方の信号をレベルシフタ１２２，１２１
を介してレベルシフト変換してスレーブ側ラッチ２１２
のためのセット信号／ＳＢとリセット信号／ＲＢとして
用いている。これにより、マスタ側ラッチ２１１とスレ
ーブ側ラッチ２１２の各ゲート３０，３１，３２，３３
のトランジスタを完全にオン又はオフすることができる
ので、リーク電流が発生しなくなり、消費電力を大幅に
軽減できる。
【００３２】
【発明の効果】以上詳述したように本発明に係る請求項
１記載の半導体集積回路によれば、第１の電圧を有する
電源で駆動されたマスタ側ラッチと、上記第１の電圧よ
りも高い第２の電圧を有する電源で駆動されたスレーブ
側ラッチとにより構成されたフリップフロップを備えた
半導体集積回路であって、上記マスタ側ラッチと上記ス
レーブ側ラッチとの間に挿入接続され、上記マスタ側ラ
ッチから出力される上記第１の電圧の振幅を有する信号
を、上記第２の電圧の振幅を有する信号にレベルシフト
変換して上記スレーブ側ラッチに出力する第１のレベル
シフタを備える。
１記載の半導体集積回路によれば、第１の電圧を有する
電源で駆動されたマスタ側ラッチと、上記第１の電圧よ
りも高い第２の電圧を有する電源で駆動されたスレーブ
側ラッチとにより構成されたフリップフロップを備えた
半導体集積回路であって、上記マスタ側ラッチと上記ス
レーブ側ラッチとの間に挿入接続され、上記マスタ側ラ
ッチから出力される上記第１の電圧の振幅を有する信号
を、上記第２の電圧の振幅を有する信号にレベルシフト
変換して上記スレーブ側ラッチに出力する第１のレベル
シフタを備える。
【００３３】従って、本発明においては、マスタ側ラッ
チとスレーブ側ラッチとの間に、レベルシフタを挿入す
ることにより、大きな容量負荷となる出力バッファ信号
を直接にレベルシフタで駆動する必要が無くなり、１段
手前の比較的小さな出力インバータ回路を駆動するだけ
ですむので、上記第１のレベルシフタのサイズを小さく
できる。また、上記第１のレベルシフタを上記フリップ
フロップの前段に挿入してフリップフロップ全体を出力
バッファ回路と同電位で動作させる場合に比べて、一般
的により低い電圧を使用する内部電圧回路は、より高い
動作電圧で動作するスレーブ側ラッチと比較してゲート
長を短くでき、結果としてトランジスタサイズも小さく
できることから全体としての回路面積の縮少が可能にな
る。また、アドレスデータを高速で出力することができ
る。
チとスレーブ側ラッチとの間に、レベルシフタを挿入す
ることにより、大きな容量負荷となる出力バッファ信号
を直接にレベルシフタで駆動する必要が無くなり、１段
手前の比較的小さな出力インバータ回路を駆動するだけ
ですむので、上記第１のレベルシフタのサイズを小さく
できる。また、上記第１のレベルシフタを上記フリップ
フロップの前段に挿入してフリップフロップ全体を出力
バッファ回路と同電位で動作させる場合に比べて、一般
的により低い電圧を使用する内部電圧回路は、より高い
動作電圧で動作するスレーブ側ラッチと比較してゲート
長を短くでき、結果としてトランジスタサイズも小さく
できることから全体としての回路面積の縮少が可能にな
る。また、アドレスデータを高速で出力することができ
る。
【００３４】また、本発明に係る請求項２記載の半導体
集積回路によれば、第１の電圧を有する電源で駆動され
たマスタ側ラッチと、上記第１の電圧よりも高い第２の
電圧を有する電源で駆動されたスレーブ側ラッチとによ
り構成されたＲＳフリップフロップを備えた半導体集積
回路であって、上記マスタ側ラッチと上記スレーブ側ラ
ッチとの間に挿入接続され、上記マスタ側ラッチから出
力される上記第１の電圧の振幅を有する信号を、上記第
２の電圧の振幅を有する信号にレベルシフト変換して上
記スレーブ側ラッチに出力する第１のレベルシフタと、
上記第１の電圧の振幅を有する入力されたリセット信号
が上記マスタ側ラッチに入力され、上記リセット信号を
上記第２の電圧の振幅を有するリセット信号にレベルシ
フト変換して上記スレーブ側ラッチに出力する第２のレ
ベルシフタと、上記第１の電圧の振幅を有する入力され
たセット信号が上記マスタ側ラッチに入力され、上記セ
ット信号を上記第２の電圧の振幅を有するセット信号に
レベルシフト変換して上記スレーブ側ラッチに出力する
第３のレベルシフタとを備える。
集積回路によれば、第１の電圧を有する電源で駆動され
たマスタ側ラッチと、上記第１の電圧よりも高い第２の
電圧を有する電源で駆動されたスレーブ側ラッチとによ
り構成されたＲＳフリップフロップを備えた半導体集積
回路であって、上記マスタ側ラッチと上記スレーブ側ラ
ッチとの間に挿入接続され、上記マスタ側ラッチから出
力される上記第１の電圧の振幅を有する信号を、上記第
２の電圧の振幅を有する信号にレベルシフト変換して上
記スレーブ側ラッチに出力する第１のレベルシフタと、
上記第１の電圧の振幅を有する入力されたリセット信号
が上記マスタ側ラッチに入力され、上記リセット信号を
上記第２の電圧の振幅を有するリセット信号にレベルシ
フト変換して上記スレーブ側ラッチに出力する第２のレ
ベルシフタと、上記第１の電圧の振幅を有する入力され
たセット信号が上記マスタ側ラッチに入力され、上記セ
ット信号を上記第２の電圧の振幅を有するセット信号に
レベルシフト変換して上記スレーブ側ラッチに出力する
第３のレベルシフタとを備える。
【００３５】従って、本発明においては、マスタ側ラッ
チとスレーブ側ラッチとの間に、レベルシフタを挿入す
ることにより、大きな容量負荷となる出力バッファ信号
を直接にレベルシフタで駆動する必要が無くなり、１段
手前の比較的小さな出力インバータ回路を駆動するだけ
ですむので、上記第１のレベルシフタのサイズを小さく
できる。また、上記第１のレベルシフタを上記フリップ
フロップの前段に挿入してフリップフロップ全体を出力
バッファ回路と同電位で動作させる場合に比べて、一般
的により低い電圧を使用する内部電圧回路は、より高い
動作電圧で動作するスレーブ側ラッチと比較してゲート
長を短くでき、結果としてトランジスタサイズも小さく
できることから全体としての回路面積の縮少が可能にな
る。また、アドレスデータを高速で出力することができ
る。
チとスレーブ側ラッチとの間に、レベルシフタを挿入す
ることにより、大きな容量負荷となる出力バッファ信号
を直接にレベルシフタで駆動する必要が無くなり、１段
手前の比較的小さな出力インバータ回路を駆動するだけ
ですむので、上記第１のレベルシフタのサイズを小さく
できる。また、上記第１のレベルシフタを上記フリップ
フロップの前段に挿入してフリップフロップ全体を出力
バッファ回路と同電位で動作させる場合に比べて、一般
的により低い電圧を使用する内部電圧回路は、より高い
動作電圧で動作するスレーブ側ラッチと比較してゲート
長を短くでき、結果としてトランジスタサイズも小さく
できることから全体としての回路面積の縮少が可能にな
る。また、アドレスデータを高速で出力することができ
る。
【００３６】また、本発明においては、マスタ側ラッチ
のためのセット信号とリセット信号の両方の信号を上記
第２と第３のレベルシフタを介してレベルシフト変換し
てスレーブ側ラッチのためのセット信号とリセット信号
として用いている。これにより、マスタ側ラッチとスレ
ーブ側ラッチの各ゲートのトランジスタを完全にオン又
はオフしてリーク電流が発生しなくなり、消費電力を大
幅に軽減できる。
のためのセット信号とリセット信号の両方の信号を上記
第２と第３のレベルシフタを介してレベルシフト変換し
てスレーブ側ラッチのためのセット信号とリセット信号
として用いている。これにより、マスタ側ラッチとスレ
ーブ側ラッチの各ゲートのトランジスタを完全にオン又
はオフしてリーク電流が発生しなくなり、消費電力を大
幅に軽減できる。
【００３７】さらに、請求項３記載の半導体集積回路に
おいては、請求項１又は２記載の半導体集積回路におい
て、上記第１の電圧の振幅を有する入力されたクロック
信号は上記マスタ側ラッチに供給され、上記半導体集積
回路は、上記入力されたクロック信号を、上記第２の電
圧の振幅を有するクロック信号にレベルシフト変換して
上記スレーブ側ラッチに供給する第４のレベルシフタを
さらに備える。
おいては、請求項１又は２記載の半導体集積回路におい
て、上記第１の電圧の振幅を有する入力されたクロック
信号は上記マスタ側ラッチに供給され、上記半導体集積
回路は、上記入力されたクロック信号を、上記第２の電
圧の振幅を有するクロック信号にレベルシフト変換して
上記スレーブ側ラッチに供給する第４のレベルシフタを
さらに備える。
【００３８】従って、本発明においては、マスタ側ラッ
チのクロック信号を上記第４のレベルシフタを介してス
レーブ側ラッチに供給しているので、マスタ側ラッチと
スレーブ側ラッチの各伝送ゲートのトランジスタを完全
にオン又はオフしてリーク電流が発生しなくなり、消費
電力を大幅に軽減できる。
チのクロック信号を上記第４のレベルシフタを介してス
レーブ側ラッチに供給しているので、マスタ側ラッチと
スレーブ側ラッチの各伝送ゲートのトランジスタを完全
にオン又はオフしてリーク電流が発生しなくなり、消費
電力を大幅に軽減できる。
【図１】 本発明に係る第１の実施形態である入出力イ
ンターフェース回路の出力バッファ回路の回路図であ
る。
ンターフェース回路の出力バッファ回路の回路図であ
る。
【図２】 図１及び図３のレベルシフタの回路図であ
る。
る。
【図３】 本発明に係る第２の実施形態である入出力イ
ンターフェース回路の出力バッファ回路の回路図であ
る。
ンターフェース回路の出力バッファ回路の回路図であ
る。
２，３，４，５，１３，１４，１２３，１２４…インバ
ータ、 ７，８，１１，１２…伝送ゲート、 ３０，３１，３２，３３…ＮＡＮＤゲート、 １００，１０１，１２０，１２１，１２２…レベルシフ
タ、 １５，１６，１１０，１１１，１１３，１１４…ＰＭＯ
ＳＦＥＴ、 １１２，１１５…ＮＭＯＳＦＥＴ、 ２０１，２１１…マスタ側ラッチ、 ２０２，２１２…スレーブ側ラッチ、 ２０３，２１３…出力インバータ、 ２０５，２１５…フリップフロップ、 ３００…出力端子パッド。
ータ、 ７，８，１１，１２…伝送ゲート、 ３０，３１，３２，３３…ＮＡＮＤゲート、 １００，１０１，１２０，１２１，１２２…レベルシフ
タ、 １５，１６，１１０，１１１，１１３，１１４…ＰＭＯ
ＳＦＥＴ、 １１２，１１５…ＮＭＯＳＦＥＴ、 ２０１，２１１…マスタ側ラッチ、 ２０２，２１２…スレーブ側ラッチ、 ２０３，２１３…出力インバータ、 ２０５，２１５…フリップフロップ、 ３００…出力端子パッド。
Claims (3)
- 【請求項１】 第１の電圧を有する電源で駆動されたマ
スタ側ラッチと、上記第１の電圧よりも高い第２の電圧
を有する電源で駆動されたスレーブ側ラッチとにより構
成されたフリップフロップを備えた半導体集積回路であ
って、 上記マスタ側ラッチと上記スレーブ側ラッチとの間に挿
入接続され、上記マスタ側ラッチから出力される上記第
１の電圧の振幅を有する信号を、上記第２の電圧の振幅
を有する信号にレベルシフト変換して上記スレーブ側ラ
ッチに出力する第１のレベルシフタを備えたことを特徴
とする半導体集積回路。 - 【請求項２】 第１の電圧を有する電源で駆動されたマ
スタ側ラッチと、上記第１の電圧よりも高い第２の電圧
を有する電源で駆動されたスレーブ側ラッチとにより構
成されたＲＳフリップフロップを備えた半導体集積回路
であって、 上記マスタ側ラッチと上記スレーブ側ラッチとの間に挿
入接続され、上記マスタ側ラッチから出力される上記第
１の電圧の振幅を有する信号を、上記第２の電圧の振幅
を有する信号にレベルシフト変換して上記スレーブ側ラ
ッチに出力する第１のレベルシフタと、 上記第１の電圧の振幅を有する入力されたリセット信号
が上記マスタ側ラッチに入力され、上記リセット信号を
上記第２の電圧の振幅を有するリセット信号にレベルシ
フト変換して上記スレーブ側ラッチに出力する第２のレ
ベルシフタと、 上記第１の電圧の振幅を有する入力されたセット信号が
上記マスタ側ラッチに入力され、上記セット信号を上記
第２の電圧の振幅を有するセット信号にレベルシフト変
換して上記スレーブ側ラッチに出力する第３のレベルシ
フタとを備えたことを特徴とする半導体集積回路。 - 【請求項３】 上記第１の電圧の振幅を有する入力され
たクロック信号は上記マスタ側ラッチに供給され、上記
半導体集積回路は、 上記入力されたクロック信号を、上記第２の電圧の振幅
を有するクロック信号にレベルシフト変換して上記スレ
ーブ側ラッチに供給する第４のレベルシフタをさらに備
えたことを特徴とする請求項１又は２記載の半導体集積
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9031852A JPH10229328A (ja) | 1997-02-17 | 1997-02-17 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9031852A JPH10229328A (ja) | 1997-02-17 | 1997-02-17 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10229328A true JPH10229328A (ja) | 1998-08-25 |
Family
ID=12342594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9031852A Pending JPH10229328A (ja) | 1997-02-17 | 1997-02-17 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10229328A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6486720B2 (en) | 2000-08-09 | 2002-11-26 | Atmel Germany Gmbh | Flip-flop circuit arrangement with increased cut-off frequency |
-
1997
- 1997-02-17 JP JP9031852A patent/JPH10229328A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6486720B2 (en) | 2000-08-09 | 2002-11-26 | Atmel Germany Gmbh | Flip-flop circuit arrangement with increased cut-off frequency |
| DE10038905C2 (de) * | 2000-08-09 | 2003-04-17 | Atmel Germany Gmbh | Verfahren zur Erhöhung der Grenzfrequenz bei Flip-Flops |
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