JPH10214956A - 固体撮像素子 - Google Patents
固体撮像素子Info
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- JPH10214956A JPH10214956A JP9013921A JP1392197A JPH10214956A JP H10214956 A JPH10214956 A JP H10214956A JP 9013921 A JP9013921 A JP 9013921A JP 1392197 A JP1392197 A JP 1392197A JP H10214956 A JPH10214956 A JP H10214956A
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
- H04N25/73—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors using interline transfer [IT]
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
- H04N25/67—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to fixed-pattern noise, e.g. non-uniformity of response
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- Signal Processing (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
- Solid State Image Pick-Up Elements (AREA)
Abstract
(57)【要約】
【課題】 固体撮像素子において、タイミングパルスの
無調整化を図ると共に、装置の小型化、軽量化、低ノイ
ズ化を実現する。 【解決手段】 固体撮像素子１上に、ＣＣＤ２と、タイ
ミング発生回路３と、雑音除去回路とＡＧＣ回路とＡ／
Ｄ変換器で構成されるオンチップ信号処理回路４とが同
一素子上に形成され、タイミングパルス発生回路３とオ
ンチップ信号処理回路４はＣＣＤ２の製造プロセスと同
一プロセスで形成されている。
無調整化を図ると共に、装置の小型化、軽量化、低ノイ
ズ化を実現する。 【解決手段】 固体撮像素子１上に、ＣＣＤ２と、タイ
ミング発生回路３と、雑音除去回路とＡＧＣ回路とＡ／
Ｄ変換器で構成されるオンチップ信号処理回路４とが同
一素子上に形成され、タイミングパルス発生回路３とオ
ンチップ信号処理回路４はＣＣＤ２の製造プロセスと同
一プロセスで形成されている。
Description
【０００１】
【発明の属する技術分野】本発明は固体撮像素子に関す
る。
る。
【０００２】
【従来の技術】電荷結合素子（以下、ＣＣＤと称す。）
を用いた従来の固体撮像装置は、例えば図９に示すよう
にＣＣＤ９１と信号処理回路９７と映像信号処理回路９
８とＣＣＤ駆動回路９２とタイミング発生回路９３で構
成される。
を用いた従来の固体撮像装置は、例えば図９に示すよう
にＣＣＤ９１と信号処理回路９７と映像信号処理回路９
８とＣＣＤ駆動回路９２とタイミング発生回路９３で構
成される。
【０００３】図１０はＣＣＤ９１の構成概要図である。
【０００４】図１０において、レンズを介して入射した
被写体像は、ＣＣＤの撮像領域（光電変換部）に結像
し、フォトダイオード１０１上で光電変換され、入射し
た光の強度によって電荷が発生する。発生した電荷は、
次に、読み出し転送ゲートを経て垂直転送ＣＣＤ１０２
へ転送される。垂直ＣＣＤ１０２は垂直転送パルスφＶ
1 〜φＶ4 によって駆動され、電荷を順次、水平ＣＣＤ
１０３へ転送する。水平ＣＣＤ１０３は水平転送パルス
φＨ１，φＨ２によって駆動され、電荷を順次、出力ア
ンプ１０４へ転送する。電荷は出力アンプ１０４から出
力される。出力アンプ１０４には、蓄積電荷のリセット
用にリセットパルスφＲが供給される。出力された信号
電荷は次に、信号処理回路９７へ供給される。
被写体像は、ＣＣＤの撮像領域（光電変換部）に結像
し、フォトダイオード１０１上で光電変換され、入射し
た光の強度によって電荷が発生する。発生した電荷は、
次に、読み出し転送ゲートを経て垂直転送ＣＣＤ１０２
へ転送される。垂直ＣＣＤ１０２は垂直転送パルスφＶ
1 〜φＶ4 によって駆動され、電荷を順次、水平ＣＣＤ
１０３へ転送する。水平ＣＣＤ１０３は水平転送パルス
φＨ１，φＨ２によって駆動され、電荷を順次、出力ア
ンプ１０４へ転送する。電荷は出力アンプ１０４から出
力される。出力アンプ１０４には、蓄積電荷のリセット
用にリセットパルスφＲが供給される。出力された信号
電荷は次に、信号処理回路９７へ供給される。
【０００５】信号処理回路９７は一般的に、雑音除去回
路９４と自動利得制御回路９５（以下、ＡＧＣ回路と称
す。）とＡ／Ｄ変換器９６から構成される。
路９４と自動利得制御回路９５（以下、ＡＧＣ回路と称
す。）とＡ／Ｄ変換器９６から構成される。
【０００６】雑音除去回路９４は、ＣＣＤ出力信号に含
まれる、アンプ雑音、ショット雑音、リセット雑音のう
ち、アンプ雑音とリセット雑音を除去する。
まれる、アンプ雑音、ショット雑音、リセット雑音のう
ち、アンプ雑音とリセット雑音を除去する。
【０００７】ＡＧＣ回路９５は雑音除去回路９４の出力
を所定のレベルまで増幅し、なおかつレベルを一定に保
つように動作する。
を所定のレベルまで増幅し、なおかつレベルを一定に保
つように動作する。
【０００８】ＡＧＣ回路９５の出力はＡ／Ｄ変換器９６
で所定のビット数でデジタル信号に変換され、後段の映
像信号処理回路９８へ供給される。なお、本例では、映
像信号をＡ／Ｄ変換器９６によってデジタル信号に変換
する構成を説明したが、アナログ信号のまま出力する方
法も可能である。
で所定のビット数でデジタル信号に変換され、後段の映
像信号処理回路９８へ供給される。なお、本例では、映
像信号をＡ／Ｄ変換器９６によってデジタル信号に変換
する構成を説明したが、アナログ信号のまま出力する方
法も可能である。
【０００９】映像信号処理回路９８では、Ａ／Ｄ変換器
９６の出力にローパスフィルタリング、ガンマ補正、ク
リップ処理、増幅等の処理が施され、最終的に映像信号
としてモニタ等の映像表示装置へ出力される。
９６の出力にローパスフィルタリング、ガンマ補正、ク
リップ処理、増幅等の処理が施され、最終的に映像信号
としてモニタ等の映像表示装置へ出力される。
【００１０】図９に示すＣＣＤ９１を駆動するための駆
動パルス（φＨ，φＲ，φＶ）は、ＣＣＤ駆動回路９２
から供給される。
動パルス（φＨ，φＲ，φＶ）は、ＣＣＤ駆動回路９２
から供給される。
【００１１】タイミングパルス発生回路９３は、ＣＣＤ
駆動パルス、クロック信号、サンプルホールドパルス等
を発生し、各回路へ供給する。
駆動パルス、クロック信号、サンプルホールドパルス等
を発生し、各回路へ供給する。
【００１２】上述した信号処理回路９７、映像信号処理
回路９８、ＣＣＤ駆動回路９２およびタイミングパルス
発生回路９３は、従来例ではＣＣＤ９１の外部に設けら
れていた。
回路９８、ＣＣＤ駆動回路９２およびタイミングパルス
発生回路９３は、従来例ではＣＣＤ９１の外部に設けら
れていた。
【００１３】しかし、近年、家庭用のビデオムービー、
デジタルカメラ等の普及により、よりコンパクトで、低
価格のカメラが切望されるようになり、回路規模の縮小
と装置の小型化が強く要求されるようになってきた。
デジタルカメラ等の普及により、よりコンパクトで、低
価格のカメラが切望されるようになり、回路規模の縮小
と装置の小型化が強く要求されるようになってきた。
【００１４】回路規模の縮小と小型化を実現する方法の
１つに、ＣＣＤと同一素子上に信号処理回路を形成する
方法がある。
１つに、ＣＣＤと同一素子上に信号処理回路を形成する
方法がある。
【００１５】信号処理回路を内蔵したＣＣＤを実現する
方法は、例えば、特開平１−２５９６６８号公報に示さ
れている。この発明は、固体撮像装置において、回路規
模の縮小と低価格化を目的としている。
方法は、例えば、特開平１−２５９６６８号公報に示さ
れている。この発明は、固体撮像装置において、回路規
模の縮小と低価格化を目的としている。
【００１６】図１１は、信号処理回路を内蔵した、ＣＣ
Ｄと周辺回路からなる従来の固体撮像装置の構成を示す
ブロック図である。この固体撮像装置は、信号処理回路
１１２（分周器）を内蔵するＣＣＤ１１１と、垂直ドラ
イバ１１３と、水平ドライバ１１４と、駆動用パルスお
よび同期信号発生素子（以下、ＳＳＣＧと称す。）１１
７と、副搬送波信号発生回路１１８と、映像信号処理回
路１１９で構成される。
Ｄと周辺回路からなる従来の固体撮像装置の構成を示す
ブロック図である。この固体撮像装置は、信号処理回路
１１２（分周器）を内蔵するＣＣＤ１１１と、垂直ドラ
イバ１１３と、水平ドライバ１１４と、駆動用パルスお
よび同期信号発生素子（以下、ＳＳＣＧと称す。）１１
７と、副搬送波信号発生回路１１８と、映像信号処理回
路１１９で構成される。
【００１７】次に、図１１に示した固体撮像装置の動作
を説明する。
を説明する。
【００１８】ＳＳＣＧ１１７はその内部にある駆動用パ
ルス発生回路部分（以下、ＣＧと称す。）１１５でＣＣ
Ｄ駆動パルス（φＶ，φＨ，φＲ）を発生させ、これら
を垂直ドライバ１１３と水平ドライバ１１４に供給す
る。垂直ドライバ１１３と水平ドライバ１１４はＣＣＤ
駆動パルスを電圧増幅し、ＣＣＤ１１１に供給する。Ｃ
ＣＤ１１１上に形成された分周器１１２は、リセットパ
ルス（φＲ）から水平同期信号（ＨＤ）を発生し、ＳＳ
ＣＧ１１７内の同期信号発生回路部分（以下、ＳＳＧと
称す。）１１６へ返還する。副搬送信号発生回路１１８
はＳＳＣＧ１１７から供給される水平同期信号ＨＤに同
期して色副搬送波信号（ｆｓｃ）を発生して、信号処理
回路１１９へ供給する。信号処理回路１１９はＣＣＤ出
力信号に所定の電気的処理を行い、ビデオ信号を発生さ
せる。
ルス発生回路部分（以下、ＣＧと称す。）１１５でＣＣ
Ｄ駆動パルス（φＶ，φＨ，φＲ）を発生させ、これら
を垂直ドライバ１１３と水平ドライバ１１４に供給す
る。垂直ドライバ１１３と水平ドライバ１１４はＣＣＤ
駆動パルスを電圧増幅し、ＣＣＤ１１１に供給する。Ｃ
ＣＤ１１１上に形成された分周器１１２は、リセットパ
ルス（φＲ）から水平同期信号（ＨＤ）を発生し、ＳＳ
ＣＧ１１７内の同期信号発生回路部分（以下、ＳＳＧと
称す。）１１６へ返還する。副搬送信号発生回路１１８
はＳＳＣＧ１１７から供給される水平同期信号ＨＤに同
期して色副搬送波信号（ｆｓｃ）を発生して、信号処理
回路１１９へ供給する。信号処理回路１１９はＣＣＤ出
力信号に所定の電気的処理を行い、ビデオ信号を発生さ
せる。
【００１９】以上説明した従来のＣＣＤは、分周器１１
２とＳＳＣＧ１１７を分離し、ＣＣＤ駆動パルスが分周
器１１２から発生するノイズの影響を受けないようにす
ることで低ノイズ化を図り、かつ、分周器１１２をＣＣ
Ｄ１１１上に形成することによって装置全体の小型化を
図る構成をとっている。
２とＳＳＣＧ１１７を分離し、ＣＣＤ駆動パルスが分周
器１１２から発生するノイズの影響を受けないようにす
ることで低ノイズ化を図り、かつ、分周器１１２をＣＣ
Ｄ１１１上に形成することによって装置全体の小型化を
図る構成をとっている。
【００２０】また、特開昭６１−１８４９７８号公報と
特開昭６１−１８６０８０号公報には、Ａ／Ｄ変換器を
ＣＣＤ上に形成した例が示されている。
特開昭６１−１８６０８０号公報には、Ａ／Ｄ変換器を
ＣＣＤ上に形成した例が示されている。
【００２１】これらの発明も、上記従来の発明と同様
に、装置の小型化と低価格化を目的としている。
に、装置の小型化と低価格化を目的としている。
【００２２】図１２は、上記２つの例のうち、特開昭６
１−１８６０８０号公報によって示された、ＣＣＤ上に
形成されるＡ／Ｄ変換器の構成を示す。
１−１８６０８０号公報によって示された、ＣＣＤ上に
形成されるＡ／Ｄ変換器の構成を示す。
【００２３】図１２において、１２１，１２２は電荷結
合素子の転送電極であり、それぞれ転送パルスφ１，φ
２が印加されている。また、これら転送電極対の間には
フローティング電極１２３，１２４，１２５が設置され
ている。さらに、これら転送電極対の終端には、信号電
荷を吸収するためのドレイン１２６が設けられ、全体と
して端子付遅延線１２７を構成している。この端子付遅
延線１２７は電荷結合素子や遅延線の出力部と電荷レベ
ルで結合している。したがって、矢印１２８の方向から
転送されてきた信号電荷は、端子付遅延線１２７中を転
送されるのと同時に、フローティング電極１２３，１２
４，１２５で非破壊的に検出され、アナログ比較器１２
９，１３０，１３１のそれぞれの信号端子に信号電圧と
して印加される。
合素子の転送電極であり、それぞれ転送パルスφ１，φ
２が印加されている。また、これら転送電極対の間には
フローティング電極１２３，１２４，１２５が設置され
ている。さらに、これら転送電極対の終端には、信号電
荷を吸収するためのドレイン１２６が設けられ、全体と
して端子付遅延線１２７を構成している。この端子付遅
延線１２７は電荷結合素子や遅延線の出力部と電荷レベ
ルで結合している。したがって、矢印１２８の方向から
転送されてきた信号電荷は、端子付遅延線１２７中を転
送されるのと同時に、フローティング電極１２３，１２
４，１２５で非破壊的に検出され、アナログ比較器１２
９，１３０，１３１のそれぞれの信号端子に信号電圧と
して印加される。
【００２４】一方、アナログ比較器１２９，１３０，１
３１の基準電圧端子には同一抵抗値の抵抗１３２，１３
３，１３４，１３５によって分割されたそれぞれ異なる
基準電圧が印加される。すなわち、端子１３６に印加さ
れる主基準電圧をＶR としたときに、３ＶR ／４，ＶR
／２，ＶR ／４の電圧が印加される。
３１の基準電圧端子には同一抵抗値の抵抗１３２，１３
３，１３４，１３５によって分割されたそれぞれ異なる
基準電圧が印加される。すなわち、端子１３６に印加さ
れる主基準電圧をＶR としたときに、３ＶR ／４，ＶR
／２，ＶR ／４の電圧が印加される。
【００２５】ここで、アナログ比較器１２９の動作を説
明する。フローティング電極１２３によって検出された
信号電圧ＶS と基準電圧３ＶR ／４との間にＶS ＞３Ｖ
R ／４なる関係が成立する場合、その出力Ｃ１はハイレ
ベル“１”となる。また、Ｖ S ＜３ＶR ／４なる関係が
成立する場合にはローレベル“０”となる。他のアナロ
グ比較器１３０，１３１の動作も基準電圧がＶR ／２，
ＶR ／４と異なるのみで、後は同様である。したがっ
て、信号電圧ＶS の変化に対するアナログ比較器１２
９，１３０，１３１のそれぞれの出力Ｃ１，Ｃ２，Ｃ３
の状態は、表１に示すようになる。
明する。フローティング電極１２３によって検出された
信号電圧ＶS と基準電圧３ＶR ／４との間にＶS ＞３Ｖ
R ／４なる関係が成立する場合、その出力Ｃ１はハイレ
ベル“１”となる。また、Ｖ S ＜３ＶR ／４なる関係が
成立する場合にはローレベル“０”となる。他のアナロ
グ比較器１３０，１３１の動作も基準電圧がＶR ／２，
ＶR ／４と異なるのみで、後は同様である。したがっ
て、信号電圧ＶS の変化に対するアナログ比較器１２
９，１３０，１３１のそれぞれの出力Ｃ１，Ｃ２，Ｃ３
の状態は、表１に示すようになる。
【００２６】
【表１】
【００２７】すなわち、ＶS ＞３ＶR ／４の場合、出力
Ｃ１，Ｃ２，Ｃ３の全てがハイレベル“１”，３ＶR ／
４＞ＶS ＞ＶR ／２の場合、出力Ｃ２，Ｃ３がハイレベ
ル“１”，ＶR ／２＞ＶS ＞ＶR ／４の場合、出力３Ｃ
のみがハイレベル“１”，Ｖ R ／４＞ＶS の場合、出力
Ｃ１，Ｃ２，Ｃ３の全てがローレベル“０”となる。
Ｃ１，Ｃ２，Ｃ３の全てがハイレベル“１”，３ＶR ／
４＞ＶS ＞ＶR ／２の場合、出力Ｃ２，Ｃ３がハイレベ
ル“１”，ＶR ／２＞ＶS ＞ＶR ／４の場合、出力３Ｃ
のみがハイレベル“１”，Ｖ R ／４＞ＶS の場合、出力
Ｃ１，Ｃ２，Ｃ３の全てがローレベル“０”となる。
【００２８】次に、アナログ比較器１２９，１３０，１
３１から出力されるデジタル信号はそれぞれ遅延時間の
異なるデジタルシフトレジスタ１３７，１３８，１３９
に印加される。これは端子付遅延線１２７の動作から明
らかなように、同一信号電荷に対する検出が、フローテ
ィング電極１２３→１２４→１２５の順に１クロック周
期分ずつ遅れるためである。デジタルシフトレジスタ１
３７，１３８，１３９を端子付遅延線１２７と同一クロ
ックで動作させ、かつそれぞれの遅延時間を３，２，１
クロック周期分に選ぶことにより、前述した遅れが補償
される。最後に、デジタルシフトレジスタ１３７，１３
８，１３９で時間調整されたデジタル信号は符号器１４
０に入力され、ここで表１に示すように２ビットＤ１，
Ｄ２の二進数に変換される。
３１から出力されるデジタル信号はそれぞれ遅延時間の
異なるデジタルシフトレジスタ１３７，１３８，１３９
に印加される。これは端子付遅延線１２７の動作から明
らかなように、同一信号電荷に対する検出が、フローテ
ィング電極１２３→１２４→１２５の順に１クロック周
期分ずつ遅れるためである。デジタルシフトレジスタ１
３７，１３８，１３９を端子付遅延線１２７と同一クロ
ックで動作させ、かつそれぞれの遅延時間を３，２，１
クロック周期分に選ぶことにより、前述した遅れが補償
される。最後に、デジタルシフトレジスタ１３７，１３
８，１３９で時間調整されたデジタル信号は符号器１４
０に入力され、ここで表１に示すように２ビットＤ１，
Ｄ２の二進数に変換される。
【００２９】上記説明した例の他、特開平８−３２７７
６号公報には、Ａ／Ｄ変換器とＲＡＭをＣＣＤ上に形成
した例が、また、特開昭６２−１５４９８０号公報には
Ａ／Ｄ変換器をＭＯＳ型撮像素子上に形成した例が示さ
れている。
６号公報には、Ａ／Ｄ変換器とＲＡＭをＣＣＤ上に形成
した例が、また、特開昭６２−１５４９８０号公報には
Ａ／Ｄ変換器をＭＯＳ型撮像素子上に形成した例が示さ
れている。
【００３０】
【発明が解決しようとする課題】上述した従来技術は下
記のような問題点がある。
記のような問題点がある。
【００３１】第１の問題点は、上述したいずれの従来例
においても、分周器やＡ／Ｄ変換器等、周辺回路の一部
を固体撮像素子上に形成したに過ぎず、固体撮像素子上
に形成されていない外部回路のタイミングパルス位相
や、バランス等は随時調整が必要であるということであ
る。その理由は、外部回路を構成する各種能動素子部品
や受動素子部品の特性のばらつきや配置配線により、パ
ルスの遅延時間差、波形鈍り、リンギング等の障害の程
度が左右されることにある。
においても、分周器やＡ／Ｄ変換器等、周辺回路の一部
を固体撮像素子上に形成したに過ぎず、固体撮像素子上
に形成されていない外部回路のタイミングパルス位相
や、バランス等は随時調整が必要であるということであ
る。その理由は、外部回路を構成する各種能動素子部品
や受動素子部品の特性のばらつきや配置配線により、パ
ルスの遅延時間差、波形鈍り、リンギング等の障害の程
度が左右されることにある。
【００３２】第２の問題点は、一部の回路をオンチップ
で形成しても、装置の小型化には限界があるということ
である。周辺回路の大部分を固体撮像素子上に形成する
構成を採らなければ、市場の厳しい小型化の要求には十
分に応えることができない。
で形成しても、装置の小型化には限界があるということ
である。周辺回路の大部分を固体撮像素子上に形成する
構成を採らなければ、市場の厳しい小型化の要求には十
分に応えることができない。
【００３３】第３の問題点は、上記特開平１−２５９６
６８号公報の例について、分周器を固体撮像素子上に形
成しても、ＣＣＤ出力信号にノイズが混入しやすいとい
うことである。その理由は、ＣＣＤ出力信号を無処理で
外部回路へ供給しているため、ハイインピーダンスのＣ
ＣＤ出力信号の配線長が長くなるからである。配線長
や、配線経路、部品配置により、ノイズ特性が大きく左
右されることになる。
６８号公報の例について、分周器を固体撮像素子上に形
成しても、ＣＣＤ出力信号にノイズが混入しやすいとい
うことである。その理由は、ＣＣＤ出力信号を無処理で
外部回路へ供給しているため、ハイインピーダンスのＣ
ＣＤ出力信号の配線長が長くなるからである。配線長
や、配線経路、部品配置により、ノイズ特性が大きく左
右されることになる。
【００３４】本発明の目的は、信号処理回路で使用され
るタイミングパルスの位相やバランスの無調整化を実現
した固体撮像素子を提供することにある。
るタイミングパルスの位相やバランスの無調整化を実現
した固体撮像素子を提供することにある。
【００３５】本発明の他の目的は、ノイズ特性が向上し
た固体撮像素子を提供することである。
た固体撮像素子を提供することである。
【００３６】
【課題を解決するための手段】本発明の固体撮像素子
は、ＣＣＤと、ＣＣＤの出力信号から雑音を除去し、自
動利得制御をし、所定のビット数でＡ／Ｄ変換して映像
信号を出力するオンチップ信号処理回路と、オンチップ
信号処理回路で必要とするタイミングパルスを生成する
タイミングパルス発生回路とを同一素子上に内蔵し、タ
イミングパルス発生回路とオンチップ信号処理回路はＣ
ＣＤの製造プロセスと同一プロセスで形成されている。
より具体的には、雑音除去回路はＣＣＤの製造プロセス
であるＮ−ＭＯＳプロセスで形成するオンチップトラン
ジスタと容量とで構成されるＣＤＳ回路を用いる。同じ
く自動制御回路もＮ−ＭＯＳトランジスタと抵抗で構成
し、利得は外部からアナログ信号またはデジタル信号で
設定可能とする。Ａ／Ｄ変換器は、例えば特開昭６１−
１８６０８０号公報に記載の方法で実現することができ
る。タイミングパルス発生回路のクロック信号は、ＣＣ
Ｄ駆動回路から供給される駆動パルスを使用する。さら
に、本発明の固体撮像素子から出力する映像信号は、デ
ジタル信号とアナログ信号の両方を選択可能とする。
は、ＣＣＤと、ＣＣＤの出力信号から雑音を除去し、自
動利得制御をし、所定のビット数でＡ／Ｄ変換して映像
信号を出力するオンチップ信号処理回路と、オンチップ
信号処理回路で必要とするタイミングパルスを生成する
タイミングパルス発生回路とを同一素子上に内蔵し、タ
イミングパルス発生回路とオンチップ信号処理回路はＣ
ＣＤの製造プロセスと同一プロセスで形成されている。
より具体的には、雑音除去回路はＣＣＤの製造プロセス
であるＮ−ＭＯＳプロセスで形成するオンチップトラン
ジスタと容量とで構成されるＣＤＳ回路を用いる。同じ
く自動制御回路もＮ−ＭＯＳトランジスタと抵抗で構成
し、利得は外部からアナログ信号またはデジタル信号で
設定可能とする。Ａ／Ｄ変換器は、例えば特開昭６１−
１８６０８０号公報に記載の方法で実現することができ
る。タイミングパルス発生回路のクロック信号は、ＣＣ
Ｄ駆動回路から供給される駆動パルスを使用する。さら
に、本発明の固体撮像素子から出力する映像信号は、デ
ジタル信号とアナログ信号の両方を選択可能とする。
【００３７】固体撮像素子上に、オンチップ信号処理回
路とタイミングパルス発生回路とを、ＣＣＤの製造のプ
ロセスと同一のＮ−ＭＯＳプロセスで形成することによ
って、回路素子の特性均一化が図られ、タイミングパル
スの位相やバランスの無調整化が可能となる。また、装
置の小型化が実現できる。さらに、固体撮像素子上に信
号処理回路とタイミングパルス発生回路を形成すること
により、これらの回路の配線長が短縮され、ノイズ特性
が向上する。
路とタイミングパルス発生回路とを、ＣＣＤの製造のプ
ロセスと同一のＮ−ＭＯＳプロセスで形成することによ
って、回路素子の特性均一化が図られ、タイミングパル
スの位相やバランスの無調整化が可能となる。また、装
置の小型化が実現できる。さらに、固体撮像素子上に信
号処理回路とタイミングパルス発生回路を形成すること
により、これらの回路の配線長が短縮され、ノイズ特性
が向上する。
【００３８】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００３９】図１は本発明の第１の実施の形態の構成図
である。
である。
【００４０】固体撮像素子１上には、ＣＣＤ２と、タイ
ミングパルス発生回路（以下、ＴＧと称す。）３と、雑
音除去回路と自動利得制御回路（以下、ＡＧＣと称
す。）とＡ／Ｄ変換器からなるオンチップ信号処理回路
４が形成されている。
ミングパルス発生回路（以下、ＴＧと称す。）３と、雑
音除去回路と自動利得制御回路（以下、ＡＧＣと称
す。）とＡ／Ｄ変換器からなるオンチップ信号処理回路
４が形成されている。
【００４１】固体撮像素子１の外部には、ＣＣＤ駆動回
路５と同期信号発生回路（以下、ＳＹＮＣ回路と称
す。）６とゲイン制御回路７を備える。
路５と同期信号発生回路（以下、ＳＹＮＣ回路と称
す。）６とゲイン制御回路７を備える。
【００４２】ＳＹＮＣ回路６で発生したＣＣＤ駆動パル
ス（φＨ，φＶ，φＲ）は、ＣＣＤ駆動回路５に入力さ
れ、駆動能力を向上するため電圧増幅される。ＣＣＤ駆
動パルスは固体撮像素子１上のＣＣＤ２へ供給され、Ｃ
ＣＤ２を駆動する。ＣＣＤ２の出力信号はオンチップ信
号処理回路４へ供給され、雑音除去、ＡＧＣ，Ａ／Ｄ変
換を経て、デジタル映像信号として出力される。なお、
映像出力信号はデジタル信号のみならず、アナログ信号
としても出力可能である。
ス（φＨ，φＶ，φＲ）は、ＣＣＤ駆動回路５に入力さ
れ、駆動能力を向上するため電圧増幅される。ＣＣＤ駆
動パルスは固体撮像素子１上のＣＣＤ２へ供給され、Ｃ
ＣＤ２を駆動する。ＣＣＤ２の出力信号はオンチップ信
号処理回路４へ供給され、雑音除去、ＡＧＣ，Ａ／Ｄ変
換を経て、デジタル映像信号として出力される。なお、
映像出力信号はデジタル信号のみならず、アナログ信号
としても出力可能である。
【００４３】ＣＣＤ２へ供給されたＣＣＤ駆動パルスの
うち、例えば水平駆動パルス（φＨ）が、固体撮像素子
１上に形成されているＴＧ３へクロックパルスＣＬＫと
して供給される。ＴＧ３は、入力されたクロック信号
（本例ではφＨ）をカウントし、後段のオンチップ信号
処理回路４で使用される各種タイミングパルスを発生さ
せる。
うち、例えば水平駆動パルス（φＨ）が、固体撮像素子
１上に形成されているＴＧ３へクロックパルスＣＬＫと
して供給される。ＴＧ３は、入力されたクロック信号
（本例ではφＨ）をカウントし、後段のオンチップ信号
処理回路４で使用される各種タイミングパルスを発生さ
せる。
【００４４】次に、図１のＣＣＤ２の動作について、図
２を参照して説明する。
２を参照して説明する。
【００４５】図２において、レンズを介して入射した被
写体像は、ＣＣＤの撮像領域（光電変換部）に結像し、
フォトダイオード２１上で光電変換され、入射した光の
強度によって電荷が発生する。発生した電荷は、次に、
読み出し転送ゲートを経て垂直ＣＣＤ２２へ転送され
る。垂直ＣＣＤ２２は、垂直転送パルスφＶ1 〜φＶ4
によって駆動され、電荷を順次、水平ＣＣＤ２３へ転送
する。水平ＣＣＤ２３は水平転送パルスφＨ１，φＨ２
によって駆動され、電荷を順次、出力アンプ２４へ転送
する。電荷は出力アンプ２４から出力される。出力アン
プ２４には、蓄積電界のリセット用にリセットパルスφ
Ｒが供給される。
写体像は、ＣＣＤの撮像領域（光電変換部）に結像し、
フォトダイオード２１上で光電変換され、入射した光の
強度によって電荷が発生する。発生した電荷は、次に、
読み出し転送ゲートを経て垂直ＣＣＤ２２へ転送され
る。垂直ＣＣＤ２２は、垂直転送パルスφＶ1 〜φＶ4
によって駆動され、電荷を順次、水平ＣＣＤ２３へ転送
する。水平ＣＣＤ２３は水平転送パルスφＨ１，φＨ２
によって駆動され、電荷を順次、出力アンプ２４へ転送
する。電荷は出力アンプ２４から出力される。出力アン
プ２４には、蓄積電界のリセット用にリセットパルスφ
Ｒが供給される。
【００４６】ＣＣＤの出力アンプ２４から出力されたＣ
ＣＤ信号は、後段のオンチップ信号処理回路４へ供給さ
れる。
ＣＤ信号は、後段のオンチップ信号処理回路４へ供給さ
れる。
【００４７】図３はオンチップ信号処理回路４の詳細図
である。オンチップ信号処理回路３１は雑音除去回路３
２とＡＧＣ回路３３とＡ／Ｄ変換器３４から構成され
る。
である。オンチップ信号処理回路３１は雑音除去回路３
２とＡＧＣ回路３３とＡ／Ｄ変換器３４から構成され
る。
【００４８】雑音除去回路３２は、ＣＣＤ２の出力信号
に含まれるアンプ雑音、リセット雑音を除去する。雑音
除去回路の例としては、例えばＣＤＳ回路がある。ＡＧ
Ｃ３３は、雑音除去回路３２で雑音が除去された信号の
レベルが所定のレベルで一定になるように利得を調整す
る。Ａ／Ｄ変換器３４は、ＡＧＣ３３から供給されるア
ナログ信号を、例えば８ビットのデジタル信号に変換す
る。本実施形態では、出力映像信号はデジタル信号とア
ナログ信号の両方の形態を選択できる構成とした。
に含まれるアンプ雑音、リセット雑音を除去する。雑音
除去回路の例としては、例えばＣＤＳ回路がある。ＡＧ
Ｃ３３は、雑音除去回路３２で雑音が除去された信号の
レベルが所定のレベルで一定になるように利得を調整す
る。Ａ／Ｄ変換器３４は、ＡＧＣ３３から供給されるア
ナログ信号を、例えば８ビットのデジタル信号に変換す
る。本実施形態では、出力映像信号はデジタル信号とア
ナログ信号の両方の形態を選択できる構成とした。
【００４９】次に、オンチップ信号処理回路３１の各構
成回路の詳細を説明する。
成回路の詳細を説明する。
【００５０】雑音除去回路３２は、例えばＣＤＳ回路を
用いることで容易に実現できる。図４は雑音除去回路３
２（ＣＤＳ回路）の構成を示す回路図である。
用いることで容易に実現できる。図４は雑音除去回路３
２（ＣＤＳ回路）の構成を示す回路図である。
【００５１】バッファ４１は、ＣＣＤ出力信号のインピ
ーダンス変換をし、ローインピーダンスにして後段のク
ランプコンデンサ４２へ出力する。クランプコンデンサ
４２は、バッファ４１とバッファ４５とトランジスタ４
３に接続され、信号に含まれる直流電圧（以下、ＤＣと
称す。）成分をカットし、ＤＣを電源４４から供給され
る所定のクランプレベルＶCLに固定する。トランジスタ
４３は、クランプパルス信号によりスイッチング動作を
する。クランプパルス信号がハイレベルのときがオン、
ローレベルのときがオフである。上述のバッファ４１、
クランプコンデンサ４２、トランジスタ４３、電源４４
で、ＣＣＤ出力信号のＤＣレベルを所定のレベル
（ＶCL）に固定するクランプ回路を形成している。
ーダンス変換をし、ローインピーダンスにして後段のク
ランプコンデンサ４２へ出力する。クランプコンデンサ
４２は、バッファ４１とバッファ４５とトランジスタ４
３に接続され、信号に含まれる直流電圧（以下、ＤＣと
称す。）成分をカットし、ＤＣを電源４４から供給され
る所定のクランプレベルＶCLに固定する。トランジスタ
４３は、クランプパルス信号によりスイッチング動作を
する。クランプパルス信号がハイレベルのときがオン、
ローレベルのときがオフである。上述のバッファ４１、
クランプコンデンサ４２、トランジスタ４３、電源４４
で、ＣＣＤ出力信号のＤＣレベルを所定のレベル
（ＶCL）に固定するクランプ回路を形成している。
【００５２】続いてバッファ４５は、バッファ４１と同
じく、前段のクランプ回路で所定のクランプレベル（Ｖ
CL）にＤＣが固定されたＣＣＤ出力信号のインピーダン
スの変換をする。
じく、前段のクランプ回路で所定のクランプレベル（Ｖ
CL）にＤＣが固定されたＣＣＤ出力信号のインピーダン
スの変換をする。
【００５３】トランジスタ４６は、Ｓ／Ｈパルス信号で
スイッチング動作をする。Ｓ／Ｈパルス信号がハイレベ
ルのときがオン、ローレベルのときがオフである。トラ
ンジスタ４６がオンのとき、信号電荷がホールドコンデ
ンサ４７に蓄えられ、トランジスタ４６がオフのとき、
蓄えられた信号電荷が出力端子から出力される。
スイッチング動作をする。Ｓ／Ｈパルス信号がハイレベ
ルのときがオン、ローレベルのときがオフである。トラ
ンジスタ４６がオンのとき、信号電荷がホールドコンデ
ンサ４７に蓄えられ、トランジスタ４６がオフのとき、
蓄えられた信号電荷が出力端子から出力される。
【００５４】図５はＣＤＳ回路の動作を説明するタイミ
ングチャートである。ＣＤＳ回路では、まず、図４のト
ランジスタ４３を、図５に示すタイミングで与えられる
クランプパルスでオン／オフさせることにより、ＣＣＤ
出力信号のフィードスルーレベルを所定のＤＣレベル
（ＶCL）にクランプする。次に、トランジスタ４６を図
５に示すタイミングで与えられるＳ／Ｈパルスでオン／
オフさせ、有効部分の信号レベルをコンデンサ４７に蓄
える。コンデンサ４７には、トランジスタ４６がオンし
ている期間に、ＣＣＤ出力信号のフィードスルーレベル
と有効信号レベルの差分の信号ＶS が蓄積される。そし
て、トランジスタ４６がオフすると、コンデンサ４７に
蓄積された信号ＶS が後段へ出力される。この動作によ
り、フィードスルーレベルと信号レベルの両方に含まれ
ているノイズ成分がキャンセルされて、ＣＣＤ出力信号
のノイズを除去することができる。
ングチャートである。ＣＤＳ回路では、まず、図４のト
ランジスタ４３を、図５に示すタイミングで与えられる
クランプパルスでオン／オフさせることにより、ＣＣＤ
出力信号のフィードスルーレベルを所定のＤＣレベル
（ＶCL）にクランプする。次に、トランジスタ４６を図
５に示すタイミングで与えられるＳ／Ｈパルスでオン／
オフさせ、有効部分の信号レベルをコンデンサ４７に蓄
える。コンデンサ４７には、トランジスタ４６がオンし
ている期間に、ＣＣＤ出力信号のフィードスルーレベル
と有効信号レベルの差分の信号ＶS が蓄積される。そし
て、トランジスタ４６がオフすると、コンデンサ４７に
蓄積された信号ＶS が後段へ出力される。この動作によ
り、フィードスルーレベルと信号レベルの両方に含まれ
ているノイズ成分がキャンセルされて、ＣＣＤ出力信号
のノイズを除去することができる。
【００５５】図６は、ＡＧＣ回路３３の構成を示すブロ
ック図である。図６において、入力端子から入力した信
号はＡＧＣアンプ６１に入力される。ＡＧＣアンプ６１
は入力信号を所定のレベルまで増幅する。ＡＧＣアンプ
６１の出力は、出力端子から出力されると共に、レベル
検出回路６２に供給される。レベル検出回路６２では、
例えば、映像信号をある一定期間積分することにより、
その平均レベルを検出する。検出された信号レベルは次
に、比較回路６３の一方の端子に供給される。比較回路
６３のもう一方の端子には、スイッチ６４の出力が接続
される。スイッチ６４の一方の入力端子にはリファレン
ス電圧Ｖｒｅｆ１が、もう一方の入力には、外部アナロ
グ回路からリファレンス電圧Ｖｒｅｆ２が供給される。
スイッチ６４は、リファレンス電圧Ｖｒｅｆ１とＶｒｅ
ｆ２のどちらを比較回路６３へ供給するかを選択する。
比較回路６３は、信号レベルとリファレンス電圧（Ｖｒ
ｅｆ１またはＶｒｅｆ２）のレベルを比較し、その差が
なくなるように、ＡＧＣ制御信号をＡＧＣアンプ６１に
供給し、その利得を変化させる。
ック図である。図６において、入力端子から入力した信
号はＡＧＣアンプ６１に入力される。ＡＧＣアンプ６１
は入力信号を所定のレベルまで増幅する。ＡＧＣアンプ
６１の出力は、出力端子から出力されると共に、レベル
検出回路６２に供給される。レベル検出回路６２では、
例えば、映像信号をある一定期間積分することにより、
その平均レベルを検出する。検出された信号レベルは次
に、比較回路６３の一方の端子に供給される。比較回路
６３のもう一方の端子には、スイッチ６４の出力が接続
される。スイッチ６４の一方の入力端子にはリファレン
ス電圧Ｖｒｅｆ１が、もう一方の入力には、外部アナロ
グ回路からリファレンス電圧Ｖｒｅｆ２が供給される。
スイッチ６４は、リファレンス電圧Ｖｒｅｆ１とＶｒｅ
ｆ２のどちらを比較回路６３へ供給するかを選択する。
比較回路６３は、信号レベルとリファレンス電圧（Ｖｒ
ｅｆ１またはＶｒｅｆ２）のレベルを比較し、その差が
なくなるように、ＡＧＣ制御信号をＡＧＣアンプ６１に
供給し、その利得を変化させる。
【００５６】以上、説明したようにＡＧＣアンプ６１→
レベル検出回路６２→比較回路６３→ＡＧＣアンプ６１
の回路はフィードバックループを形成しており、その動
作は、比較回路６３の２つの入力端子のレベルが常に同
じになるように動作する。この動作により、ＡＧＣ６１
の出力レベルは、常に所定のレベルを保つようになる。
レベル検出回路６２→比較回路６３→ＡＧＣアンプ６１
の回路はフィードバックループを形成しており、その動
作は、比較回路６３の２つの入力端子のレベルが常に同
じになるように動作する。この動作により、ＡＧＣ６１
の出力レベルは、常に所定のレベルを保つようになる。
【００５７】Ａ／Ｄ変換器３４は、既に従来方法で用い
られている構成（特開昭６１−１８４９７８号公報、特
開昭６１−１８６０８０号公報等）で実現できる。
られている構成（特開昭６１−１８４９７８号公報、特
開昭６１−１８６０８０号公報等）で実現できる。
【００５８】図７は、上記例のうち、特開昭６１−１８
６０８０号公報によって示された、ＣＣＤ上に形成され
るＡ／Ｄ変換器の構成を示す。
６０８０号公報によって示された、ＣＣＤ上に形成され
るＡ／Ｄ変換器の構成を示す。
【００５９】同図において、７０１，７０２は電荷結合
素子の転送電極であり、それぞれに転送パルスφ１，φ
２が印加されている。またこれら転送電極対の間にはフ
ローティング電極７０３，７０４，７０５が設置されて
いる。さらに、これら転送電極対の終端には、信号電荷
を吸収するためのドレイン７０６が設けられ、全体とし
て端子付遅延線７０７を構成している。この端子付遅延
線７０７は電荷結合素子や遅延線の出力部と電荷レベル
で結合している。したがって、矢印７０８の方向から転
送されてきた信号電荷は、端子付遅延線７０７中を転送
されるのと同時に、フローティング電極７０３，７０
４，７０５で非破壊的に検出され、アナログ比較器７０
９，７１０，７１１のそれぞれの信号端子に信号電圧と
して印加される。
素子の転送電極であり、それぞれに転送パルスφ１，φ
２が印加されている。またこれら転送電極対の間にはフ
ローティング電極７０３，７０４，７０５が設置されて
いる。さらに、これら転送電極対の終端には、信号電荷
を吸収するためのドレイン７０６が設けられ、全体とし
て端子付遅延線７０７を構成している。この端子付遅延
線７０７は電荷結合素子や遅延線の出力部と電荷レベル
で結合している。したがって、矢印７０８の方向から転
送されてきた信号電荷は、端子付遅延線７０７中を転送
されるのと同時に、フローティング電極７０３，７０
４，７０５で非破壊的に検出され、アナログ比較器７０
９，７１０，７１１のそれぞれの信号端子に信号電圧と
して印加される。
【００６０】一方、アナログ比較器７０９，７１０，７
１１の基準電圧端子には同一抵抗値の抵抗７１２，７１
３，７１４，７１５によって分割されたそれぞれ異なる
基準電圧が印加される。すなわち、端子７１６に印加さ
れる主基準電圧をＶR としたときに、３ＶR ／４，ＶR
／２，ＶR ／４の電圧が印加される。
１１の基準電圧端子には同一抵抗値の抵抗７１２，７１
３，７１４，７１５によって分割されたそれぞれ異なる
基準電圧が印加される。すなわち、端子７１６に印加さ
れる主基準電圧をＶR としたときに、３ＶR ／４，ＶR
／２，ＶR ／４の電圧が印加される。
【００６１】ここで、アナログ比較器７０９の動作を説
明する。フローティング電極７０３によって検出された
信号電圧ＶS と基準電圧３ＶR ／４との間にＶS ＞３Ｖ
R ／４なる関係が成立する場合、その出力Ｃ１はハイレ
ベル“１”となる。また、Ｖ S ＜３ＶR ／４なる関係が
成立する場合にはローレベル“０”となる。他のアナロ
グ比較器７１０，７１１の動作も基準電圧がＶR ／２，
ＶR ／４と異なるのみで、後は同様である。したがっ
て、信号電圧ＶS の変化に対するアナログ比較器７０
９，７１０，７１１のそれぞれの出力Ｃ１，Ｃ２，Ｃ３
の状態は、表１に示すようになる。すなわち、ＶS ＞３
ＶR ／４の場合、出力Ｃ１，Ｃ２，Ｃ３の全てがハイレ
ベル“１”，３ＶR ／４＞ＶS ＞ＶR ／２の場合、出力
Ｃ２，Ｃ３がハイレベル“１”，ＶR ／２＞ＶS ＞ＶR
／４の場合、出力Ｃ３のみがハイレベル“１”，ＶR ／
４＞ＶS の場合、出力Ｃ１，Ｃ２，Ｃ３の全てがローレ
ベル“０”となる。
明する。フローティング電極７０３によって検出された
信号電圧ＶS と基準電圧３ＶR ／４との間にＶS ＞３Ｖ
R ／４なる関係が成立する場合、その出力Ｃ１はハイレ
ベル“１”となる。また、Ｖ S ＜３ＶR ／４なる関係が
成立する場合にはローレベル“０”となる。他のアナロ
グ比較器７１０，７１１の動作も基準電圧がＶR ／２，
ＶR ／４と異なるのみで、後は同様である。したがっ
て、信号電圧ＶS の変化に対するアナログ比較器７０
９，７１０，７１１のそれぞれの出力Ｃ１，Ｃ２，Ｃ３
の状態は、表１に示すようになる。すなわち、ＶS ＞３
ＶR ／４の場合、出力Ｃ１，Ｃ２，Ｃ３の全てがハイレ
ベル“１”，３ＶR ／４＞ＶS ＞ＶR ／２の場合、出力
Ｃ２，Ｃ３がハイレベル“１”，ＶR ／２＞ＶS ＞ＶR
／４の場合、出力Ｃ３のみがハイレベル“１”，ＶR ／
４＞ＶS の場合、出力Ｃ１，Ｃ２，Ｃ３の全てがローレ
ベル“０”となる。
【００６２】上述のように各アナログ比較器７０９，７
１０，７１１では、それぞれ基準電圧端子と信号端子に
印加された信号レベルの比較を行う。その結果は遅延時
間の異なるデジタルシフトレジスタ７１７，７１８，７
１９に印加される。これは端子付遅延線７０７の動作か
ら明らかなように、同一信号電荷に対する検出が、フロ
ーティング電極７０３→７０４→７０５の順に１クロッ
ク周期分ずつ遅れるためである。デジタルシフトレジス
タ７１７，７１８，７１９を端子付遅延線７０７と同一
クロックで動作させ、かつそれぞれの遅延時間を３，
２，１クロック周期分に選ぶことにより、前述した遅れ
が補償される。最後に、デジタルシフトレジスタ７１
７，７１８，７１９で時間調整されたデジタル信号は符
号器７２０に入力され、ここで表１に示すごとく２ビッ
トＤ１，Ｄ２の二進数に変換される。
１０，７１１では、それぞれ基準電圧端子と信号端子に
印加された信号レベルの比較を行う。その結果は遅延時
間の異なるデジタルシフトレジスタ７１７，７１８，７
１９に印加される。これは端子付遅延線７０７の動作か
ら明らかなように、同一信号電荷に対する検出が、フロ
ーティング電極７０３→７０４→７０５の順に１クロッ
ク周期分ずつ遅れるためである。デジタルシフトレジス
タ７１７，７１８，７１９を端子付遅延線７０７と同一
クロックで動作させ、かつそれぞれの遅延時間を３，
２，１クロック周期分に選ぶことにより、前述した遅れ
が補償される。最後に、デジタルシフトレジスタ７１
７，７１８，７１９で時間調整されたデジタル信号は符
号器７２０に入力され、ここで表１に示すごとく２ビッ
トＤ１，Ｄ２の二進数に変換される。
【００６３】なお、本実施形態の固体撮像素子はアナロ
グとデジタル両方の映像信号を出力する構成とした。つ
まり、上記Ａ／Ｄ変換器を通す前のアナログ信号も映像
信号として出力するようにし、多様な要求に応えられる
ようにした。
グとデジタル両方の映像信号を出力する構成とした。つ
まり、上記Ａ／Ｄ変換器を通す前のアナログ信号も映像
信号として出力するようにし、多様な要求に応えられる
ようにした。
【００６４】また、本実施形態で示したオンチップ信号
処理回路４とＴＧ３はＣＣＤ２の製造プロセスと同一の
Ｎ−ＭＯＳプロセスで製造することができる。
処理回路４とＴＧ３はＣＣＤ２の製造プロセスと同一の
Ｎ−ＭＯＳプロセスで製造することができる。
【００６５】次に、第１の実施の形態の効果について説
明する。
明する。
【００６６】第１に、第１の実施の形態では、固体撮像
素子１上にＣＣＤ２とタイミングパルス発生回路３とオ
ンチップ信号処理回路４を形成し、タイミングパルス発
生回路３とオンチップ信号処理回路４はＣＣＤ２の製造
プロセスと同一のＮ−ＭＯＳプロセスで形成するため、
回路素子特性の均一化が可能で、タイミングパルスの位
相やバランスの無調整化が可能である。
素子１上にＣＣＤ２とタイミングパルス発生回路３とオ
ンチップ信号処理回路４を形成し、タイミングパルス発
生回路３とオンチップ信号処理回路４はＣＣＤ２の製造
プロセスと同一のＮ−ＭＯＳプロセスで形成するため、
回路素子特性の均一化が可能で、タイミングパルスの位
相やバランスの無調整化が可能である。
【００６７】第２に、タイミングパルス発生回路３とオ
ンチップ信号処理回路４を固体撮像素子１上に形成する
ことで装置の小型化が実現できる。
ンチップ信号処理回路４を固体撮像素子１上に形成する
ことで装置の小型化が実現できる。
【００６８】第３に、タイミングパルス発生回路３とオ
ンチップ信号処理回路４の各回路素子間の配線長が短縮
され、ノイズ特性が向上する。
ンチップ信号処理回路４の各回路素子間の配線長が短縮
され、ノイズ特性が向上する。
【００６９】第４に、タイミングパルス発生回路３のク
ロック信号をＣＣＤ２に供給されるＣＣＤ駆動パルスと
したことで、外部回路からクロック信号を供給するため
の余分な配線を減らすことができ、高周波数のクロック
信号の回り込みや飛び込みに起因するクロックノイズの
発生を減少させることができる。
ロック信号をＣＣＤ２に供給されるＣＣＤ駆動パルスと
したことで、外部回路からクロック信号を供給するため
の余分な配線を減らすことができ、高周波数のクロック
信号の回り込みや飛び込みに起因するクロックノイズの
発生を減少させることができる。
【００７０】第５に、ＡＧＣ回路３３のリファレンス電
圧を外部から変更することができる構成としたため、Ａ
ＧＣ回路のゲインを外部から任意に変更可能となる。
圧を外部から変更することができる構成としたため、Ａ
ＧＣ回路のゲインを外部から任意に変更可能となる。
【００７１】なお、上記の実施形態においては、Ａ／Ｄ
変換器のビット数は８ビットとして説明したが、他のビ
ット数の選択も可能であることは言うまでもない。
変換器のビット数は８ビットとして説明したが、他のビ
ット数の選択も可能であることは言うまでもない。
【００７２】次に、本発明の第２の実施の形態について
説明する。本実施形態は、第１の実施の形態のうち、Ａ
ＧＣ回路３３の外部リファレンス信号のコントロールを
デジタル信号で実現するものである。
説明する。本実施形態は、第１の実施の形態のうち、Ａ
ＧＣ回路３３の外部リファレンス信号のコントロールを
デジタル信号で実現するものである。
【００７３】図８を参照すると、比較回路６３に接続さ
れたスイッチ６４の一方の入力に、Ｄ／Ａ変換器８１が
接続されている。Ｄ／Ａ変換器８１へは、外部入力端子
から、例えば、８ビットのデジタルコントロール信号が
供給される。Ｄ／Ａ変換器８１は、デジタルコントロー
ル信号をアナログ信号に変換し、スイッチ６４へ供給す
る。
れたスイッチ６４の一方の入力に、Ｄ／Ａ変換器８１が
接続されている。Ｄ／Ａ変換器８１へは、外部入力端子
から、例えば、８ビットのデジタルコントロール信号が
供給される。Ｄ／Ａ変換器８１は、デジタルコントロー
ル信号をアナログ信号に変換し、スイッチ６４へ供給す
る。
【００７４】第２の実施の形態は、第１の実施の形態に
対して、ＡＧＣ回路のゲイン制御をデジタル信号ででき
るという効果を有する。
対して、ＡＧＣ回路のゲイン制御をデジタル信号ででき
るという効果を有する。
【００７５】
【発明の効果】以上説明したように、本発明は下記のよ
うな効果がある。
うな効果がある。
【００７６】（１）タイミングパルスの無調整化が可能
となる。その理由は、信号処理回路とタイミングパルス
発生回路とを、同一プロセスで固体撮像素子上に形成し
ているため、各回路の構成要素の特性が揃うためであ
る。
となる。その理由は、信号処理回路とタイミングパルス
発生回路とを、同一プロセスで固体撮像素子上に形成し
ているため、各回路の構成要素の特性が揃うためであ
る。
【００７７】（２）装置の小型化を実現できる。その理
由は、固体撮像素子上に、ＳＹＮＣ回路とＣＣＤ駆動回
路を除く、全ての信号処理回路とタイミングパルス発生
回路とを形成するからである。
由は、固体撮像素子上に、ＳＹＮＣ回路とＣＣＤ駆動回
路を除く、全ての信号処理回路とタイミングパルス発生
回路とを形成するからである。
【００７８】（３）低ノイズ化を図れる。その理由は、
信号処理回路とタイミングパルス発生回路を同一素子上
に形成することで、それらの回路の配線長を最小限に短
縮することができ、ノイズマージンを向上させることが
できるからである。
信号処理回路とタイミングパルス発生回路を同一素子上
に形成することで、それらの回路の配線長を最小限に短
縮することができ、ノイズマージンを向上させることが
できるからである。
【００７９】（４）クロックノイズの低減が可能であ
る。その理由は、タイミングパルス発生回路のクロック
入力信号に、ＣＣＤへ供給される駆動パルスを使用した
ためである。したがって、周波数の高いクロック信号の
配線を減らすことができ、クロック信号の回り込みや飛
び込みを回避することができるからである。
る。その理由は、タイミングパルス発生回路のクロック
入力信号に、ＣＣＤへ供給される駆動パルスを使用した
ためである。したがって、周波数の高いクロック信号の
配線を減らすことができ、クロック信号の回り込みや飛
び込みを回避することができるからである。
【００８０】（５）ＡＧＣ回路のゲインを任意に変更す
ることができる。その理由は、ＡＧＣ回路のリファレン
ス電圧を外部から変更することができる構成としたため
である。
ることができる。その理由は、ＡＧＣ回路のリファレン
ス電圧を外部から変更することができる構成としたため
である。
【図１】本発明の第１の実施形態の固体撮像装置の構成
を示すブロック図である。
を示すブロック図である。
【図２】図１のＣＣＤ２の構成を示す図である。
【図３】オンチップ信号処理回路４の構成を示すブロッ
ク図である。
ク図である。
【図４】雑音除去回路３２の一例を示す回路図である。
【図５】雑音除去回路３２の動作を示すタイミング図で
ある。
ある。
【図６】ＡＧＣ回路３３の構成を示すブロック図であ
る。
る。
【図７】Ａ／Ｄ変換器３４の構成を示すブロック図であ
る。
る。
【図８】本発明の第２の実施形態のＡＧＣ回路の構成を
示すブロック図である。
示すブロック図である。
【図９】従来の固体撮像装置の構成を示すブロック図で
ある。
ある。
【図１０】図９のＣＣＤ９１の構成を示す図である。
【図１１】従来の他の固体撮像装置の構成を示すブロッ
ク図である。
ク図である。
【図１２】従来のＡ／Ｄ変換器の構成を示すブロック図
である。
である。
１ 固体撮像素子 ２，９１，１１１ ＣＣＤ ３ タイミングパルス発生回路 ４ オンチップ信号処理回路 ５，９２ ＣＣＤ駆動回路 ６，９３ 同期信号発生回路 ７ ゲイン制御回路 ２１，１０１ フォトダイオード ２２，１０２ 垂直ＣＣＤ ２３，１０３ 水平ＣＣＤ ２４，１０４ 出力アンプ ３１ オンチップ信号処理回路 ３２，９４ 雑音除去回路 ３３，９５ 自動利得制御（ＡＧＣ）回路 ３４，９６ Ａ／Ｄ変換器 ４１，４５ バッファ ４３，４６ トランジスタ ４２，４７ コンデンサ ４４，６５ 電源 ６１ ＡＧＣ回路 ６２ レベル検出回路 ６３ 比較回路 ６４ スイッチ １２１，１２２，７０１，７０２ 転送電極 １２３〜１２５，７０３〜７０５ フローティング電
極 １２６，７０６ ドレイン １２７，７０７ 端子付遅延線 １２９〜１３１，７０９〜７１１ 比較回路 １３２〜１３５，７１２〜７１５ 抵抗 １３６，７１６ 端子 １３７〜１３９，７１７〜７１９ デジタルシフトレ
ジスタ １４０，７２０ 符号器 ８１ Ｄ／Ａ変換器 ９７ 信号処理回路 ９８，１１９ 映像信号処理回路 １１２ 分周器 １１３ 垂直ＣＣＤ駆動回路 １１４ 水平ＣＣＤ駆動回路 １１５ 駆動用パルス発生回路部分 １１６ 同期信号発生回路部分 １１７ 駆動用パルスおよび同期信号発生素子 １１８ 副搬送波信号発生回路
極 １２６，７０６ ドレイン １２７，７０７ 端子付遅延線 １２９〜１３１，７０９〜７１１ 比較回路 １３２〜１３５，７１２〜７１５ 抵抗 １３６，７１６ 端子 １３７〜１３９，７１７〜７１９ デジタルシフトレ
ジスタ １４０，７２０ 符号器 ８１ Ｄ／Ａ変換器 ９７ 信号処理回路 ９８，１１９ 映像信号処理回路 １１２ 分周器 １１３ 垂直ＣＣＤ駆動回路 １１４ 水平ＣＣＤ駆動回路 １１５ 駆動用パルス発生回路部分 １１６ 同期信号発生回路部分 １１７ 駆動用パルスおよび同期信号発生素子 １１８ 副搬送波信号発生回路
Claims (5)
- 【請求項１】 ＣＣＤと、該ＣＣＤの出力信号から雑音
を除去し、自動利得制御を介して、所定のビット数でＡ
／Ｄ変換して映像信号を出力するオンチップ信号処理回
路と、前記オンチップ信号処理回路で使用するタイミン
グパルスを生成するタイミングパルス発生回路とを同一
素子上に内蔵し、前記タイミングパルス発生回路と前記
オンチップ信号処理回路は前記ＣＣＤの製造プロセスと
同一プロセスで形成されている固体撮像素子。 - 【請求項２】 前記タイミング発生回路のクロック入力
信号は、前記固体撮像素子の外部に設けられた駆動回路
から供給される駆動パルスを使用する請求項１記載の固
体撮像素子。 - 【請求項３】 前記オンチップ信号処理回路内の自動利
得制御回路の利得が外部からアナログ信号で設定可能で
ある請求項１記載の固体撮像素子。 - 【請求項４】 前記オンチップ信号処理回路内の自動利
得制御回路の利得が外部からデジタル信号で設定可能で
ある請求項１記載の固体撮像素子。 - 【請求項５】 前記オンチップ信号処理回路は、デジタ
ルとアナログの映像信号を選択出力可能である請求項１
記載の固体撮像素子。
Priority Applications (2)
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|---|---|---|---|
| JP09013921A JP3075203B2 (ja) | 1997-01-28 | 1997-01-28 | 固体撮像素子 |
| US09/013,084 US6940553B1 (en) | 1997-01-28 | 1998-01-26 | Solid-state camera including a charge coupled device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09013921A JP3075203B2 (ja) | 1997-01-28 | 1997-01-28 | 固体撮像素子 |
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| JP3075203B2 JP3075203B2 (ja) | 2000-08-14 |
Family
ID=11846653
Family Applications (1)
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| JP09013921A Expired - Fee Related JP3075203B2 (ja) | 1997-01-28 | 1997-01-28 | 固体撮像素子 |
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| JP (1) | JP3075203B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6950137B1 (en) | 1999-03-16 | 2005-09-27 | Nec Corporation | Noise reduction circuit for charge coupled imaging device |
| JP2006191622A (ja) * | 2004-12-30 | 2006-07-20 | Magnachip Semiconductor Ltd | Ｉｓｐ内蔵型イメージセンサ及びデュアルカメラシステム |
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| JP2004328114A (ja) * | 2003-04-22 | 2004-11-18 | Matsushita Electric Ind Co Ltd | アナログ回路及びこれを用いた映像機器 |
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| US20060291008A1 (en) * | 2005-06-22 | 2006-12-28 | Xerox Corporation | System for adjusting a reference voltage in a photosensor chip |
| JP4568690B2 (ja) * | 2006-03-17 | 2010-10-27 | 株式会社リコー | 黒レベルフィードバック装置、画像読取装置および黒レベルフィードバック制御方法 |
| JP2008054281A (ja) | 2006-07-26 | 2008-03-06 | Matsushita Electric Ind Co Ltd | 撮像回路の自動調整装置 |
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| JPS61184978A (ja) | 1985-02-12 | 1986-08-18 | Nec Corp | 信号処理装置 |
| JPH0620274B2 (ja) | 1985-02-13 | 1994-03-16 | 日本電気株式会社 | 信号処理回路 |
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| JPH0418737A (ja) | 1990-05-11 | 1992-01-22 | Hitachi Ltd | Ｃｃｄ固体撮像素子 |
| JP2522718B2 (ja) | 1990-06-28 | 1996-08-07 | 佐内 藤田 | 固化材の製法 |
| JPH04100378A (ja) | 1990-08-20 | 1992-04-02 | Toshiba Corp | 信号処理装置 |
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| JPH0653463A (ja) | 1992-07-31 | 1994-02-25 | Matsushita Electron Corp | 半導体装置 |
| JP3221103B2 (ja) | 1992-10-13 | 2001-10-22 | ソニー株式会社 | 固体撮像装置 |
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| KR0149737B1 (ko) * | 1993-07-20 | 1998-10-15 | 사토 후미오 | 고체촬상장치 |
| US5949483A (en) * | 1994-01-28 | 1999-09-07 | California Institute Of Technology | Active pixel sensor array with multiresolution readout |
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| US5796361A (en) * | 1996-09-25 | 1998-08-18 | Exar Corporation | CCD signal digitizing integrated circuit |
-
1997
- 1997-01-28 JP JP09013921A patent/JP3075203B2/ja not_active Expired - Fee Related
-
1998
- 1998-01-26 US US09/013,084 patent/US6940553B1/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
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