JPH10210499A - Ｙｕｖ−ｒｇｂデジタル変換回路並びにそれを用いた画像表示装置及び電子機器 - Google Patents

Abstract

(57)【要約】 【課題】 回路規模を縮小することができるＹＵＶ−Ｒ
ＧＢデジタル変換回路を提供する。 【解決手段】 デジタル輝度信号Ｙとデジタル色差信号
Ｕ，Ｖを、デジタル色信号Ｒ，Ｇ，Ｂに変換するＹＵＶ
−ＲＧＢ変換回路のＹＶ−Ｒ変換回路は、Ｒ＝Ｙ＋（Ｖ
−128）×1.371の係数1.371を、2^-n（ｎは自然数）の有
限数の項に近似展開してＲ信号を演算する。ＹＶ−Ｒ変
換回路は、入力信号をビットシフトさせて、入力信号×
2^-k（ｋは、ｋ≦ｎとなる自然数）を出力する複数のビ
ットシフト回路42,46,50,52,56を有する。また、乗数ｋ
の値が異なる2組の入力信号×2^-kの項の加算を実施する
複数の加算器44,48,54,58,60,62を有する。この加算器
のうち、一乗差となる複数組の加算を、一つの加算器44
で共用する。また、複数の加算器は、複数の2^-nの項の
うち値が小さい項と対応する項同士の加算を優先して行
うように接続され、前段の加算器の出力をビットシフト
回路にてビットシフトさせた時に、次段の加算器での加
算以降に足される相手が無い下位ビットを脱落させなが
ら複数回の加算を実施する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デジタル輝度信号
Ｙとデジタル色差信号Ｕ，Ｖを、デジタル色信号Ｒ，
Ｇ，Ｂに変換するＹＵＶ−ＲＧＢデジタル変換回路と、
それを用いた画像表示装置と、その画像表示装置を用い
た電子機器に関する。

【０００２】

【背景技術】画像表示装置を有する電子機器として、た
とえばプロジェクタを例に挙げれば、このプロジェクタ
の液晶表示装置は、一対の基板間に液晶を封入した液晶
パネルと、入力されたＲＧＢ信号に対して、液晶パネル
の駆動に適した例えばガンマ補正、極性反転等の信号処
理を実施する信号処理回路と、この信号処理回路の出力
に基づいて液晶パネルを駆動する駆動回路と、を有す
る。

【０００３】ここで、液晶表示装置の小型化の要請か
ら、信号処理回路をＩＣ化する必要があり、従って、液
晶表示装置の信号処理回路には、デジタルのＲＧＢ信号
を供給する必要がある。

【０００４】この液晶表示装置に供給されるＲＧＢ信号
は、プロジェクタ本体のコントロールボードより出力さ
れる。このコントロールボードには、輝度信号Ｙ及び色
差信号Ｕ，ＶをＲＧＢ信号に変換するＹＵＶ−ＲＧＢ変
換回路が設けられる。ここで、コントロールボードでは
ＲＧＢ信号に各種処理を施す必要があり、この処理をＶ
ＲＡＭなどのメモリを用いるので、コントロールボード
での信号処理はデジタル処理が適しており、ＹＵＶ−Ｒ
ＧＢ変換回路でのＹＵＶ−ＲＧＢ変換をデジタルにて行
うと効率がよい。

【０００５】ＹＵＶ信号とＲＧＢ信号とは、各信号を８
ビット（＝２５６階調）とすると、下記の関係にある。

【０００６】 Ｒ＝Ｙ＋（Ｖ−１２８）×１．３７１ …（１） Ｇ＝Ｙ−（Ｖ−１２８）×０．３３７−（Ｕ−１２８）×０．６９８ …（２） Ｂ＝Ｙ＋（Ｕ−１２８）×１．７３３ …（３） なお、色差信号Ｕ又はＶから減算される１２８の値は、
２５６階調の中間値であり、フル階調の数によって異な
る。このように、色差信号Ｕ，Ｖからフル階調値の中間
値を減算する理由は、式（１）〜（３）に示す各係数
が、フル階調値の中間値の時を０として正、負となる色
差信号に乗算される必要があるからである。

【０００７】ここで、（Ｖ−１２８）及び（Ｕ−１２
８）に乗算される係数は、それぞれ１．３７１、０．３
３７、０．６９８、１．７３３のように小数を含んでい
る。

【０００８】このような小数の積をロジックで実現する
には、この小数を２^-n（ｎは自然数）の和に展開して演
算する方法が知られている。例えば（Ｖ−１２８）×
０．５＝（Ｖ−１２８）×２^-1は、（Ｖ−１２８）のデ
ジタル値を１ビットだけ下位にシフトすれば求められ、
同様にして、（Ｖ−１２８）×２^-nはｎビットだけ下位
にシフトすることで、各乗数（−ｎ）毎に容易に演算す
ることができる。

【０００９】上述した各係数を２^-nの和に展開すると、
下記の通りとなる。

【００１０】 １．３７１≒２⁰＋２^-2＋２^-4＋２^-5＋２^-6＋２^-7＋２
^-9＋２^-10＋２^-11＋２^-12＋２^-13＋２^-16＋… ０．３３７≒２^-2＋２^-4＋２^-6＋２^-7＋２^-10＋２^-14＋
２^-16＋２^-17＋２^-19＋２^-24＋２^-25＋… ０．６９８≒２^-1＋２^-3＋２^-4＋２^-7＋２^-9＋２^-11＋
２^-12＋２^-19＋２^-25＋２^-26＋２^-30＋… １．７３３≒２⁰＋２^-1＋２^-3＋２^-4＋２^-5＋２^-7＋２
^-8＋２^-9＋２^-11＋２^-14＋２^-16＋２^-17＋…

【発明が解決しようとする課題】上述の係数は、展開数
を有限とする限り、近似したものしか使用できない。こ
こで、この係数を多項にわたって展開すれば、より正確
な値を用いることができるが、回路規模が大きくなって
しまう。一方、回路規模を小さくしようとして展開数を
少なくし過ぎれば、演算誤差がより大きくなる。このよ
うに、係数の展開数は、回路規模の観点と演算誤差の観
点との双方を考慮して決定する必要がある。

【００１１】次に、展開数を決定した後の演算回路の規
模について考察すると、例えば上述の（１）式にて係数
１．３７１を７項まで展開して近似するものとした場
合、これらの各項を順番に加算すると６つの加算器が必
要となり、回路規模も増大する。また、例えばデータを
８ビットとすると、最上位の２⁰の項は整数部のみで８
ビット要し、最下位の２^-8の項では小数部のみで８ビッ
ト要し、演算過程では整数部及び小数部のトータルで１
６ビット要し、これによっても回路規模は増大してしま
う。

【００１２】そこで、本発明の目的とするところは、デ
ジタルＹＵＶ信号からデジタルＲＧＢ信号に変換するた
めの各変換部において、デジタル色差信号に乗算される
小数を含む係数が２^-nの有限数の項に近似展開され、そ
の各項同士を加算するための加算器の数を少なくして回
路規模を縮小することができるＹＵＶ−ＲＧＢデジタル
変換回路並びにそれを用いた画像表示装置及び電子機器
を提供することにある。

【００１３】本発明の他の目的は、２^-nの各項同士を加
算する演算過程において、不要なビットを切り捨てるこ
とで回路規模を縮小することができるＹＵＶ−ＲＧＢデ
ジタル変換回路並びにそれを用いた画像表示装置及び電
子機器を提供することにある。

【００１４】本発明のさらに他の目的は、理論値以外の
規格外の入力値があっても、表示が反転することのない
ＲＧＢ信号を出力することができるＹＵＶ−ＲＧＢデジ
タル変換回路並びにそれを用いた画像表示装置及び電子
機器を提供することにある。

【００１５】

【課題を解決するための手段】請求項１の発明は、デジ
タル輝度信号Ｙとデジタル色差信号Ｕ，Ｖを、デジタル
色信号Ｒ，Ｇ，Ｂに変換するＹＵＶ−ＲＧＢデジタル変
換回路において、デジタル輝度信号Ｙとデジタル色差信
号Ｖから色信号Ｒに変換するＹＶ−Ｒ変換部と、デジタ
ル輝度信号Ｙとデジタル色差信号Ｕ，Ｖから色信号Ｇに
変換するＹＵＶ−Ｇ変換部と、デジタル輝度信号Ｙとデ
ジタル色差信号Ｕから色信号Ｂに変換するＹＵ−Ｂ変換
部と、を有し、各変換部は、デジタル色差信号に乗算さ
れる小数を含む係数が２^-n（ｎは自然数）の有限数の項
に近似展開された各項同士を加算するために、入力信号
をビットシフトさせて、入力信号×２^-k（ｋは、ｋ≦ｎ
となる自然数）を出力し、１又は複数回のビットシフト
により各々の２^-nの項を演算する各段に設けられたの複
数のビットシフト回路と、乗数ｋの値が異なる２組の入
力信号×２^-kの項の加算を実施する各段に設けられた複
数の加算器と、を有し、加算される２組の項の各乗数ｋ
の差が同じとなる組合せの加算を、一つの加算器で共用
したことを特徴とする。

【００１６】請求項１の発明によれば、例えばＹＶ信号
よりＲ信号に変換するに際して、例えばＶ×（２⁰＋２
^-2＋２^-4＋２^-5＋２^-6＋２^-7＋２^-8）が演算されるが、
このうち、例えば２^-7＋２^-8、２^-5＋２^-6は共に一乗差
の加算である。そこでまず、Ｖ×２^-1を１段目のビット
シフト回路を用いて得た後、各々の乗数ｋの差が一乗差
となるＶ×２^-1とＶ×２⁰との加算を行う。このＶ（２⁰
＋２^-1）を、ビットシフト回路で下位側に５ビットシフ
トすれば２^-5＋２^-6が得られ、他のビットシフト回路に
て下位側に７ビットシフトすれば２^-7＋２^-8が得られ
る。このように、一つの加算器を乗数差の等しい項の加
算に共用できるため、回路規模を縮小できる。

【００１７】請求項２の発明は、請求項１において、前
記複数の加算器は、複数の２^-nの項のうち値が小さい項
と対応する項同士の加算を優先して行うように多段に接
続され、前段の加算器の出力を前記ビットシフト回路に
てビットシフトさせた時に、次段の加算器での加算以降
に足される相手が無い下位ビットを脱落させながら複数
回の加算を実施することを特徴とする。

【００１８】請求項２の発明によれば、最終出力のデー
タの桁への桁上がりに無関係な桁を、演算の途中にて切
り捨てることができるため、演算ビット数が低減し、回
路規模を縮小することができる。

【００１９】請求項３の発明は、請求項１又は２におい
て、ＹＵＶ−Ｇ変換部は、色差信号Ｕ×２^-i（ｉはｉ≦
ｎとなる自然数）の項と色差信号Ｖ×２^-j（ｊはｊ≦ｎ
となる自然数）の項との２組の項を加算する複数の加算
器を有し、２組の項の各乗数の差（ｉ−ｊ）が同じ組合
せの加算を、一つの加算器にて共用したことを特徴とす
る。

【００２０】ＹＵＶ−ＲＧＢ変換部は、色差信号として
Ｕ，Ｖが用いられ、色差信号Ｕ同士の例えば一乗差の項
を加算する加算器と、色差信号Ｖ同士の一乗差の項を加
算する加算器とは、入力されるデータがＵ，Ｖと異なる
ため、この場合には加算器を共用できない。請求項３の
発明のように構成すれば、色差信号Ｕ×２^-iと色差信号
Ｖ×２^-jとは一つの加算器に共通して入力させることが
できるため、加算器の数が減って回路規模が縮小する。

【００２１】請求項４の発明は、請求項１乃至３のいず
れかにおいて、最終段の加算器からは、所定ビットの加
算出力と共に桁上がり信号とが出力され、前記最終段の
加算器の出力を入力し、前記桁上がり信号に基づいて前
記所定ビットの加算出力を強制的にオール１とする輝度
制限回路をさらに設けたことを特徴とする。

【００２２】請求項４の発明によれば、最終段の加算器
の最大値を超える規格外の値が出力される場合でも、輝
度制限回路により強制的に最大値に修正でき、画質を向
上させることができる。

【００２３】請求項５の発明は、請求項４において、各
変換部は、色差信号Ｕ又はＶから所定の階調値を減算す
る演算器を有し、最終段の加算器からは、所定ビットの
加算出力及び桁上がり信号と共に、前記演算器の出力が
マイナスであったことを示すマイナス符号信号が出力さ
れ、前記輝度制限回路は、前記マイナス符号信号に基づ
いて前記所定ビットの加算出力を強制的にオール０とす
ることを特徴とするＹＵＶ−ＲＧＢデジタル変換回路。

【００２４】請求項５の発明によれば、規格外の入力に
より最終段の加算器の出力がマイナスの値となっても、
輝度制限回路により最小輝度の値に強制的に修正される
ので、画質を向上させることができる。

【００２５】請求項６の発明は、請求項１乃至５のいず
れかにおいて、デジタル色差信号に乗算される係数が２
^-nの複数の項に近似展開された総展開数は、ＲＧＢの各
信号のＳＮ比が６０ｄＢ以上となる有限数に設定される
ことを特徴とする。

【００２６】請求項６の発明によれば、展開数を有限と
しても、ＳＮ比が６０ｄＢ以上の精度を得ることがで
き、デジタルにてＹＵＶ−ＲＧＢ変換を実施しながら、
所定以上の画質をの画像を再生することができる。

【００２７】請求項７〜９の各発明は、請求項１乃至６
のいずれかに記載のＹＵＶ−ＲＧＢデジタル変換回路を
含む画像表示装置及び電子機器を定義している。

【００２８】

【発明の実施の形態】以下、本発明の実施例を図面を参
照して具体的に説明する。

【００２９】（装置全体の構成）図１は、本発明の実施
例にかかる例えばプロジェクタ等の電子機器の液晶表示
にかかる構成部分のブロック図を示している。図１にお
いて、電子機器のコントロールボード１０には、コンポ
ジットビデオ信号を入力してアナログ−デジタル変換す
るアナログ−デジタル変換器（ＡＤＣ）１２を有する。
ＡＤＣ１２の後段には、デジタルクロマ回路１４が設け
られている。このデジタルクロマ回路１４は、デジタル
化されたビデオ信号より、輝度信号Ｙと時分割の複合信
号であるＵ／Ｖ信号とを分離するものである。デジタル
クロマ回路１４の出力を図１７に示す。図１７に示す数
値は画素番号を示し、輝度信号Ｙは、１画素あたり８ビ
ットの情報を持つ。一方色差信号の複合信号Ｕ／Ｖは、
隣接する２画素でＵ信号とＶ信号とは同じ信号が共用さ
れ、２画素あたりにＵ，Ｖ共それぞれ８ビットの情報を
持つ。

【００３０】このＹ信号及びＵ／Ｖ信号を入力するＹＵ
Ｖ−ＲＧＢ変換回路１６は、ＹＵＶ信号をＲＧＢ信号に
変換するもので、図２に示すように、輝度信号Ｙを遅延
させる遅延回路１６Ａと、時分割の複合信号であるＵ／
Ｖ信号をパラレルなＵ信号及びＶ信号に分離するＵ／Ｖ
分離回路１６Ｂとを有する。遅延回路１６Ａから出力さ
れるＹ信号と、Ｕ／Ｖ分離回路１６Ｂから出力されるＵ
信号及びＶ信号は、図１７に示すように並列に出力され
る。

【００３１】さらに、このＹＵＶ−ＲＧＢ変換回路１６
は、図２に示す通り、ＹＶ−Ｒ変換回路１６Ｃと、ＹＵ
Ｖ−Ｇ変換回路１６Ｄと、ＹＵ−Ｂ変換回路１６Ｅとを
有するが、その詳細は後述する。

【００３２】このコントロールボード１０には、アナロ
グＰＣ（パーソナルコンピュータ）信号を入力するＡＤ
Ｃ１８が設けられ、このＡＤＣ１８はアナログのＲＧＢ
信号をデジタルに変換して出力する。

【００３３】ＹＵＶ−ＲＧＢ変換回路１６又はＡＤＣ１
８からデジタルＲＧＢ信号を入力するグラフィックコン
トローラ２０は、グラフィック表示のための種々のデジ
タル処理を実施する。このために、グラフィックコント
ローラ２０はＶＲＡＭを有し、デジタルＲＧＢ信号をＶ
ＲＡＭに格納して各種処理を実施する。例えば、ＡＤＣ
１２を介して入力されたビデオ信号がＣＲＴ用のガンマ
補正がかけられているため、これを元に戻すガンマ補正
処理がグラフィックコントローラ２０で実施される。さ
らには、飛び越し走査のための処理がグラフィックコン
トローラ２０にて実施される。

【００３４】グラフィックコントローラ１０からの出力
は、図１に示すＬＣＤ３０を駆動コントロールするＬＣ
Ｄコントローラ３２に供給される。このＬＣＤコントロ
ーラ３２でも、ＲＧＢ信号に対してデジタル処理が実施
され。例えば、このＬＣＤコントローラ３２では、ＬＣ
Ｄ３０の印加電圧−透過率特性に応じたガンマ補正処
理、極性反転駆動のための信号反転処理、駆動周波数を
下げるための信号処理、さらにはアンプのばらつきを画
像上にて見え難くするための信号処理などが実施され
る。

【００３５】なお、ＬＣＤ３０は、スイッチング素子を
用いない単純マトリックス液晶表示パネル、ＴＦＴで代
表される三端子スイッチング素子あるいはＭＩＭにて代
表される二端子スイッチング素子を用いたアクティブマ
トリックス液晶表示パネル、強誘電液晶表示パネルな
ど、種々のタイプの液晶パネルを用いることができる。

【００３６】次に、本発明の特徴的構成であるＹＵＶ−
ＲＧＢ変換回路１６について、図３以降を参照して説明
する。

【００３７】（色差信号に乗算される係数の２^-nの展開
数について）ＹＵＶ−ＲＧＢ変換回路１６は、上述した
式（１）〜（３）に基づいて、それぞれＲＧＢの各色信
号を演算して出力するものであるが、色差信号に乗算さ
れる係数の２^-nの展開数についてまず検討する。

【００３８】式（１）〜（３）に示す各係数を展開した
項である２^-nのｎをどこまで持つかで、その近似された
係数に基づき演算回路を設計した場合の各色ＲＧＢのＳ
Ｎ比を計算することができ、展開数とＳＮ比との関係
を、下記の表１に示す。

【００３９】

【表１】 ここで、上記の表１より明らかなように、展開数が少な
い場合ほど演算精度は低下し、この演算精度の低下に起
因してノイズが増えるため、ＳＮ比は低下する。なお、
上記表１において、ｎの数が変わったにも拘わらずＳＮ
比が変化していないのは、ｎの上限におさまりかつ誤差
をより小さくするような項が存在しないからである。

【００４０】本発明者等の考察によれば、演算回路のＳ
Ｎ比が６０［ｄＢ］以上あれば、液晶表示上の画質に問
題ないことが分かり、現在のレーザディスクのＳＮ比が
４０［ｄＢ］であることを考えると、このことの妥当性
が裏付けられる。ここで、本実施例では、このＹＵＶ−
ＲＧＢ変換回路１６をＩＣで構成し、このＹＵＶ−ＲＧ
Ｂ変換ＩＣが将来的に長く使用されることを考慮して、
回路のＳＮ比の下限を７０［ｄＢ］に設定した。この場
合の、各係数の展開は下記の式（４）〜（７）の通りで
ある。

【００４１】 １．３７１≒２⁰＋２^-2＋２^-4＋２^-5＋２^-6＋２^-7＋２^-8 …（４） ０．３３７≒２^-2＋２^-4＋２^-6＋２^-7＋２^-10 …（５） ０．６９８≒２^-1＋２^-3＋２^-4＋２^-7＋２^-9 …（６） １．７３３≒２⁰＋２^-1＋２^-2＋２^-3＋２^-4＋２^-5＋２^-7＋２^-8＋２^-9 …（７） なお、回路のＳＮ比の下限を変更する場合の展開数に関
しては、上記の表１を考慮して決定することができる。

【００４２】（ＹＵＶ−ＲＧＢ変換回路の構築原理）次
に、上記（１）の演算式及び（４）の展開式に従って、
輝度信号Ｙ及び色差信号ＶをＲ信号に変換する回路を例
に挙げて、本発明の変換回路の構築の手法について説明
する。

【００４３】図３は、式（４）の展開式に用いられる２
^-nが乗算される（Ｖ−１２８）が８ビットとされ、その
乗算した結果の各項のビットの広がり示している。

【００４４】ここで、本発明者等が注目した点は、
（４）式を（１）式の（Ｖ−１２８）に乗算した結果の
最終出力が、図３中の２⁰〜２⁷の桁に存在する８ビット
であり、それ以外の桁は、式（４）の加算途中において
２⁰〜２⁷の桁まで桁上がされるものだけを考慮すれば良
いことである。

【００４５】従って、２⁰〜２⁷のいずれの桁にも影響の
無い項は、演算過程において無視すしても演算精度は確
保され、しかも演算途中のビット数を低減することで回
路規模を縮小することができる。

【００４６】ここで、図３に示す７項のうち、値の大き
な上位の項から順次加算するとすれば、２^-1以下の桁
は、最後の演算まで２⁰以上の桁に桁上がりする可能性
があり、これでは演算途中での下位側ビットを省略する
ことはできず、回路規模は縮小されない。

【００４７】そこで、本発明者等は、図３に示す７項の
うち、値の小さな下位の項から優先して加算することと
した。

【００４８】例えば、図３の下位側の２項である２^-8の
項＋２^-7の項をまず加算する場合を考察すると、２^-8の
項の最下位ビットである２^-8の桁は、今後も一切加算さ
れる相手がなく、桁上がりに無関係な演算上不要な桁で
あることが分かる。また、２^-8の項＋２^-7の項の演算が
終了した後は、その演算結果のうちの２^-7の桁も、今後
は一切加算される相手がなく、桁上がりに無関係な演算
上不要な桁であることが分かる。

【００４９】このように、図３に示す７項のうち、値の
小さな下位の項から優先して加算することにより、演算
上無駄な下位側の桁を切り捨てることができ、加算器の
ビット数が少なくて済むため、これにより回路規模を縮
小することができる。

【００５０】次に、図３に示す７項を加算する加算器に
ついて考察する。図３に示す７項のうち、値の小さな下
位の項から順番に加算するとすれば、６つの加算器が必
要となる。

【００５１】ここで、デジタル値の特性として、８ビッ
ト×２^-kの演算は、その８ビットデータを下位側にｋビ
ットシフトするビットシフト回路にて実現できることは
上述した通りである。

【００５２】本発明者等は、図３に示す７項の中に、２
^-nの乗数（−ｎ）の差が同じとなる加算の組合せが、複
数組存在することに着目した。例えば、乗数（−ｎ）の
差が一乗差となる加算の組合せとして、（２^-8の項＋２
^-7の項）の組合せと、（２^-6の項＋２^-5の項）の組合せ
との２組存在する。

【００５３】このとき、加算器の入力として、（Ｖ−１
２８）が１ビットシフト回路を通過する前後の２入力と
すれば、この加算器は（Ｖ−１２８）×（２⁰＋２^-1）
を出力できる。この加算器の出力を、下位側に７ビット
シフトすれば、（２^-8の項＋２^-7の項）の演算結果が得
られ、下位側に５ビットシフトすれば、（２^-6の項＋２
^-5の項）が得られる。

【００５４】このように、この加算器は、２^-nの乗数
（−ｎ）の差が同じであれば、ｎの値に拘わらず共用で
きるのであり、以下の実施例では、この手法により加算
器の数を低減している。

【００５５】（ＹＶ−Ｒ変換回路の一構成例）上述の構
築原理に従って作成されたＹＵＶ−ＲＧＢ変換回路は、
上述の式（１）〜（３）のとおり３つの変換回路を含む
が、その一例を、図４に示すＹＶ−Ｒ変換回路を例に挙
げて説明する。

【００５６】図４に示すＹＶ−Ｒ変換回路への入力は、
８ビットの輝度信号Ｙ及び色差信号Ｖである。色差信号
Ｖは（Ｖ−１２８）演算部４０に入力し、Ｖ−１２８の
演算が実施される。この演算は、デジタル値の特性上、
８ビット色差信号Ｖの最上位ビットを反転させるだけで
実施できる。この値を、図５に示す通りＡで示す。この
８ビットデータＡは、−１２８〜０〜＋１２７の正又は
負の値となり、データ自体は８ビットで表現できる。こ
こで、データＡは正の値の最大値が１２７であるため、
データＡが正であれば、２⁷のビットは必ず“０”であ
る。データＡが負の時は、例えばＡ＝−１のときは、２
⁰〜２⁷の各ビットがオール１となり、Ａ＝−２の時には
２⁰のビットのみが“０”となるように表される。従っ
て、データＡが負の時には、２⁷のビットが必ず“１と
なる。このように、本実施例では、データＡの最上位ビ
ットの値を、図５に示すように符号ビットとし、このこ
とを利用して、後述するクリッピング回路６４にて符号
に基づく階調制限処理を実施している。なお、データＡ
の情報は上記のものに限らず、例えばＡ＝−１２８のと
き２⁰〜２⁷の各ビットをオール０とし、Ａ＝＋１２７の
とき２⁰〜２⁷の各ビットをオール１とし、データＡが正
の時には２⁷のビットは必ず“１”となり、データＡが
負の時には２⁷のビットは必ず“０”となるようにして
もよい。

【００５７】図４に示す回路では、ＹＶからＲへの変換
を下記の式（８）の通り、第１項から第４項に分けて実
施している。

【００５８】 Ｒ＝Ｙ＋（Ｖ−１２８） ×（２⁰＋２^-2＋２^-4＋２^-5＋２^-6＋２^-7＋２^-8） ＝第１項＋第２項＋第３項＋第４項 ここで、 第１項＝［（Ｖ−１２８）×（２^-7＋２^-8）］ 第２項＝［（Ｖ−１２８）×（２^-5＋２^-6）］ 第３項＝［（Ｖ−１２８）×（２^-2＋２^-4）］ 第４項＝［Ｙ＋（Ｖ−１２８）×２⁰］ …（８） そして、図４において、第１項＋第２項＝［（Ｖ−１２
８）×（２^-7＋２^-8）］＋［（Ｖ−１２８）×（２^-5＋
２^-6）］の演算を実施するために、第１段目に１ビット
シフト回路４２、第２段目に一乗差加算器４４、第３段
目に加算器４６、第４段目に加算器４８、第５段目に５
ビットシフト回路５０を設けている。

【００５９】上述の第１項及び第２項は、２^-nの乗数
（−ｎ）の差が一乗差であり、この２組の演算に一乗差
加算器４４を兼用している。この第１項＋第２項の演算
を図４及び図５を参照して説明する。なお、上述したデ
ータＡを１ビットシフト回路４２を通過させることで、
図５に示すように、データＡが下位側に１ビットシフト
されたデータＢを得る。この１ビットシフトの際に、デ
ータＡの最上位の符号ビットの値をデータＢの２⁷のビ
ットに付加して、符号拡張を行う。したがって、データ
Ｂは９ビットとなる（図５参照）。なお、以降のｋビッ
トシフトの際にも、ビットシフト後のデータの上位側の
ｋ個の桁には、ビットシフト前の最上位ビットの符号ビ
ットが付加される符号拡張が実施される。

【００６０】次に、Ａ＋Ｂを演算する一乗差加算器４４
の出力Ｃとして、（Ｖ−１２８）×（２⁰＋２^-1）が得
られる。このＡ＋Ｂの演算を含めて全ての加算演算は、
同一桁のビット値同士（桁上がりビット及び符号ビット
の桁も含む）を桁上がりを考慮して加算して実施し、同
一桁にデータがない場合（Ａ＋Ｂの場合の２^-1の桁）に
はＯを加算する。

【００６１】このデータＣは、図５に示すとおり、デー
タ部分の最下位桁が２^-1でデータ部分の最上位桁は２⁶
となる８ビットデータとなる。この加算時には桁上がり
が生じるので、２⁷の桁が桁上がりビットとなり、デー
タＣの２⁸の桁が符号ビットとなり、トータル１０ビッ
トとなる。

【００６２】このデータＣが、２ビットシフト回路４６
にて下位側に２ビットシフトされて、データＤ＝（Ｖ−
１２８）×（２^-2＋２^-3）が得られる。このデータＤ
は、図５に示すとおり、データ部分の最下位桁が２^-3で
データ部分の最上位桁は２⁴となる８ビットデータに加
えて、２⁵の桁が桁上がりビットとなり、２⁶〜２⁸の３
ビットが符号拡張されて符号ビットとなり、トータル１
２ビットである。

【００６３】ところで、このデータＤは、加算器４８に
てデータＣと加算されることになるが、この加算時以降
を含めて、データＤの下位２桁の２^-3と２^-2の桁のデー
タは、加算される相手が存在しない。したがって、デー
タＤの下位２桁のデータは、図５に示す通り切り捨てる
ことができる。

【００６４】そうすると、加算器４８の演算結果である
Ｃ＋Ｄ＝Ｅ＝（Ｖ−１２８）×（２⁰＋２^-1＋２^-2＋２
^-3）は、図５に示す通り、データＣと同様にデータ部分
は８ビットとなり、この場合には２⁷及び２⁸の２桁が桁
上がりビットとして必要となり、２⁹の桁が符号ビット
となる。

【００６５】次に、データＥは５ビットシフト回路４８
にて、下位側に５ビットシフトされ、データＦが得られ
る。このデータＦは、データ部分の最下位桁が２^-6でデ
ータ部分の最上位桁は２¹となる８ビットデータに加え
て、２²及び２³の２桁が桁上がりビットとなり、２⁴ 〜
２⁹ の５桁が符号拡張されて符号ビットとなり、トータ
ル１６ビットである。ところでこのデータＦは、後述す
る加算器６２にて他のデータと加算されることになる
が、この加算時以降を含めて、データＦの下位２桁の２
^-6と２^-5の桁のデータは、加算される相手が存在しな
い。したがって、データＦの下位２桁のデータは、図５
に示す通り切り捨てることができ、この結果、データＦ
はトータル１４ビットとなる。

【００６６】次に、上述の式（８）の第３項及び第４項
の演算について説明する。第３項のの演算を実施する回
路として、図４の通り、１段目の２ビットシフト回路５
２、２段目の二乗差加算器５４、３段目の２ビットシフ
ト回路５６が設けられている。

【００６７】また、第４項の演算のために０乗差加算器
５８が設けられている。そして、第３項＋第４項の加算
を実施するために、加算器６０が設けられている。

【００６８】まず、第４項の演算について説明すると、
（Ｖ−１２８）演算部４０の出力Ａと輝度信号Ｙとが０
乗差加算器５８に入力され、その出力＝Ｙ＋（Ｖ−１２
８）×２⁰として、図５に示すデータＧが得られる。こ
のデータＧは、データ部分の最下位桁が２⁰でデータ部
分の最上位桁は２⁷となる８ビットデータに加えて、２⁸
の桁が桁上がりビットとなり、２⁹の桁が符号ビットと
なり、トータル１０ビットである。

【００６９】次に、第３項の演算について説明すると、
まず、（Ｖ−１２８）演算部４０からのデータＡが、２
ビットシフト回路５２にて下位側に２ビットシフトされ
て、図５に示すデータＨが得られる。このデータＨは、
データ部分の最下位桁が２^-2でデータ部分の最上位桁は
２⁴となる７ビットデータに加えて、２⁵〜２⁷の桁が符
号拡張されて符号ビットとなり、トータル１０ビットで
ある。二乗差加算器５４は、このデータＨとデータＡと
を加算し、Ａ＋Ｈ＝（Ｖ−１２８）×（２⁰＋２^-2）と
して、図５に示すデータＩを得る。このデータＩは、デ
ータの最下位桁が２^-2でデータの最上位桁は２⁶となる
９ビットデータを有し、２⁷の桁が桁上がりビットとな
り、２⁸の桁が符号ビットとなり、トータル１１ビット
である。このデータＩは、さらに２ビットシフト回路５
６により下位側に２ビットシフトされて、データＪとな
る。従って、このデータＪは、データ部分の最下位桁が
２^-4でデータ部分の最上位桁は２⁴となる９ビットデー
タに加えて、２⁵が桁上がりビットとなり、２⁶〜２⁸が
符号拡張されて符号ビットとなり、トータル１３ビット
である。

【００７０】第３項＋第４項の演算を実施する加算器６
０の出力として、図５に示す通りデータＫが得られる。
このデータＫは、データの最下位桁が２^-4でデータの最
上位桁は２⁷となる１２ビットデータに加えて、２⁸の桁
が桁上がりビットとなり、２⁹の桁が符号ビットとな
り、トータル１４ビットである。なお、データＫでは、
２⁹以上のビットの桁上がりはデータとして不要である
ので、２⁹の桁に桁上がりデータを設ける必要はない。

【００７１】そして最後に、第１項＋第２項＋第３項＋
第４項の演算を実施する最終段の加算器６２の出力とし
て、図５に示す通りデータＬが得られる。この最終出力
のデータ部分は８ビットでよいので、図５の通り下位４
ビットは切り捨てられ、２0^〜２⁷のデータ部分に加え
て、２⁸の桁が桁上がりビットとなり、２⁹の桁が符号ビ
ットとなる。

【００７２】なお、規格内の入力ＹＶがあった場合に
は、８ビットの出力データＬの最小値は０（８ビット全
て０）で最大値は２５５（８ビット全て１）となる。た
だし、規格外の入力があった場合には、例えば出力デー
タＬの値が２５６（８ビットのデータ全て０）となる場
合があり、この場合の誤動作に備えてデータＬは桁上が
りビットを有している。また、他の例として、例えば出
力データＬ＝−１（８ビットのデータ全て１）となる場
合があり、この場合の誤動作に備えてデータＬは符号ビ
ットを有している。

【００７３】（クリッピング回路について）図４に示す
とおり、最終段の加算器６２の後段には、輝度制限回路
として機能するクリッピング回路６４が設けられてい
る。このクリッピング回路６４の機能は２つあり、その
一つは、上述の通り符号ビットがマイナスを示した場合
の誤動作を解消するものである。このときには、データ
Ｌを“０”とみなして良いため、データＬの２⁰〜２⁷の
各桁の８ビット全てを強制的に“０”にしている。

【００７４】クリッピング回路６４の他の一つの機能
は、データＬに桁上がりがあった場合の誤動作を解消す
るものである。このときには、データＬは“２５５”と
みなして良いため、データＬの２⁰〜２⁷の各桁のデータ
８ビット全てを強制的に“１”にしている。

【００７５】このクリッピング回路６２の一例を図６に
示す。同図に示すように、符号ビットが“１”である
と、インバータを介して８つのアンドゲートに“０”が
入力されるので、８ビットの各桁の出力は強制的に
“０”とされる。ここで、符号ビットが“０”である場
合には、アンドゲートの一方の入力端には常に“１”が
入力されるので、桁上がりビットが“０”である限り、
出力データＬの８ビットがそのままオアゲート及びアン
ドゲートを介して出力される。一方、桁上がりビットが
“１”となった場合には、オア回路を介して全てのアン
ドゲートの他方の入力端に“１”が入力されるので、８
ビットの各桁の出力は強制的に“１”とされる。

【００７６】（ＹＶ−Ｒ変換回路の他の構成例につい
て）図７（Ａ）は、ＹＶ−Ｒ変換回路の変形例を模式的
に示している。図７（Ａ）は図４の実施例とは異なり、
二乗差の加算器７２を、［（Ｖ−１２８）×（２^-2＋２
^-4）］と、［（Ｖ−１２８）×（２^-5＋２^-7）］と、
［（Ｖ−１２８）×（２^-6＋２^-8）］の３種の二乗差の
加算に共用した例を示している。

【００７７】図７（Ａ）のＹＶ−Ｒ変換回路の詳細を図
８に、図８中の信号Ａ〜Ｊを図９に示す。なお、図９に
示す符号ビットと桁上がりビットは、図４，図５の実施
例と同様である。図８及び図９において、（Ｖ−１２
８）演算部４０からの出力データＡは図４と同じであ
り、２ビットシフト回路７Ｏの出力データＢは、 Ｂ＝（Ｖ−１２８）×２^-2 となる。その後段の二乗差加算器７２からの出力データ
Ｃは、 Ｃ＝（Ｖ−１２８）×（２⁰＋２^-2） となる。さらにその後段の１ビットシフト回路７６から
の出力データＤは、 Ｄ＝（Ｖ−１２８）×（２^-1＋２^-3） となる。さらにその後段の加算器７８からの出力データ
Ｅは、 Ｅ＝（Ｖ−１２８）×（２⁰＋２^-1＋２^-2＋２^-3） となる。さらにその後段の３ビットシフト回路８０から
の出力データＦは、 Ｆ＝（Ｖ−１２８）×（２^-3＋２^-4＋２^-5＋２^-6） となる。

【００７８】ここで、加算器８４に入力される一方のデ
ータＣは、他方のデータＦが加算器７８を経て得られる
時間分だけ遅延させる必要があり、遅延回路８２にて遅
延され同期がとられる。加算器８４の出力データＧは、 Ｇ＝（Ｖ−１２８）×（２⁰＋２^-2＋２^-3＋２^-4＋２^-5
＋２^-6） となる。その後段の２ビットシフト回路８６からの出力
データＨは、 Ｈ＝（Ｖ−１２８）×（２^-2＋２^-4＋２^-5＋２^-6＋２^-7
＋２^-8） となる。

【００７９】一方、０乗差加算器８８からの出力データ
Ｉは、 Ｉ＝Ｙ＋（Ｖ−１２８） となり、これが遅延回路９０にて遅延されて、２ビット
シフト回路８６からの出力データＨと同期がとられて、
最終段の加算器９２に入力される。そして、この最終段
の加算器９２からの出力データＪとして、 Ｊ＝Ｙ＋（Ｖ−１２８）×（２⁰＋２^-2＋２^-4＋２^-5＋
２^-6＋２^-7＋２^-8） が得られ、図４，図５の実施例と同じ結果が得られる。
この出力データＪは、図６に示すクリッピング回路６４
に供給される。

【００８０】（ＹＵ−Ｂ変換回路の構成例について）図
７（Ｂ）は、ＹＵ−Ｂ変換回路を模式的に示している。
図７（Ｂ）のＹＵ−Ｂ変換回路の詳細を図１０に示す。
なお、図１０に示す各データも、上述の実施例同様に、
符号ビットと桁上がりビットを有しているが、その詳細
は省略する。図１０の実施例では、一乗差の３種類の演
算に、一乗差加算器１０２を兼用している。

【００８１】図１０において、（Ｕ−１２８）演算部４
１からの出力データＡは図４、図８と同じであり、１ビ
ットシフト回路１０Ｏの出力データＢは、 Ｂ＝（Ｕ−１２８）×２^-1 となる。その後段の一乗差加算器１０２からの出力デー
タＣは、 Ｃ＝（Ｕ−１２８）×（２⁰＋２^-1） となる。さらにその後段の３ビットシフト回路１０４か
らの出力データＤは、 Ｄ＝（Ｕ−１２８）×（２^-3＋２^-4） となる。さらにその後段の加算器１０６からの出力デー
タＥは、 Ｅ＝（Ｕ−１２８）×（２⁰＋２^-1＋２^-3＋２^-4） となる。

【００８２】一方、（Ｕ−１２８）演算部４１からの出
力データＡは、２ビットシフト回路１０８にも入力さ
れ、その出力データＦは、 Ｆ＝（Ｕ−１２８）×２^-2 となる。その後段の二乗差加算器１１０からの出力デー
タＧは、 Ｇ＝（Ｕ−１２８）×（２⁰＋２^-2） となる。その後段の加算器１１２には、データＤ，Ｇが
入力され、その出力データＨとして、 Ｈ＝（Ｕ−１２８）×（２⁰＋２^-2＋２^-3＋２^-4） となる。さらにその後段の５ビットシフト回路１１４の
出力データＩとして、 Ｉ＝（Ｕ−１２８）×（２^-5＋２^-7＋２^-8＋２^-9） が得られる。データＨ，Ｉが入力される加算器１１６の
出力データＪは、 Ｊ＝（Ｕ−１２８）×（２⁰＋２^-1＋２^-3＋２^-4＋２^-5
＋２^-7＋２^-8＋２^-9） となる。

【００８３】さらに、輝度信号Ｙは遅延回路１１８にて
遅延されて、データＪと同期がとられて最終段の加算器
１２０に入力され、その出力データＫとして、 Ｋ＝Ｙ＋（Ｕ−１２８）×（２⁰＋２^-1＋２^-3＋２^-4＋
２^-5＋２^-7＋２^-8＋２^-9） が得られ、式（７）と同じ結果が得られる。この出力デ
ータＫは、図６に示すクリッピング回路６４に供給され
る。

【００８４】（ＹＵＶ−Ｇ変換回路の構成例について）
図７（Ｃ）は、ＹＵＶ−Ｇ変換回路の一例を模式的に示
している。図７（Ｃ）の例では、一乗差加算器を３種類
の一乗差の項の加算に兼用している。ここで、上述の実
施例と異なる点は、色差信号Ｕ×２^-iと色差信号Ｖ×２
^-jとの加算にあたり、各乗数の差（ｉ−ｊ）が同じ（本
例の場合一乗差）となる組合せに、加算器を共用してい
る点である。本実施例の場合には、色差信号Ｕ同士の一
乗差の項を加算する加算器と、色差信号Ｖ同士の一乗差
の項を加算する加算器とは、入力されるデータがＵ，Ｖ
と異なるため、この場合には加算器を共用できないから
である。

【００８５】この図７（Ｃ）の回路の詳細を図１１に示
す。図１１において、（Ｖ−１２８）演算部４０の出力
データＡは、２ビットシフト回路２０４及び０乗差加算
器２１２に入力され、（Ｕ−１２８）演算部４１の出力
データＢは、１ビットシフト回路２０２及び０乗差加算
器２１２に入力される。

【００８６】まず、一乗差加算器２１０のルートの演算
から説明すると、データＢが入力される１ビットシフト
回路２０２からの出力データＣは、 Ｃ＝（Ｕ−１２８）×２^-1 となる。データＡが入力される２ビットシフト回路２０
４の出力データＤは、 Ｄ＝（Ｖ−１２８）×２^-2 となり、データＣ，Ｄが入力される一乗差加算器２１０
からの出力データＥは、 Ｅ＝（Ｕ−１２８）×２^-1＋（Ｖ−１２８）×２^-2 となる。このデータＥは２ビットシフト回路２１６に
て、下位側に２ビットシフトされて、その出力データＦ
として、 Ｆ＝（Ｕ−１２８）×２^-3＋（Ｖ−１２８）×２^-4 が得られる。さらに、データＥ，Ｆが入力される加算器
２２４からの出力データＧとして、 Ｇ＝（Ｕ−１２８）×（２^-1＋２^-3）＋（Ｖ−１２８）
×（２^-2＋２^-4） が得られる。

【００８７】次に、０乗差加算器２１２の演算ルートに
ついて説明すると、データＡ，Ｂが入力される０乗差加
算器２１２からの出力データＨとして、 Ｈ＝（Ｕ−１２８）＋（Ｖ−１２８） が得られる。このデータＧは７ビットシフト回路２２０
により下位側に７ビットシフトされて、その出力データ
Ｉとして、 Ｉ＝（Ｕ−１２８）×２^-7＋（Ｖ−１２８）×２^-7 が得られる。一方、一乗差加算器２１０からの出力デー
タＤは８ビットシフト回路２１８にも入力され、その出
力データＪとして、 Ｊ＝（Ｕ−１２８）×２^-9＋（Ｖ−１２８）×２^-10 が得られる。

【００８８】これらデータＩ，Ｊが入力される加算器２
２６からの出力データＫとして、 Ｋ＝（Ｕ−１２８）×（２^-7＋２^-9）＋（Ｖ−１２８）
×（２^-7＋２^-10） が得られる。

【００８９】次に、二乗差加算器２１４のルートでの演
算について説明すると、データＢ，Ｄが入力される二乗
差加算器２１４からの出力データＬとして、 Ｌ＝（Ｕ−１２８）＋（Ｖ−１２８）×２^-2 が得られる。このデータＬは４ビットシフト回路２２２
により下位側に４ビットシフトされて、その出力データ
Ｍとして、 Ｍ＝（Ｕ−１２８）×２^-4＋（Ｖ−１２８）×２^-6 が得られる。このデータＭは遅延回路２２８により遅延
されて、データＫと同期がとられて加算器２３０に入力
される。加算器２３０からの出力データＮは、 Ｎ＝（Ｕ−１２８）×（２^-4＋２^-7＋２^-9）＋（Ｖ−１
２８）×（２^-6＋２^-7＋２^-10） となる。さらに、加算器２２４からのデータＧは遅延回
路２３２により遅延され、加算器２３０からのデータＮ
と共に加算器２３４に入力される。この加算器２３４か
らの出力データＯは、 Ｏ＝（Ｕ−１２８）×（２^-1＋２^-3＋２^-4＋２^-7＋
２^-9）＋（Ｖ−１２８）×（２^-2＋２^-4＋２^-6＋２^-7＋
２^-10） となる。

【００９０】このデータＯは符号反転回路２３８に入力
され、８ビットのデータ部分及び桁上がりビット、符号
ビットから成る１０ビットの全てのビットが反転され、
さらに最下位ビットに“１”が加えられ、データ反転処
理されたデータＰが出力される。

【００９１】最後に、輝度信号Ｙが、遅延回路２３６に
より遅延されてデータＰと同期がとられて、この信号Ｙ
とデータＰとが加算器２４に入力される。データＰは予
め反転処理されているので、信号ＹよりデータＰが減算
され、この加算器２４０からの出力データＱとして、 Ｑ＝Ｙ−（Ｕ−１２８）×（２^-1＋２^-3＋２^-4＋２^-7＋
２^-9）−（Ｖ−１２８）×（２^-2＋２^-4＋２^-6＋２^-7＋
２^-10） が得られる。このデータＱも、クリッピング回路６４に
供給される点は、上述の各実施例と同様である。

【００９２】なお、本発明は上記実施例に限定されるも
のではなく、本発明の要旨の範囲内で種々の変形実施が
可能である。

【００９３】例えば、上述した各実施例では省略した
が、加算器の前段には例えばＤ型フリッフフロップにて
構成される、２入力の同期をとるための回路を挿入する
ことが好ましい。この場合、上述の実施例の通り、無駄
な下位ビットを切り捨てることで、ビット毎に必要なＤ
型フリッフフロップの数を減少でき、回路規模の縮小に
寄与できる。

【００９４】上述の実施例の液晶表示装置を用いて構成
される電子機器は、図１２に示す表示情報出力源１００
０、表示情報処理回路１００２、表示駆動回路１００
４、液晶パネルなどの表示パネル１００６、クロック発
生回路１００８及び電源回路１０１０を含んで構成され
る。表示情報出力源１０００は、ＲＯＭ、ＲＡＭなどの
メモリ、テレビ信号を同調して出力する同調回路などを
含んで構成され、クロック発生回路１００８からのクロ
ックに基づいて、ビデオ信号などの表示情報を出力す
る。この表示情報出力源１０００が、上述した各種実施
例のＹＵＶ−ＲＧＢ変換回路を含んでいる。表示情報処
理回路１００２は、クロック発生回路１００８からのク
ロックに基づいて表示情報を処理して出力する。この表
示情報処理回路１００２は、例えば増幅・極性反転回
路、相展開回路、ローテーション回路、ガンマ補正回路
あるいはクランプ回路等を含むことができる。表示駆動
回路１００４は、走査側駆動回路及びデータ側駆動回路
を含んで構成され、液晶パネル１００６を表示駆動す
る。電源回路１０１０は、上述の各回路に電力を供給す
る。

【００９５】このような構成の電子機器として、図１３
に示す液晶プロジェクタ、図１４に示すマルチメディア
対応のパーソナルコンピュータ（ＰＣ）及びエンジニア
リング・ワークステーション（ＥＷＳ）、図１５に示す
ページャ、あるいは携帯電話、ワードプロセッサ、テレ
ビ、ビューファインダ型又はモニタ直視型のビデオテー
プレコーダ、電子手帳、電子卓上計算機、カーナビゲー
ション装置、ＰＯＳ端末、タッチパネルを備えた装置な
どを挙げることができる。

【００９６】図１３に示す液晶プロジェクタは、透過型
液晶パネルをライトバルブとして用いた投写型プロジェ
クタであり、例えば３板プリズム方式の光学系を用いて
いる。 図１３において、プロジェクタ１１００では、
白色光源のランプユニット１１０２から射出された投写
光がライトガイド１１０４の内部で、複数のミラー１１
０６および２枚のダイクロイックミラー１１０８によっ
てＲ、Ｇ、Ｂの３原色に分けられ、それぞれの色の画像
を表示する３枚の液晶パネル１１１０Ｒ、１１１０Ｇお
よび１１１０Ｂに導かれる。そして、それぞれの液晶パ
ネル１１１０Ｒ、１１１０Ｇおよび１１１０Ｂによって
変調された光は、ダイクロイックプリズム１１１２に３
方向から入射される。ダイクロイックプリズム１１１２
では、レッドＲおよびブルーＢの光が９０°曲げられ、
グリーンＧの光が直進するので各色の画像が合成され、
投写レンズ１１１４を通してスクリーンなどにカラー画
像が投写される。

【００９７】図１４に示すパーソナルコンピュータ１２
００は、キーボード１２０２を備えた本体部１２０４
と、液晶表示画面１２０６とを有する。

【００９８】図１５に示すページャ１３００は、金属製
フレーム１３０２内に、液晶表示基板１３０４、バック
ライト１３０６ａを備えたライトガイド１３０６、回路
基板１３０８、第１，第２のシールド板１３１０，１３
１２、２つの弾性導電体１３１４，１３１６、及びフィ
ルムキャリアテープ１３１８を有する。２つの弾性導電
体１３１４，１３１６及びフィルムキャリアテープ１３
１８は、液晶表示基板１３０４と回路基板１３０８とを
接続するものである。

【００９９】ここで、液晶表示基板１３０４は、２枚の
透明基板１３０４ａ，１３０４ｂの間に液晶を封入した
もので、これにより少なくともドットマトリクス型の液
晶表示パネルが構成される。一方の透明基板に、図１２
に示す駆動回路１００４、あるいはこれに加えて表示情
報処理回路１００２を形成することができる。液晶表示
基板１３０４に搭載されない回路は、液晶表示基板の外
付け回路とされ、図１５の場合には回路基板１３０８に
搭載できる。

【０１００】図１５はページャの構成を示すものである
から、液晶表示基板１３０４以外に回路基板１３０８が
必要となるが、電子機器用の一部品として液晶表示装置
が使用される場合であって、透明基板に表示駆動回路な
どが搭載される場合には、その液晶表示装置の最小単位
は液晶表示基板１３０４である。あるいは、液晶表示基
板１３０４を筺体としての金属フレーム１３０２に固定
したものを、電子機器用の一部品である液晶表示装置と
して使用することもできる。さらに、バックライト式の
場合には、金属製フレーム１３０２内に、液晶表示基板
１３０４と、バックライト１３０６ａを備えたライトガ
イド１３０６とを組み込んで、液晶表示装置を構成する
ことができる。これらに代えて、図１６に示すように、
液晶表示基板１３０４を構成する２枚の透明基板１３０
４ａ，１３０４ｂの一方に、金属の導電膜が形成された
ポリイミドテープ１３２２にＩＣチップ１３２４を実装
したＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇ
ｅ）１３２０を接続して、電子機器用の一部品である液
晶表示装置として使用することもできる。

【０１０１】なお、本発明は上記実施例に限定されるも
のではなく、本発明の要旨の範囲内で種々の変形実施が
可能である。例えば、本発明は上述の各種の液晶パネル
の駆動に適用されるものに限らず、エレクトロルミネッ
センス、プラズマディスプレー装置等の他の画像表示装
置にも適用可能である。

【０１０２】

【図面の簡単な説明】

【図１】図１は、本発明の一実施例の電子機器のうちの
液晶表示に必要な回路部を示すブロック図である。

【図２】図２は、図１に示す回路のデジタルクロマ回路
とＹＵＶ−ＲＧＢ変換回路のブロック図である。

【図３】図３は、ＹＶ−Ｒ変換に用いられるＶ×２^-nの
８ビットの各項のビットの広がりを示す概略説明図であ
る。

【図４】図４は、ＹＶ−Ｒ変換回路の一例を示すブロッ
クである。

【図５】図５は、図４の各回路の出力データを説明する
ための概略説明図である。

【図６】図６は、図３に示すクリッピング回路の一例を
示す回路図である。

【図７】図７（Ａ）〜（Ｃ）は、ＹＶ−Ｒ変換、ＹＵ−
Ｂ変換及びＹＵＶ−Ｇ変換の手法を模式的に示す模式図
である。

【図８】図８は、図７（Ａ）に示す手法に基づき設計さ
れたＹＶ−Ｒ変換回路のブロック図である。

【図９】図９は、図８の各回路の出力データを説明する
ための概略説明図である。

【図１０】図１０は、図７（Ｂ）に示す手法に基づき設
計されたＹＵ−Ｂ変換回路のブロック図である。

【図１１】図１１は、図７（Ｃ）に示す手法に基づき設
計されたＹＵＶ−Ｇ変換回路のブロック図である。

【図１２】図１２は、電子機器のブロック図である。

【図１３】図１３は、電子機器の一例であるプロジェク
タの概略説明図である。

【図１４】図１４は、電子機器の一例であるパーソナル
コンピュータの外観図である。

【図１５】図１５は、電子機器の一例であるページャの
分解斜視図である。

【図１６】図１６は、外付け回路を備えた液晶表示装置
の一例を示す概略斜視図である。

【図１７】図１７は、ＹＵＶ信号の分離する動作を示す
タイミングチャートである。

【符号の説明】

１０ コントロールボード １２，１８ アナログ−デジタルコンバータ １４ デジタルクロマ回路 １６ ＹＵＶ−ＲＧＢ変換回路 １６Ａ 遅延回路 １６Ｂ Ｕ／Ｖ分離回路 １６Ｃ ＹＶ−Ｒ変換回路 １６Ｄ ＹＵＶ−Ｇ変換回路 １６Ｅ ＹＵ−Ｂ変換回路 ２０ グラフィックコントローラ ３０ ＬＣＤ ３２ ＬＣＤコントローラ ４０ （Ｖ−１２８）演算部 ４１ （Ｕ−１２８）演算部 ４２，７６，１００，２０２ １ビットシフト回路 ４４，１０２，２１０ 一乗差加算器 ４６，５２，５６，７０，８６，１０８，２０４，２１
６ ２ビットシフト回路 ４８，６０，６２，７８，８４，９２，１０６，１１２
加算器 ５０，１１４ ５ビットシフト回路 ５４，７２，１１０，２１４ 二乗差加算器 ５８，８８，２１２ ０乗差加算器 ６４ クリッピング回路（輝度制限回路） ８０，１０４ ３ビットシフト回路 ８２，９０，１１８，２２８，２３２，２３６ 遅延回
路 １１６，１２０，２２４，２２６，２３０，２３４，２
４０ 加算器 ２１８ ８ビットシフト回路 ２２０ ７ビットシフト回路 ２２２ ４ビットシフト回路 ２３８ 符号反転回路

Claims (9)

【特許請求の範囲】
1. 【請求項１】 デジタル輝度信号Ｙとデジタル色差信号
   Ｕ，Ｖを、デジタル色信号Ｒ，Ｇ，Ｂに変換するＹＵＶ
   −ＲＧＢデジタル変換回路において、 デジタル輝度信号Ｙとデジタル色差信号Ｖから色信号Ｒ
   に変換するＹＶ−Ｒ変換部と、 デジタル輝度信号Ｙとデジタル色差信号Ｕ，Ｖから色信
   号Ｇに変換するＹＵＶ−Ｇ変換部と、 デジタル輝度信号Ｙとデジタル色差信号Ｕから色信号Ｂ
   に変換するＹＶ−Ｂ変換部と、 を有し、 各変換部は、デジタル色差信号に乗算される小数を含む
   係数が２^-n（ｎは自然数）の有限数の項に近似展開され
   た各項同士を加算するために、 入力信号をビットシフトさせて、入力信号×２^-k（ｋ
   は、ｋ≦ｎとなる自然数）を出力し、１又は複数回のビ
   ットシフトにより各々の２^-nの項を演算する各段に設け
   られたの複数のビットシフト回路と、 乗数ｋの値が異なる２組の入力信号×２^-kの項の加算を
   実施する各段に設けられた複数の加算器と、 を有し、加算される２組の項の各乗数ｋの差が同じとな
   る組合せの加算を、一つの加算器で共用したことを特徴
   とするＹＵＶ−ＲＧＢデジタル変換回路。
2. 【請求項２】 請求項１において、 前記複数の加算器は、複数の２^-nの項のうち値が小さい
   項と対応する項同士の加算を優先して行うように多段に
   接続され、前段の加算器の出力を前記ビットシフト回路
   にてビットシフトさせた時に、次段の加算器での加算以
   降に足される相手が無い下位ビットを脱落させながら複
   数回の加算を実施することを特徴とするＹＵＶ−ＲＧＢ
   デジタル変換回路。
3. 【請求項３】 請求項１又は２において、 ＹＵＶ−Ｇ変換部は、色差信号Ｕ×２^-i（ｉはｉ≦ｎと
   なる自然数）の項と色差信号Ｖ×２^-j（ｊはｊ≦ｎとな
   る自然数）の項との２組の項を加算する複数の加算器を
   有し、２組の項の各乗数の差（ｉ−ｊ）が同じ組合せの
   加算を、一つの加算器にて共用したことを特徴とするＹ
   ＵＶ−ＲＧＢデジタル変換回路。
4. 【請求項４】 請求項１乃至３のいずれかにおいて、 最終段の加算器からは、所定ビットの加算出力と共に桁
   上がり信号とが出力され、 前記最終段の加算器の出力を入力し、前記桁上がり信号
   に基づいて前記所定ビットの加算出力を強制的にオール
   １とする輝度制限回路をさらに設けたことを特徴とする
   ＹＵＶ−ＲＧＢデジタル変換回路。
5. 【請求項５】 請求項４において、 各変換部は、色差信号Ｕ又はＶから所定の階調値を減算
   する演算器を有し、 最終段の加算器からは、所定ビットの加算出力及び桁上
   がり信号と共に、前記演算器の出力がマイナスであった
   ことを示すマイナス符号信号が出力され、 前記輝度制限回路は、前記マイナス符号信号に基づいて
   前記所定ビットの加算出力を強制的にオール０とするこ
   とを特徴とするＹＵＶ−ＲＧＢデジタル変換回路。
6. 【請求項６】 請求項１乃至５のいずれかにおいて、 デジタル色差信号に乗算される係数が２^-nの複数の項に
   近似展開された総展開数は、ＲＧＢの各信号のＳＮ比が
   ６０ｄＢ以上となる有限数に設定されることを特徴とす
   るＹＵＶ−ＲＧＢデジタル変換回路。
7. 【請求項７】 請求項１乃至６のいずれかに記載のＹＵ
   Ｖ−ＲＧＢデジタル変換回路と、 ＲＧＢ信号に基づいて画像表示する画像表示部と、 ＹＵＶ−ＲＧＢデジタル変換回路の出力であるＲＧＢ信
   号に対して、前記画像表示部の駆動に適した処理を実施
   する信号処理回路と、 前記信号処理回路の出力に基づいて、前記画像表示部を
   駆動する駆動回路と、 を有することを特徴とする画像表示装置。
8. 【請求項８】 請求項７において、 前記画像表示部は、一対の基板間に液晶を封入した液晶
   パネルであることを特徴とする画像表示装置。
9. 【請求項９】 請求項７又は８に記載の画像表示装置
   と、前記画像表示装置に電力を供給する電源装置とを有
   することを特徴とする電子機器。