WO1998033330A1

WO1998033330A1 - Circuit de conversion yuv-rgb et dispositif d'affichage et equipement electronique utilisant ce circuit et dispositif

Info

Publication number: WO1998033330A1
Application number: PCT/JP1998/000282
Authority: WO
Inventors: Kenichiro Yajima; Masanori Konishi
Original assignee: Seiko Epson Corporation
Priority date: 1997-01-24
Filing date: 1998-01-22
Publication date: 1998-07-30
Also published as: EP0901291A4; JPH10210499A; US6356277B1; JP3684740B2; EP0901291A1

Description

明細書

Y U V— R G Bデジタル変換回路並びにそれを用いた画像表示装置及び電子機器

[技術分野]

本発明は、デジタル輝度信号 Yとデジタル色差信号 U， Vを、デジタル色信号 R， G , Bに変換する Y U V— R G Bデジタル変換回路と、それを用いた画像表示装置と、その画像表示装置を用いた電子機器に関する _c [背景技術]

画像表示装置を有する電子機器として、たとえばプロジェクタを例に挙げれば、

このプロジェクタの液晶表示装置は、一対の基板間に液晶を封入した液晶パネルと、入力された R G B信号に対して、液晶パネルの駆動に適した例えばガンマ補正、極性反転等の信号処理を実施する信号処理回路と、この信号処理回路の出力に基づいて液晶パネルを駆動する駆動回路と、を有する。

ここで、液晶表示装置の小型化の要請から、信号処理回路を I C化する必要があり、従って、液晶表示装置の信号処理回路には、デジタルの R G B信号を供給する必要がある。

この液晶表示装置に供給される R G B信号は、プロジュクタ本体のコントロールボードより出力される。このコントロールボードには、輝度信号 Y及び色差信号 U， Vを R G B信号に変換する Y U V— R G B変換回路が設けられる。ここで、コントロールボードでは R G B信号に各種処理を施す必要があり、この処理を V R A Mなどのメモリを用いるので、コント口一ルボードでの信号処理はデジタル処理が適しており、 Y U V 一 R G B変換回路での Y U V - R G B変換をデジタルにて行うと効率がよい。

YU V信号と R G B信号とは、各信号を 8ビット（= 2 5 6階調）とすると、下記の関係にある。

R=Y+(V-128)X 1.371 … ( 1 )

G=Y-(V-128)X 0.337-(U-128)X 0.698 … （ 2 )

B=Y+(U-128)X 1.733 … ( 3 )

なお、色差信号 U又は Vから減算される 1 2 8の値は、 2 5 6階調の中間値であり、フル階調の数によって異なる。このように、色差信号 U， Vからフル階調値の中間値を減算する理由は、式（ 1 ) 〜（ 3 ) に示す各係数が、フル階調値の中間値の時を 0 として正、負となる色差信号に乗算される必要があるからである。

ここで、（V— 1 2 8 ) 及び（U— 1 2 8 ) に乗算される係数は、それぞれ 1. 3 7 1、 0. 3 3 7、 0. 6 9 8、 1 . 7 3 3のように小数を含んでいる。

このような小数の積をロジックで実現するには、この小数を 2— ⁿ ( n は自然数）の和に展開して演算する方法が知られている。例えば（V— 1 2 8 ) X 0. 5 - (V— 1 2 8 ) X 2— ¹は、（V— 1 2 8 ) のデジタル値を 1 ビットだけ下位にシフトすれば求められ、同様にして、（V— 1 2 8 ) X 2— "は nビットだけ下位にシフトすることで、各乗数（一 n ) 毎に容易に演算することができる。

上述した各係数を 2一¹¹の和に展開すると、下記の通りとなる。

1.371 2⁰+2-²+2-⁴+2-⁵+2-⁶+2-⁷+2-9+2-¹⁰

+2-Π+2-12+2-13+2-16+··· 0.337 = 2-2+2-⁴+2-⁶+2-⁷+2-¹⁰+2-¹⁴+2-¹⁶+2-¹⁷

+ 2- 19+2-24+2-25+ · · ·

0.698 ^ 2-¹+2-³+2-⁴+2-⁷+2-⁹+2-¹¹+2·¹²+2·¹⁹

1.733 ^ 2°+2·¹+2-³+2-⁴+2-⁵+2-⁷+2-⁸+2-⁹

+2- 11+2- 14+2- 16+2- 17+ · ' ·

上述の係数は、展開数を有限とする限り、近似したものしか使用できない。ここで、この係数を多項にわたって展開すれば、より正確な値を用いることができる力回路規模が大きくなつてしまう。一方、回路規模を小さくしょうとして展開数を少なくし過ぎれば、演算誤差がより大きくなる。このように、係数の展開数は、回路規模の観点と演算誤差の観点との双方を考慮して決定する必要がある。

次に、展開数を決定した後の演算回路の規模について考察すると、例えば上述の（ 1 ) 式にて係数 1 . 3 7 1 を 7項まで展開して近似するものとした場合、これらの各項を順番に加算すると 6つの加算器が必要となり、回路規模も増大する。また、例えばデータを 8 ビットとすると、最上位の 2 °の項は整数部のみで 8 ビット要し、最下位の 2 ^sの項では小数部のみで 8 ビット要し、演算過程では整数部及び小数部のトータルで 1 6 ビット要し、これによつても回路規模は増大してしまう。

[発明の開示]

そこで、本発明の目的とするところは、デジタル Y U V信号からデジタル R G B信号に変換するための各変換部において、デジタル色差信号に乗算される小数を含む係数が 2 _ ⁿの有限数の項に近似展開され、その各項同士を加算するための加算器の数を少なくして回路規模を縮小することができる Y U V— R G Bデジタル変換回路並びにそれを用いた画像表示装置及び電子機器を提供することにある。

本発明の他の目的は、 2 の各項同士を加算する演算過程において、不要なビットを切り捨てることで回路規模を縮小することができる Y U V - R G Bデジタル変換回路並びにそれを用いた画像表示装置及び電子機器を提供することにある。

本発明のさらに他の目的は、理論値以外の規格外の入力値があっても、表示が反転することのない R G B信号を出力することができる Y U V— R G Bデジタル変換回路並びにそれを用いた画像表示装置及び電子機器を提供することにある。

請求項 1 の発明は、デジタル輝度信号 Yとデジタル色差信号 U， Vを、デジタル色信号 R， G , Bに変換する Y U V— R G Bデジタル変換回路において、デジタル輝度信号 Yとデジタル色差信号 Vから色信号 Rに変換する Y V— R変換部と、

デジタル輝度信号 Yとデジタル色差信号 U， Vから色信号 Gに変換する Y U V— G変換部と、

デジタル輝度信号 Yとデジタル色差信号 Uから色信号 Bに変換する Y U— B変換部とを有し、

各変換部は、デジタル色差信号に乗算される小数を含む係数が 2—ⁿ ( n は自然数）の有限数の項に近似展開された各項同士を加算するために、入力信号をビットシフトさせて、入力信号 X 2—^k ( kは、 k n となる自然数）を出力し、 1又は複数回のビットシフトにより各々の 2—^πの項を演算する各段に設けられたの複数のビットシフト回路と、

乗数 kの値が異なる 2組の入力信号 X 2 _ ^¾の項の加算を実施する各段に設けられた複数の加算器と、

を有し、加算される 2組の項の各乗数 kの差が同じとなる組合せの加算を、一つの加算器で共用したことを特徴とする。

請求項 1 の発明によれば、例えば Y V信号より R信号に変換するに際して、例えば V X ( 2。 + 2— ² + 2— ⁴ + 2— ⁵ + 2 _ ⁶ + 2— ⁷ + 2— ⁸ ) が演算される力、このうち、例えば 2—⁷ + 2—⁸、 2—⁵ + 2— ⁶は共に一乗差の加算である。そこでまず、 V X 2— ¹を 1段目のビットシフト回路を用いて得た後、各々の乗数 kの差が一乗差となる V X 2 — ¹と V X 2。との加算を行う。この V ( 2 ° + 2 ¹ ) を、ビットシフト回路で下位側に 5 ビットシフトすれば 2— ⁵ + 2— ⁶が得られ、他のビットシフト回路にて下位側に 7ビットシフトすれば 2 _ ⁷ + 2 ⁸が得られる。このように、一つの加算器を乗数差の等しい項の加算に共用できるため、回路規模を縮小できる。

請求項 2の発明は、請求項 1 において、

前記複数の加算器は、複数の 2— ⁿの項のうち値が小さい項と対応する項同士の加算を優先して行うように多段に接続され、前段の加算器の出力を前記ビットシフト回路にてビットシフトさせた時に、次段の加算器での加算以降に足される相手が無い下位ビットを脱落させながら複数回の加算を実施することを特徴とする。

請求項 2の発明によれば、最終出力のデータの桁への桁上がりに無関係な桁を、演算の途中にて切り捨てることができるため、演算ビット数が低減し、回路規模を縮小することができる。

請求項 3の発明は、請求項 1又は 2 において、

Y U V - G変換部は、色差信号 U X 2 — ' ( i は i ≤ n となる自然数）の項と色差信号 V X 2 - ' ( j は j n となる自然数）の項との 2組の項を加算する複数の加算器を有し、 2組の項の各乗数の差（ i 一 j ) が同じ組合せの加算を、一つの加算器にて共用したことを特徴とする。

Y U V— R G B変換部は、色差信号として U， Vが用いられ、色差信号 U同士の例えば一乗差の項を加算する加算器と、色差信号 V同士の一乗差の項を加算する加算器とは、入力されるデータが U， Vと異なるため、この場合には加算器を共用できない。請求項 3の発明のように構成すれば、色差信号 U X 2 と色差信号 V X 2 一 iとは一つの加算器に共通して入力させることができるため、加算器の数が減って回路規模が縮小する。

請求項 4の発明は、請求項 1乃至 3のいずれかにおいて、

最終段の加算器からは、所定ビットの加算出力と共に桁上がり信号とが出力され、

前記最終段の加算器の出力を入力し、前記桁上がり信号に基づいて前記所定ビットの加算出力を強制的にオール 1 とする輝度制限回路をさらに設けたことを特徴とする。

請求項 4の発明によれば、最終段の加算器の最大値を超える規格外の値が出力される場合でも、輝度制限回路により強制的に最大値に修正でき、画質を向上させることができる。

請求項 5の発明は、請求項 4 において、

各変換部は、色差信号 U又は Vから所定の階調値を減算する演算器を有し、最終段の加算器からは、所定ビットの加算出力及び桁上がり信号と共に、前記演算器の出力がマイナスであったことを示すマイナス符号信号が出力され、前記輝度制限回路は、前記マイナス符号信号に基づいて前記所定ビットの加算出力を強制的にオール 0 とすることを特徴とする Y U V— R G Bデジタル変換回路。

請求項 5の発明によれば、規格外の入力により最終段の加算器の出力がマイナスの値となっても、輝度制限回路により最小輝度の値に強制的に修正されるので、画質を向上させることができる。

請求項 6の発明は、請求項 1乃至 5のいずれかにおいて、

デジタル色差信号に乗算される係数が 2— ⁿの複数の項に近似展開された総展開数は、 R G Bの各信号の S N比が 6 0 d B以上となる有限数に設定されることを特徴とする。

請求項 6の発明によれば、展開数を有限としても、 S N比が 6 0 d B 以上の精度を得ることができ、デジタルにて Y U V— R G B変換を実施しながら、所定以上の画質をの画像を再生することができる。

請求項 7〜 9の各発明は、請求項 1乃至 6のいずれかに記載の Y U V - R G Bデジタル変換回路を含む画像表示装置及び電子機器を定義してレ、る。

[図面の簡単な説明]

図 1 は、本発明の一実施例の電子機器のうちの液晶表示に必要な回路部を示すプロック図である。

図 2は、図 1 に示す回路のデジタルクロマ回路と Y U V— R G B変換回路のブロック図である。

図 3は、 Y V— R変換に用いられる V X 2— ^πの 8 ビットの各項のビットの広がりを示す概略説明図である。

図 4は、 Y V— R変換回路の一例を示すプロックである。

図 5は、図 4の各回路の出力デ一タを説明するための概略説明図である。

図 6は、図 3に示すクリッビング回路の一例を示す回路図である。図 7 ( A) 〜（C) は、 Y V— R変換、 Y U— B変換及び Y U V— G 変換の手法を模式的に示す模式図である。

図 8は、図 7 ( A) に示す手法に基づき設計された YV— R変換回路のブロック図である。

図 9は、図 8の各回路の出力データを説明するための概略説明図である。

図 1 0は、図 7 (B) に示す手法に基づき設計された Y U— B変換回路のブロック図である。

図 1 1 は、図 7 (C) に示す手法に基づき設計された Y U V— G変換回路のブロック図である。

図 1 2は、電子機器のプロック図である。

図 1 3は、電子機器の一例であるプロジヱクタの概略説明図である。図 1 4は、電子機器の一例であるパーソナルコンピュータの外観図で

¾)る。

図 1 5は、電子機器の一例であるページャの分解斜視図である。図 1 6は、外付け回路を備えた液晶表示装置の一例を示す概略斜視図である。

図 1 7は、 Y U V信号の分離する動作を示すタイミングチャートである。

図において、各符号はそれぞれ以下のものを示す。

1 0 コントロールボード

1 2 , 1 8 アナログ一デジタルコンバータデジタルクロマ回路

6 Y U V - R G B変換回路

6 A 遅延回路

6 B U/ V分離回路

6 C Y V— R変換回路

6 D Y U V— G変換回路

6 E Y U— B変換回路

0 グラフィックコントローラ

0 L C D

2 L C Dコントローラ

0 (V— 1 2 8 ) 演算部

1 (U - 1 2 8 ) 演算部

,76,100,202 1 ビットシフト回路

,102,210 一乗差加算器

,52,56,70,86,108,204,216 2 ビットシフト回路,60,62,78,84,92,106,112 加算器

0， 1 1 4 5ビットシフト回路

,72,110,214 二乗差加算器

,88,212 0乗差加算器

4 クリツビング回路（輝度制限回路）

0， 1 0 4 3ビットシフト回路

,90,118,228,232,236 遅延回路

6,120,224,226,230,234,240 力 [I算器

1 8 8 ビットシフト回路 2 2 0 7 ビットシフト回路

2 2 2 4 ビットシフト回路

2 3 8 符号反転回路

[発明を実施するための最良の形態]

以下に図面に示した本発明の実施の形態を参照しながらさらに詳しく説明する。

(装置全体の構成）

図 1は、本発明の実施例にかかる例えばプロジヱクタ等の電子機器の液晶表示にかかる構成部分のプロック図を示している。図 1 において、電子機器のコントロールボード 1 0には、コンポジットビデオ信号を入力してアナログ一デジタル変換するアナ口グーデジタル変換器（ A D C ) 1 2 を有する。 A D C 1 2の後段には、デジタルクロマ回路 1 4が設けられている。このデジタルクロマ回路 1 4は、デジタル化されたビデオ信号より、輝度信号 Yと時分割の複合信号である U Z V信号とを分離するものである。デジタルクロマ回路 1 4の出力を図 1 7に示す。図 1 7 に示す数値は画素番号を示し、輝度信号 Yは、 1画素あたり 8 ビットの情報を持つ。一方色差信号の複合信号 U Z Vは、隣接する 2画素で U信号と V信号とは同じ信号が共用され、 2画素あたりに U， V共それぞれ 8 ビットの情報を持つ。

この Y信号及び U / V信号を入力する Y U V— R G B変換回路 1 6は. Y U V信号を R G B信号に変換するもので、図 2 に示すように、輝度信号 Yを遅延させる遅延回路 1 6 Aと、時分割の複合信号である U Z V信号をパラレルな U信号及び V信号に分離する U Z V分離回路 1 6 Bとを有する。遅延回路 1 6 Aから出力される Y信号と、 U / V分離回路 1 6 Bから出力される U信号及び V信号は、図 1 7に示すように並列に出力される。

さらに、この YUV— R G B変換回路 1 6は、図 2に示す通り、 Y V — R変換回路 1 6 Cと、 YUV— G変換回路 1 6 Dと、 YU— B変換回路 1 6 Eとを有する力'、その詳細は後述する。

このコントロールボード 1 0には、アナログ P C (パーソナルコンビュ一タ）信号を入力する AD C 1 8が設けられ、この AD C 1 8はアナログの R G B信号をデジタルに変換して出力する。

Y U V - R G B変換回路 1 6又は A D C 1 8からデジタル R G B信号を入力するグラフィックコントローラ 2 0は、グラフィック表示のための種々のデジタル処理を実施する。このために、グラフィックコント口ーラ 2 0は V RAMを有し、デジタル R G B信号を V RAMに格納して各種処理を実施する。例えば、 AD C 1 2を介して入力されたビデオ信号が C R T用のガンマ補正がかけられているため、これを元に戻すガンマ補正処理がグラフィックコントローラ 2 0で実施される。さらには、飛び越し走査のための処理がグラフィックコントローラ 2 0にて実施される。

グラフィックコントローラ 1 0からの出力は、図 1 に示す L C D 3 0 を駆動コントロールする L C Dコントローラ 3 2に供給される。この L C Dコント口一ラ 3 2でも、 R G B信号に対してデジタル処理が実施され。例えば、この L C Dコントローラ 3 2では、 L C D 3 0の印加電圧 —透過率特性に応じたガンマ補正処理、極性反転駆動のための信号反転処理、駆動周波数を下げるための信号処理、さらにはアンプのばらつきを画像上にて見え難くするための信号処理などが実施される。なお、 L C D 3 0は、スイッチング素子を用いない単純マトリックス液晶表示パネル、 T F Tで代表される三端子スィツチング素子あるいは M I Mにて代表される二端子スィツチング素子を用いたァクティブマトリックス液晶表示パネル、強誘電液晶表示パネルなど、種々のタイプの ¾：晶パネルを用いること力⁵'できる。

次に、本発明の特徴的構成である Y U V— R G B変換回路 1 6 について、図 3以降を参照して説明する。

(色差信号に乗算される係数の 2 の展開数について）

Y U V— R G B変換回路 1 6は、上述した式（ 1 ) 〜（ 3 ) に基づいて、それぞれ R G Bの各色信号を演算して出力するものである力色差信号に乗算される係数の 2一¹¹の展開数についてまず検討する。

式（ 1 ) 〜（ 3 ) に示す各係数を展開した項である 2 の nをどこまで持つかで、その近似された係数に基づき演算回路を設計した場合の各色 R G Bの S N比を計算することができ、展開数と S N比との関係を、下記の表 1 に示す。

【表 1 】

ここで、上記の表 1 より明らかなように、展開数が少ない場合ほど演算精度は低下し、この演算精度の低下に起因してノィズが増えるため、

S N比は低下する。なお、上記表 1 において、 ηの数が変わったにも拘わらず S N比が変化していないのは、 nの上限におさまりかつ誤差をより小さくするような項が存在しないからである。

本発明者等の考察によれば、演算回路の S N比が 6 0 [ d B] 以上あれば、液晶表示上の画質に問題ないことが分かり、現在のレーザデイスクの S N比が 4 0 [ d B ] であることを考えると、このことの妥当性が裏付けられる。ここで、本実施例では、この Y U V— R G B変換回路 1 6 を I Cで構成し、この Y UV— R G B変換 I Cが将来的に長く使用されることを考慮して、回路の S N比の下限を 7 0 [ d B] に設定した。この場合の、各係数の展開は下記の式（ 4 ) 〜（ 7 ) の通りである。

1. 3 7 1 = 2。+ 2— ²+ 2 - ⁴+ 2— ⁵+ 2 - ⁶+ 2 - ⁷+ 2 - ⁸ ··· ( 4 ) 0. 3 3 7 ^ 2— ²+ 2—⁴+ 2 ^{_ 6}+ 2— ⁷+ 2 - " '·· ( 5 ) 0.6 9 8 = 2— 42— ³+ 2 ^{_ 4}+ 2— ⁷+ 2— ⁹ ···( 6 )

1.733= 2⁰+2一¹ + 2 ^_2+2 ^{_ 3}+2一 ⁴ +2— ⁵+2— ⁷+2— ⁸+2— ⁹ ··· ( 7 ) なお、回路の S Ν比の下限を変更する場合の展開数に関しては、上記の表 1 を考慮して決定することができる。

( Y U V— R G Β変換回路の構築原理）

次に、上記（ 1 ) の演算式及び（ 4 ) の展開式に従って、輝度信号 Υ 及び色差信号 Vを R信号に変換する回路を例に挙げて、本発明の変換回路の構築の手法について説明する。

図 3は、式（ 4 ) の展開式に用いられる 21が乗算される（V— 1 2 8 ) が 8 ビットとされ、その乗算した結果の各項のビットの広がり示している。

ここで、本発明者等が注目した点は、（ 4 ) 式を（ 1 ) 式の（V— 1 2 8 ) に乗算した結果の最終出力が、図 3中の 2。〜 2⁷の桁に存在する 8 ビットであり、それ以外の桁は、式（ 4 ) の加算途中において 2 °〜 2 ⁷の桁まで桁上がされるものだけを考慮すれば良いことである。

従って、 2 〜 2 ⁷のいずれの桁にも影響の無い項は、演算過程において無視すしても演算精度は確保され、しかも演算途中のビット数を低減することで回路規模を縮小することができる。

ここで、図 3 に示す 7項のうち、値の大きな上位の項から順次加算するとすれば、 2 以下の桁は、最後の演算まで 2 。以上の桁に桁上がりする可能性があり、これでは演算途中での下位側ビットを省略することはできず、回路規模は縮小されない。

そこで、本発明者等は、図 3 に示す 7項のうち、値の小さな下位の項から優先して加算することとした。

例えば、図 3の下位側の 2項である 2 ⁸の項 + 2 ⁷の項をまず加算する場合を考察すると、 2 _ ⁸の項の最下位ビットである 2— ⁸の桁は、今後も一切加算される相手がなく、桁上がりに無関係な演算上不要な桁であることが分かる。また、 2— ⁸の項 + 2— ⁷の項の演算が終了した後は、その演算結果のうちの 2— ⁷の桁も、今後は一切加算される相手がなく、桁上がりに無関係な演算上不要な桁であることが分かる。

このように、図 3 に示す 7項のうち、値の小さな下位の項から優先して加算することにより、演算上無駄な下位側の桁を切り捨てることができ、加算器のビット数が少なくて済むため、これにより回路規模を縮小することができる。

次に、図 3 に示す 7項を加算する加算器について考察する。図 3 に示す 7項のうち、値の小さな下位の項から順番に加算するとすれば、 6つの加算器が必要となる。ここで、デジタル値の特性として、 8 ビット X 2 ^kの演算は、その 8 ビットデータを下位側に k ビットシフトするビットシフト回路にて実現できることは上述した通りである。

本発明者等は、図 3に示す 7項の中に、 2— ⁿの乗数（― _n ) の差が同じとなる加算の組合せが、複数組存在することに着目した。例えば、乗数（一 n ) の差が一乗差となる加算の組合せとして、（ 2— ⁸の項 + 2—⁷ の項）の組合せと、（ 2 ^{_ 6}の項 + 2 ⁵の項）の組合せとの 2組存在する _c このとき、加算器の入力として、（V— 1 2 8 ) 力、 1 ビットシフト回路を通過する前後の 2入力とすれば、この加算器は（V 1 2 8 ) X ( 2 ⁰ + 2 ^{_ 1} ) を出力できる。この加算器の出力を、下位側に 7 ビットシフトすれば、（ 2 ⁸の項 + 2 ⁷の項）の演算結果が得られ、下位側に 5 ビットシフトすれば、（ 2 ^{_ 6}の項 + 2 ^{_ 5}の項）が得られる。

このように、この加算器は、 2— ^πの乗数（一 η ) の差が同じであれば、 ηの値に拘わらず共用できるのであり、以下の実施例では、この手法により加算器の数を低減している。

( Y V— R変換回路の一構成例）

上述の構築原理に従って作成された Y U V— R G Β変換回路は、上述の式（ 1 ) 〜（ 3 ) のとおり 3つの変換回路を含むが、その一例を、図 4 に示す Υ V— R変換回路を例に挙げて説明する。

図 4 に示す Υ V— R変換回路への入力は、 8 ビットの輝度信号 Υ及び色差信号 Vである。色差信号 Vは（V— 1 2 8 ) 演算部 4 0に入力し、 V— 1 2 8の演算が実施される。この演算は、デジタル値の特性上、 8 ビット色差信号 Vの最上位ビットを反転させるだけで実施できる。この値を、図 5に示す通り Αで示す。この 8 ビットデータ Aは、一 1 2 8 〜 0〜 + 1 2 7の正又は負の値となり、データ自体は 8 ビットで表現できる。ここで、データ Aは正の値の最大値が 1 2 7であるため、データ A が正であれば、 2⁷のビットは必ず " 0 " である。データ Aが負の時は、例えば A =— 1のときは、 2 °〜 2⁷の各ビットがオール 1 となり、 A = 一 2の時には 2。のビットのみ力 " 0 " となるように表される。従って、データ Aが負の時には、 2⁷のビットが必ず " 1 となる。このように、本実施例では、データ Aの最上位ビットの値を、図 5に示すように符号ビットとし、このことを利用して、後述するクリッピング回路 6 4 にて符号に基づく階調制限処理を実施している。なお、データ Aの情報は上記のものに限らず、例えば A =— 1 2 8のとき 2 °〜 2⁷の各ビットをォ —ル 0 とし、 A = + l 2 7のとき 2 °〜 2⁷の各ビットをオール 1 とし、データ Aが正の時には 2⁷のビットは必ず " 1 " となり、データ Aが負の時には 2⁷のビットは必ず " 0 " となるようにしてもよい。

図 4 に示す回路では、 Y Vから Rへの変換を下記の式（ 8 ) の通り、第 1項から第 4項に分けて実施している。

R - Y + (V— 1 2 8 )

X ( 2。+ 2— ²+ 2— ⁴+ 2 -⁵+ 2 + 2—⁷+ 2—⁸) =第 1項 +第 2項 +第 3項 +第 4項第 1項 = [ ( V - 1 2 8 ) X ( 2—⁷+ 2—⁸) ]

第 2項 = [ (V— 1 2 8 ) X ( 2—⁵+ 2—⁶) ]

第 3項 = [ (V— 1 2 8 ) X ( 2 "²+ 2一⁴) ]

第 4項 = [Y+ (V- 1 2 8 ) X 2。] … （ 8 ) そして、図 4 において、第 1項 +第 2項 = [ (V 1 2 8 ) X ( 2 "⁷ + 2— ⁸) ] + [ (V— 1 2 8 ) X ( 2— + 2— ⁶) ] の演算を実施するために、第 1段目に 1 ビットシフト回路 4 2、第 2段目に一乗差加算器 4 4、第 3段目に加算器 4 6、第 4段目に加算器 4 8、第 5段目に 5 ビットシフト回路 5 0を設けている。

上述の第 1項及び第 2項は、 2— ^πの乗数（一 η ) の差が一乗差であり、この 2組の演算に一乗差加算器 4 4 を兼用している。この第 1項 +第 2 項の演算を図 4及び図 5を参照して説明する。なお、上述したデータ A を 1 ビットシフト回路 4 2 を通過させることで、図 5に示すように、デ一夕 Aが下位側に 1 ビットシフトされたデータ Bを得る。この 1 ビットシフトの際に、デー夕 Aの最上位の符号ビットの値をデータ Bの 2 ⁷のビットに付加して、符号拡張を行う。したがって、

データ Bは 9 ビットとなる（図 5参照）。なお、以降の k ビットシフトの際にも、ビットシフト後のデータの上位側の k個の桁には、ビットシフト前の最上位ビットの符号ビットが付加される符号拡張が実施される ₍ 次に、 A + Bを演算する一乗差加算器 4 4の出力 Cとして、 ( V - 1 2 8 ) X ( 2 °+ 2— が得られる。この A + Bの演算を含めて全ての加算演算は、同一桁のビット値同士（桁上がりビット及び符号ビットの桁も含む）を桁上がりを考慮して加算して実施し、同一桁にデータがない場合（A + Bの場合の 2— ¹の桁）には 0を加算する。

このデータ Cは、図 5に示すとおり、データ部分の最下位桁が 2 ¹でデータ部分の最上位桁は 2⁶となる 8 ビットデータとなる。この加算時には桁上がりが生じるので、 2 ⁷の桁が桁上がりビットとなり、データ Cの 2⁸の桁が符号ビットとなり、トータル 1 0 ビットとなる。

このデータ C力⁵'、 2 ビットシフト回路 4 6にて下位側に 2 ビットシフトされて、データ D = ( V— 1 2 8 ) X ( 2—² + 2—³ ) が得られる。このデータ Dは、図 5に示すとおり、データ部分の最下位桁が 2 — ³でデータ部分の最上位桁は 2 ⁴となる 8 ビットデータに加えて、 2 ⁵の桁が桁上がりビットとなり、 2 ⁶〜 2 ⁸の 3 ビットが符号拡張されて符号ビットとなり、トータル 1 2 ビットである。

ところで、このデータ Dは、加算器 4 8にてデータ Cと加算されることになる力この加算時以降を含めて、データ Dの下位 2桁の 2— ³と 2 一 ²の桁のデータは、加算される相手が存在しない。したがって、データ Dの下位 2桁のデータは、図 5に示す通り切り捨てることができる。そうすると、加算器 4 8 の演算結果である C + D + E =(V- 128) X (20+2- 1+2-2+2-3)は、図 5に示す通り、データ Cと同様にデータ部分は 8 ビットとなり、この場合には 2 ⁷及び 2 ⁸の 2桁が桁上がりビットとして必要となり、 2 ⁹の桁が符号ビットとなる。

次に、データ Eは 5ビットシフト回路 4 8にて、下位側に 5 ビットシフトされ、データ Fが得られる。このデータ Fは、データ部分の最下位桁が 2 一 ⁶でデータ部分の最上位桁は 2 ¹となる 8 ビットデータに加えて、 2 ²及び 2 ³の 2桁が桁上がりビットとなり、 2 ⁴〜 2 ⁹の 5桁が符号拡張されて符号ビットとなり、トータル 1 6 ビットである。ところでこのデ —夕 Fは、後述する加算器 6 2 にて他のデータと加算されることになる if この加算時以降を含めて、データ Fの下位 2桁の 2— ⁶と 2 一 ⁵の桁のデータは、加算される相手が存在しない。したがって、データ Fの下位

2桁のデータは、図 5に示す通り切り捨てることができ、この結果、デ一夕 Fはトータル 1 4 ビットとなる。

次に、上述の式（ 8 ) の第 3項及び第 4項の演算について説明する。第 3項のの演算を実施する回路として、図 4の通り、 1段目の 2 ビットシフト回路 5 2 2段目の二乗差加算器 5 4 3段目の 2 ビットシフト回路 5 6が設けられている。

また、第 4項の演算のために 0乗差加算器 5 8が設けられている。そして、第 3項 +第 4項の加算を実施するために、加算器 6 0が設けられている。

まず、第 4項の演算について説明すると、（V— 1 2 8 ) 演算部 4 0 の出力 Aと輝度信号 Yとが 0乗差加算器 5 8 に入力され、その出力 Y + ( V— 1 2 8 ) X 2 °として、図 5に示すデータ Gが得られる。このデータ Gは、データ部分の最下位桁が 2。でデータ部分の最上位桁は 2

7 となる 8 ビットデータに加えて、 2 ⁸の桁が桁上がりビットとなり、

2 ⁹の桁が符号ビットとなり、トータル 1 0 ビットである。

次に、第 3項の演算について説明すると、まず、（V— 1 2 8 ) 演算部 4 0からのデータ A力、 2 ビットシフト回路 5 2 にて下位側に 2 ビットシフトされて、図 5に示すデータ Hが得られる。このデ一タ Hは、データ部分の最下位桁が 2 一 ²でデータ部分の最上位桁は 2 ⁴となる 7 ビットデータに加えて、 2 ⁵ 2 ⁷の桁が

符号拡張されて符号ビットとなり、トータル 1 0 ビットである。二乗差加算器 5 4は、このデータ Hとデータ Aとを加算し、 A + H = ( V - 1 2 8 ) X ( 2 ° + 2— ² ) として、図 5に示すデータ I を得る。このデ一タ I は、デ一タの最下位桁が 2 — ²でデータの最上位桁は 2 ⁶となる 9 ビットデータを有し、 2 ⁷の桁が桁上がりビットとなり、 2 ⁸の桁が符号ビットとなり、トータル 1 1 ビットである。このデータ I は、さらに 2 ビットシフト回路 5 6 により下位側に 2 ビットシフトされて、データ T となる。従って、このデータ J は、データ部分の最下位桁が 2 ⁴でデータ部分の最上位桁は 2 ⁴となる 9 ビットデータに加えて、 2 ⁵が桁上がりビットとなり、 2 ⁶〜 2 ⁸が符号拡張されて符号ビットとなり、トータル 1 3 ビットである。

第 3項 +第 4項の演算を実施する加算器 6 0の出力として、図 5に示す通りデータ Kが得られる。このデータ Kは、データの最下位桁が 2 でデータの最上位桁は 2 ⁷となる 1 2 ビットデータに加えて、 2 ⁸の桁が桁上がりビットとなり、 2 ⁹の桁が符号ビットとなり、トータル 1 4 ビットである。なお、データ Kでは、 2 ⁹以上のビットの桁上がりはデータとして不要であるので、 2 ⁹の桁に桁上がりデータを設ける必要はなレ

そして最後に、第 1項 +第 2項 +第 3項 +第 4項の演算を実施する最終段の加算器 6 2の出力として、図 5に示す通りデータ Lが得られる。この最終出力のデータ部分は 8 ビットでよいので、図 5の通り下位 4 ビットは切り捨てられ、 2 °〜 2 ⁷のデータ部分に加えて、 2 ⁸の桁が桁上がりビットとなり、 2 ⁹の桁が符号ビットとなる。

なお、規格内の入力 Y Vがあった場合には、 8 ビットの出力データ L の最小値は 0 ( 8 ビット全て 0 ) で最大値は 2 5 5 ( 8 ビット全て 1 ) となる。ただし、規格外の入力があった場合には、例えば出力データ L の値が 2 5 6 ( 8 ビットのデータ全て 0 ) となる場合があり、この場合の誤動作に備えてデータ Lは桁上がりビットを有している。また、他の例として、例えば出力データ L =一 1 ( 8 ビットのデータ全て 1 ) となる場合があり、この場合の誤動作に備えてデータ Lは符号ビットを有している。 (クリツピング回路について）

図 4に示すとおり、最終段の加算器 6 2の後段には、輝度制限回路として機能するクリッビング回路 6 4が設けられている。このクリツピング回路 6 4の機能は 2つあり、その一つは、上述の通り符号ビットがマイナスを示した場合の誤動作を解消するものである。このときには、データ Lを " 0 " とみなして良いため、データ Lの 2。〜 2⁷の各桁の 8 ビット全てを強制的に " 0 " にしている。

クリッピング回路 6 4の他の一つの機能は、データ Lに桁上がりがあつた場合の誤動作を解消するものである。このときには、データ Lは " 2 5 5 " とみなして良いため、データ Lの 2 °〜 2⁷の各桁のデータ 8 ビット全てを強制的に " 1 " にしている。

このクリッビング回路 6 2の一例を図 6 に示す。同図に示すように、符号ビット力 " 1 " であると、インバータを介して 8つのアンドゲートに " 0 " が入力されるので、 8 ビットの各桁の出力は強制的に " 0 " とされる。ここで、符号ビット力？ " 0 " である場合には、アンドゲートの一方の入力端には常に " 1 " が入力されるので、桁上がりビットカ？ " 0 " である限り、出力データ Lの 8 ビットがそのままオアゲート及びアンドゲ一トを介して出力される。一方、桁上がりビットカ？ " 1 " となった場合には、オア回路を介して全てのアンドゲートの他方の入力端に " 1 " が入力されるので、 8 ビットの各桁の出力は強制的に " 1 " とされる。

(YV— R変換回路の他の構成例について）

図 7 (Α) は、 YV— R変換回路の変形例を模式的に示している。図 7 ( Α) は図 4の実施例とは異なり、二乗差の加算器 7 2 を、 [ ( V— 1 2 8 ) X ( 2— ²+ 2— ⁴) ] と、 [ (V— 1 2 8 ) X ( 2— ⁵+ 2— ⁷) ] と、 [ (¥— 1 2 8 ) （ 2—⁶+ 2—⁸) ] の 3種の二乗差の加算に共用した例を示している。

図 7 (A) の Y V— R変換回路の詳細を図 8に、図 8中の信号 A〜 J を図 9に示す。なお、図 9に示す符号ビットと桁上がりビットは、図 4 , 図 5の実施例と同様である。図 8及び図 9において、（V— 1 2 8 ) 演算部 4 0からの出力データ Aは図 4 と同じであり、 2 ビットシフト回路 7 0の出力データ Bは、

B = (V— 1 2 8 ) X 2— ²となる。

その後段の二乗差加算器 7 2からの出力データ Cは、

C = (V— 1 2 8 ) X ( 2。+ 2 ^{_ 2}) となる。

さらにその後段の 1 ビットシフト回路 7 6からの出力データ Dは、

D = (V— 1 2 8 ) X ( 2— ¹ + 2— ³) となる。

さらにその後段の加算器 7 8からの出力データ Eは、

E=(V-128) X (20+2·¹+2-²+2-3)となる。

さらにその後段の 3 ビットシフト回路 8 0からの出力データ Fは、 F=(V-128) X (2-³+2·⁴+2-⁵+2-⁶)となる。

ここで、加算器 8 4 に入力される一方のデータ Cは、他方のデータ F が加算器 7 8 を経て得られる時間分だけ遅延させる必要があり、遅延回路 8 2 にて遅延され同期がとられる。加算器 8 4の出力データ Gは、

G二 (V-128) X (20+2-2+2-3+2-4+2-5+2-⁶)となる。

その後段の 2 ビットシフト回路 8 6からの出力データ Ηは、

H=(V-128) X (2·2+2·⁴+2-⁵+2-6+2·⁷+2-⁸)となる。

一方、 0乗差加算器 8 8からの出力データ I は、

Ι =Υ+ (V— 1 2 8 ) となり、これが遅延回路 9 0にて遅延されて、 2ビットシフト回路 8 6からの出力データ Hと同期がとられて、最終段の加算器 9 2に入力される。そして、この最終段の加算器 9 2からの出力データ J として、

j=Y+(V-128) X (2°+2·²+2-⁴+2-⁵+2-6+2-⁷+2-8)

が得られ、図 4 , 図 5の実施例と同じ結果が得られる。この出力データ J は、図 6に示すクリッビング回路 6 4に供給される。

( Y U— B変換回路の構成例について）

図 7 (B) は、 YU— B変換回路を模式的に示している。図 7 (B) の YU— B変換回路の詳細を図 1 0に示す。なお、図 1 0に示す各データも、上述の実施例同様に、符号ビットと桁上がりビットを有しているが、その詳細は省略する。図 1 0の実施例では、一乗差の 3種類の演算に、一乗差加算器 1 0 2を兼用している。

図 1 0において、（ U— 1 2 8 ) 演算部 4 1からの出力データ Aは図 4、図 8と同じであり、 1 ビットシフト回路 1 00の出力データ Bは、

B = (U - 1 2 8 ) X 2— ¹

となる。その後段の一乗差加算器 1 0 2からの出力データ Cは、

C = (U - 1 2 8 ) X ( 2。+ 2一¹)

となる。さらにその後段の 3 ビットシフト回路 1 0 4からの出力データ Dは、 D = ( U - 1 2 8 ) X ( 2 ^_3+ 2一⁴)

となる。さらにその後段の加算器 1 0 6からの出力データ Eは、

E = (U - 1 2 8 ) X + + - ³+ 2 - ⁴)

となる。

一方、（ U— 1 2 8 ) 演算部 4 1からの出力データ Aは、 2 ビットシフト回路 1 0 8にも入力され、その出力データ Fは、 F = (U - 1 2 8 ) X 2— ²

となる。その後段の二乗差加算器 1 1 0からの出力データ Gは、

G = (U - 1 2 8 ) X ( 2 °+ 2 - ²)

となる。その後段の加算器 1 1 2 には、データ D， Gが入力され、その出力データ Hとして、

H = (U - 1 2 8 ) X ( 2。 + 2— ² + 2— ³ + 2— ⁴)

となる。さらにその後段の 5 ビットシフト回路 1 1 4の出力データ I として、 I=(U-128)X (2-⁵+2- 7+2-⁸+2-⁹)

が得られる。データ H, Iが入力される加算器 1 1 6の出力データ J は、

J=(U-128) X (2°+2-¹+2-³+2-⁴+2-⁵+2-⁷+2-⁸+2-⁹)

となる。

さらに、輝度信号 Yは遅延回路 1 1 8にて遅延されて、データ J と同期がとられて最終段の加算器 1 2 0に入力され、その出力データとして、

K=Y+(U-128) X (2⁰+2-¹+2·³+2-⁴+2-⁵+2-7+2·8+2-9)

が得られ、式（ 7 ) と同じ結果が得られる。この出力データ Κは、図 6 に示すクリッピング回路 6 4 に供給される。

(YU V一 G変換回路の構成例について）

図 7 (C) は、 YU V— G変換回路の一例を模式的に示している。図 7 (C) の例では、一乗差加算器を 3種類の一乗差の項の加算に兼用している。ここで、上述の実施例と異なる点は、色差信号 U X 2— ¹と色差信号 V X 2つとの加算にあたり、各乗数の差（ i 一 j ) が同じ（本例の場合一乗差）となる組合せに、加算器を共用している点である。本実施例の場合には、色差信号 U同士の一乗差の項を加算する加算器と、色差信号 V同士の一乗差の項を加算する加算器とは、入力されるデータが U， Vと異なるため、この場合には加算器を共用できないからである。

この図 7 ( C ) の回路の詳細を図 1 1 に示す。図 1 1 において、（V - 1 2 8 ) 演算部 4 0の出力データ Aは、 2 ビットシフト回路 2 0 4及び 0乗差加算器 2 1 2 に入力され、（U— 1 2 8 ) 演算部 4 1の出力デ —タ Bは、 1 ビットシフト回路 2 0 2及び 0乗差加算器 2 1 2 に入力される。

まず、一乗差加算器 2 1 0のルートの演算から説明すると、データ B が入力される 1 ビットシフト回路 2 0 2からの出力データ Cは、

C = (U - 1 2 8 ) X 2 — ¹

となる。データ Aが入力される 2 ビットシフト回路 2 0 4の出力データ Dは、 D = (V - 1 2 8 ) X 2 — ²

となり、データ C， Dが入力される一乗差加算器 2 1 0からの出力データ Eは、 E = (U - 1 2 8 ) X 2 ~^J + (V— 1 2 8 ) X 2 一 ²

となる。このデータ Eは 2 ビットシフト回路 2 1 6 にて、下位側に 2 ビットシフトされて、その出力データ Fとして、

F - (U - 1 2 8 ) X 2 "³ + (V— 1 2 8 ) X 2 一 ⁴

が得られる。さらに、データ E, Fが入力される加算器 2 2 4からの出力データ Gとして、

G=(U-128)X (2-i+2-³)+(V-128)X (2-²+2-4)

が得られる。

次に、 0乗差加算器 2 1 2の演算ルートについて説明すると、データ A, Bが入力される 0乗差加算器 2 1 2からの出力データ Hとして、 H = (U - 1 2 8 ) + (V— 1 2 8 ) が得られる。このデータ Gは 7ビットシフト回路 2 2 0により下位側に 7ビットシフトされて、その出力データ I として、

1 = (U - 1 2 8 ) X 2 "⁷+ (V— 1 2 8 ) X 2一 ⁷

が得られる。一方、一乗差加算器 2 1 0からの出力データ Dは 8 ビットシフト回路 2 1 8にも入力され、その出力データ J として、

J = (U - 1 2 8 ) X 2 "⁹ + (V— 1 2 8 ) X 2一¹。

が得られる。

これらデータ I , Jが入力される加算器 2 2 6からの出力データとして、 K=(U-128) X (2-7+2-9)+(V-128) X (2-?+2-ιο)

が得られる。

次に、二乗差加算器 2 1 4のルートでの演算について説明すると、データ B， Dが入力される二乗差加算器 2 1 4からの出力データ Lとして、

L = (U - 1 2 8 ) + (V - 1 2 8 ) X 2一 ²

が得られる。このデータ Lは 4 ビットシフト回路 2 2 2により下位側に 4ビットシフトされて、その出力データ Mとして、

M=(U-128) X 2-4+(V-128) X 2-6

が得られる。このデータ Mは遅延回路 2 2 8により遅延されて、データ Kと同期がとられて加算器 2 3 0に入力される。加算器 2 3 0からの出力データ Nは、

N=(U-128) X (2-⁴+2-⁷+2-9)+(V-128) X (2^+2^+2-^)

となる。さらに、加算器 2 2 4からのデータ Gは遅延回路 2 3 2 により遅延され、加算器 2 3 0からのデータ Nと共に加算器 2 3 4に入力される。この加算器 2 3 4からの出力データ 0は、

0=(U-128)X (2·¹+2·³+2·⁴+2-7+2-⁹) + (V- 128) X (2-²+2-⁴+2·⁶+2·⁷+2-¹⁰)

となる。

このデータ 0は符号反転回路 2 3 8に入力され、 8 ビットのデータ部分及び桁上がりビット、符号ビットから成る 1 0 ビットの全てのビットが反転され、さらに最下位ビットに " 1 " が加えられ、データ反転処理されたデータ Ρが出力される。

最後に、輝度信号 Υが、遅延回路 2 3 6 により遅延されてデータ Ρ と同期がとられて、この信号 Υとデータ Ρ とが加算器 2 4に入力される。デ一タ Ρは予め反転処理されているので、信号 Υよりデータ Ρが減算され、この加算器 2 4からの出力データ Qとして、

Q=Y-(U-128) X (2- 1+2-3+2-4+2-7+2-9)

-(V- 128) X (2-²+2-4+2-6+2- ⁷+2-io)

が得られる。このデータ Q も、クリッピング回路 6 4に供給される点は、上述の各実施例と同様である。

なお、本発明は上記実施例に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。

例えば、上述した各実施例では省略したが、加算器の前段には例えば D型フリッフフロップにて構成される、 2入力の同期をとるための回路を揷入することが好ましい。この場合、上述の実施例の通り、無駄な下位ビットを切り捨てることで、ビット毎に必要な D型フリツフフロップの数を減少でき、回路規模の縮小に寄与できる。

上述の実施例の液晶表示装置を用いて構成される電子機器は、図 1 2 に示す表示情報出力源 1 0 0 0、表示情報処理回路 1 0 0 2、表示駆動回路 1 0 0 4、液晶パネルなどの表示パネル 1 0 0 6、クロック発生回路 1 0 0 8及び電源回路 1 0 1 0を含んで構成される。表示情報出力源 1 0 0 0は、 R OM、 RAMなどのメモリ、テレビ信号を同調して出力する同調回路などを含んで構成され、クロック発生回路 1 0 0 8からのクロックに基づいて、ビデオ信号などの表示情報を出力する。この表示情報出力源 1 0 0 0力'、上述した各種実施例の Y U V-R G B変換回路を含んでいる。表示情報処理回路 1 0 0 2は、クロック発生回路 1 0 0 8からのクロックに基づいて表示情報を処理して出力する。この表示情報処理回路 1 0 0 2は、例えば増幅 ·極性反転回路、ガンマ補正回路あるいはクランプ回路等を含むことができる。表示駆動回路 1 0 0 4は、走査側駆動回路及びデータ側駆動回路を含んで構成され、液晶パネル 1 0 0 6を表示駆動する。電源回路 1 0 1 0は、上述の各回路に電力を供給する。

このような構成の電子機器として YUVデータを扱うことが前提ではあるが、図 1 3に示す液晶プロジェクタ、図 1 4に示すマルチメディア対応のパーソナルコンピュータ（P C) 及びエンジニアリング ' ワークステーション（EWS) 、図 1 5に示すページャ、あるいは携帯電話、ワードプロセッサ、テレビ、ビューファインダ型又はモニタ直視型のビデォテープレコーダ、電子手帳、電子卓上計算機、力一ナビゲ一シヨン装置、 P O S端末、タツチパネルを備えた装置などを挙げることができる。

図 1 3に示す液晶プロジヱクタは、透過型液晶パネルをライトバルブとして用いた投写型プロジェク夕であり、例えば 3板プリズム方式の光学系を用いている。図 1 3において、プロジェクタ 1 1 0 0では、白色光源のランプュニット 1 1 0 2から射出された投写光がライトガイド 1 1 0 4の内部で、複数のミラ一 1 1 0 6および 2枚のダイクロイツクミラー 1 1 0 8によって R、 G、 Bの 3原色に分けられ、それぞれの色の画像を表示する 3枚の液晶パネル 1 1 1 0 R、 1 1 1 0 Gおよび 1 1 1 0 Bに導かれる。そして、それぞれの液晶パネル 1 1 1 0 R、 1 1 1

0 Gおよび 1 1 1 0 Bによって変調された光は、ダイクロイツクプリズム 1 1 1 2に 3方向から入射される。ダイクロイツクプリズム 1 1 1 2 では、レッド Rおよびブルー Bの光が 9 0 ° 曲げられ、グリーン Gの光が直進するので各色の画像が合成され、投写レンズ 1 1 1 4 を通してスクリーンなどにカラ一画像が投写される。

図 1 4 に示すパーソナルコンピュータ 1 2 0 0は、キーボード 1 2 0 2 を備えた本体部 1 2 0 4 と、液晶表示画面 1 2 0 6 とを有する。

図 1 5に示すページャ 1 3 0 0は、金属製フレーム 1 3 0 2内に、液晶表示パネル 1 3 0 4、ノックライト 1 3 0 6 a を備えたライトガイド

1 3 0 6、回路基板 1 3 0 8、第 1 , 第 2 のシールド板 1 3 1 0， 1 3 1 2、 2つの弾性導電体 1 3 1 4 , 1 3 1 6、及びフィルムキャリアテ —プ 1 3 1 8を有する。 2つの弾性導電体 1 3 1 4， 1 3 1 6及びフィルムキャリアテープ 1 3 1 8は、液晶表示パネル 1 3 0 4 と回路基板 1 3 0 8 とを接続するものである。

ここで、液晶表示パネル 1 3 0 4は、 2枚の透明基板 1 3 0 4 a， 1 3 0 4 bの間に液晶を封入したもので、これにより少なくともドットマトリクス型の液晶表示パネルが構成される。一方の透明基板に、図 1 2 に示す駆動回路 1 0 0 4、あるいはこれに加えて表示情報処理回路 1 0 0 2 を形成することができる。液晶表示パネル 1 3 0 4 に搭載されない回路は、液晶表示パネルの外付け回路とされ、図 1 5の場合には回路基板 1 3 0 8に搭載できる。

図 1 5はページャの構成を示すものであるから、液晶表示パネル 1 3 0 4以外に回路基板 1 3 0 8が必要となる力電子機器用の一部品として液晶表示装置が使用される場合であって、透明基板に表示駆動回路などが搭載される場合には、その液晶表示装置の最小単位は液晶表示パネル 1 3 0 4である。あるいは、液晶表示パネル 1 3 0 4を筐体としての金属フレーム 1 3 0 2に固定したものを、電子機器用の一部品である液晶表示装置として使用することもできる。さらに、ノックライト式の場合には、金属製フレーム 1 3 0 2内に、液晶表示パネル 1 3 0 4 と、バックライト 1 3 0 6 aを備えたライトガイド 1 3 0 6 とを組み込んで、液晶表示装置を構成することができる。これらに代えて、図 1 6に示すように、液晶表示パネル 1 3 0 4を構成する 2枚の透明基板 1 3 0 4 a， 1 3 0 4 bの一方に、金属の導電膜が形成されたポリイミドテープ 1 3 2 2に I Cチップ 1 3 2 4を実装した TC P (T a p e C a r r i e r P a c k a g e ) 1 3 2 0を接続して、電子機器用の一部品である液晶表示装置として使用することもできる。

なお、本発明は上記実施例に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、本発明は上述の各種の液晶パネルの駆動に適用されるものに限らず、エレクトロルミネッセンス、プラズマディスプレー装置等の他の画像表示装置にも適用可能でめる。

Claims

請求の範囲

1 . デジタル輝度信号 Yとデジタル色差信号 U , Vを、デジタル色信号 R , G， Bに変換する Y U V— R G Bデジタル変換回路において、デジタル輝度信号 Yとデジタル色差信号 Vから色信号 Rに変換する Y

V— R変換部と、

デジタル輝度信号 Yとデジタル色差信号 Uから色信号 Bに変換する Y

V— B変換部と、

を有し、

各変換部は、デジタル色差信号に乗算される小数を含む係数が 2 一 ¹¹ ( nは自然数）の有限数の項に近似展開された各項同士を加算するために、

入力信号をビットシフトさせて、入力信号 X 2— ^k ( kは、 k≤ n となる自然数）を出力し、 1又は複数回のビットシフトにより各々の 2— "の項を演算する各段に設けられたの複数のビットシフト回路と、

乗数 kの値が異なる 2組の入力信号 X 2—^kの項の加算を実施する各段に設けられた複数の加算器と、

を有し、加算される 2組の項の各乗数 kの差が同じとなる組合せの加算を、一つの加算器で共用したことを特徴とする Y U V— R G Bデジタル変換回路。

2 . 請求項 1 において、

前記複数の加算器は、複数の 2— "の項のうち値が小さい項と対応する項同士の加算を優先して行うように多段に接続され、前段の加算器の出力を前記ビットシフト回路にてビットシフトさせた時に、次段の加算器での加算以降に足される相手が無い下位ビットを脱落させながら複数回の加算を実施することを特徴とする Y U V— R G Bデジタル変換回路。

3 . 請求項 1又は 2 において、

Y U V一 G変換部は、色差信号 U X 2 - ' ( i は i ≤ n となる自然数）の項と色差信号 V X 2 - ' ( j は j ≤ n となる自然数）の項との 2組の項を加算する複数の加算器を有し、 2組の項の各乗数の差（ i — j ) が同じ組合せの加算を、一つの加算器にて共用したことを特徴とする γ U V 一 R G Bデジタル変換回路。

4 . 請求項 1乃至 3のいずれかにおいて、

前記最終段の加算器の出力を入力し、前記桁上がり信号に基づいて前記所定ビットの加算出力を強制的にオール 1 とする輝度制限回路をさらに設けたことを特徴とする Y U V— R G Bデジタル変換回路。

5 . 請求項 4 において、

6 . 請求項 1乃至 5のいずれかにおいて、

デジタル色差信号に乗算される係数が 2—ⁿの複数の項に近似展開された総展開数は、 R G Bの各信号の S N比が 6 0 d B以上となる有限数に設定されることを特徴とする Y U V— R G Bデジタル変換回路。

7 . 請求項 1乃至 6のいずれかに記載の Y U V - R G Bデジタル変換回路と、

R G B信号に基づいて画像表示する画像表示部と、

Y U V— R G Bデジタル変換回路の出力である R G B信号に対して、前記画像表示部の駆動に適した処理を実施する信号処理回路と、前記信号処理回路の出力に基づいて、前記画像表示部を駆動する駆動回路と、を有することを特徴とする画像表示装置。

8 . 請求項 7 において、

前記画像表示部は、一対の基板間に液晶を封入した液晶パネルであることを特徴とする画像表示装置。

9 . 請求項 7又は 8 に記載の画像表示装置と、前記画像表示装置に電力を供給する電源装置とを有することを特徴とする電子機器。