TWI685785B - 可做內乘積運算的記憶體儲存裝置及其操作方法 - Google Patents

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Abstract

實現內乘積運算的記憶體儲存裝置包括：一記憶體陣列，接收一輸入，以得到一晶胞電流，其中，該晶胞電流相關於該輸入及該記憶體陣列的複數個記憶體晶胞的複數個轉導；一參考陣列，輸出一參考電流；一類比數位轉換單元，耦接至該記憶體陣列與該參考陣列，該類比數位轉換單元根據該參考陣列的該參考電流對該記憶體陣列的該晶胞電流進行類比數位轉換而得到一數位輸出；以及一記憶體控制器，耦接至該類比數位轉換單元，該記憶體控制器將該輸入累加，以得到一輸入累加值，該記憶體控制器對該輸入累加值進行移位成一移位後輸入累加值，該記憶體控制器對該類比數位轉換單元的該數位輸出與該移位後輸入累加值相減，以得到一輸出。該記憶體控制器的該輸出代表該輸入與一權重的內乘積，該權重包括一正權重與一負權重，該正權重由該記憶體陣列的該些記憶體晶胞的該些轉導所實施，而該負權重由該參考陣列的複數個參考晶胞的複數個轉導或該記憶體控制器內的一位移器的一位移量所實施。

Description

可做內乘積運算的記憶體儲存裝置及其操作方法
本發明是有關於一種可做內乘積運算的記憶體儲存裝置及其操作方法，且特別是有關於一種可做內乘積運算的非揮發性記憶體儲存裝置及其操作方法。
以目前而言，神經網路(Neural Network，NN)日益發展。神經網路需要大量的乘積運算，例如，內乘積運算。以傳統架構來看的話，乃是將資料從記憶體搬到處理器，由處理器處理後回傳至記憶體並輸出。然而，這樣的傳統架構需要大電路面積，且對平行處理有不良影響。
故而，目前亦已發展出能實現乘積運算的記憶體。記憶體不只當成資料儲存，亦可實現乘積運算。
在目前，在用記憶體實現內乘積運算時，可利用數位方式或類比方式。以數位方式來說，傳統上，如果利用數位乘法器來實現內乘積運算的話，需要用到數百顆的電晶體來完成數位乘法器，電路成本較高。
現將說明用類比方式來實現內乘積運算。以乘加運算為例，將被乘數當成對應的電阻值(亦即，以記憶體晶胞當成等效電阻，來實現被乘數)，再根據歐姆定律(I=V*(1/R))，即可讓記憶體晶胞作為乘法元件，再由電流疊加來完成加法。也就是說，如果記憶晶胞來實現乘法器的話，輸入是量化後的電壓，轉導(W)(或者是權重)是等效電阻的倒數，電壓乘上轉導就是電流。所以，所得到的電流就是內乘積的結果。
第1圖(習知技術)顯示用類比方式來實現內乘積運算的習知技術示意圖。如第1圖所示，根據歐姆定律，電流I=ΣVG，其中，輸入值是X1與X2，輸入電壓則是Vin1與Vin2，由轉換單元10可將輸入值X1，X2轉換成輸入電壓Vin1、Vin2(V=βX)。轉導值G跟權重W之間的關係則是G=αW，其中，G1是由至少一個記憶體晶胞所組成的等效轉導值，同樣地，G2也是由至少一個記憶體晶胞所組成的等效轉導值。所以，經由感應放大器SA轉換，所得到的輸出Y=ΣXW，如此可以實現內乘積。
以類比方式而言，如果想要實現負權重，需要電流減法器來等效實現負權重。第2圖(習知技術)顯示習知利用電流減法器20來等效實現負權重的示意圖。如第2圖所示，G1 +是由至少一個記憶體晶胞所組成的等效轉導值，G1 -、G2 +、G2 -也是如此。G1、G2則代表2個等效轉導值(G1=G1 +-G1 -；G2=G2 +-G2 -)，可從G1、G2得到相對應的權重。但這種做法，需要成本較高的電流減法器，提高了實現負權重的成本。
本案一實施例，提出一種實現內乘積運算的記憶體儲存裝置，包括：一記憶體陣列，接收一輸入，以得到一晶胞電流，其中，該晶胞電流相關於該輸入及該記憶體陣列的複數個記憶體晶胞的複數個轉導；一參考陣列，輸出一參考電流；一類比數位轉換單元，耦接至該記憶體陣列與該參考陣列，該類比數位轉換單元根據該參考陣列的該參考電流對該記憶體陣列的該晶胞電流進行類比數位轉換而得到一數位輸出；以及一記憶體控制器，耦接至該類比數位轉換單元，該記憶體控制器將該輸入累加，以得到一輸入累加值，該記憶體控制器對該輸入累加值進行移位成一移位後輸入累加值，該記憶體控制器對該類比數位轉換單元的該數位輸出與該移位後輸入累加值相減，以得到一輸出。其中，該記憶體控制器的該輸出代表該輸入與一權重的內乘積，該權重包括一正權重與一負權重，該正權重由該記憶體陣列的該些記憶體晶胞的該些轉導所實施，而該負權重由該記憶體控制器內之一位移器的一位移量所實施。
本案另一實施例，提出一種實現內乘積運算的記憶體儲存裝置，包括：一記憶體陣列，接收一輸入，以得到一晶胞電流，其中，該晶胞電流相關於該輸入及該記憶體陣列的複數個記憶體晶胞的複數個轉導；一記憶體控制器，該記憶體控制器將該輸入累加，以得到一輸入累加值；一參考陣列，耦接至該記憶體控制器，該參考陣列接收該記憶體控制器的該輸入累加值以輸出一電流，該電流相關於該輸入與該參考陣列的複數個參考晶胞的複數個轉導；以及一類比數位轉換單元，耦接至該記憶體陣列與該參考陣列，該類比數位轉換單元根據該參考陣列的該電流，對該記憶體陣列的該晶胞電流進行類比數位轉換而得到一輸出。其中，該類比數位轉換單元的該輸出代表該輸 入與一權重的內乘積，該權重包括一正權重與一負權重，該正權重由該記憶體陣列的該些記憶體晶胞的該些轉導所實施，而該負權重由該參考陣列的該些參考晶胞該些轉導所實施。
本案又一實施例，提出一種記憶體儲存裝置的操作方法，該記憶體儲存裝置包括一記憶體陣列、一參考陣列、一類比數位轉換單元與一記憶體控制器，該操作方法包括：由該記憶體陣列接收一輸入，以得到一晶胞電流，其中，該晶胞電流相關於該輸入及該記憶體陣列的複數個記憶體晶胞的複數個轉導；由該參考陣列輸出一參考電流；由該類比數位轉換單元根據該參考陣列的該參考電流對該記憶體陣列的該晶胞電流進行類比數位轉換而得到一數位輸出；以及由該記憶體控制器將該輸入累加，以得到一輸入累加值，對該輸入累加值進行移位成一移位後輸入累加值，且對該類比數位轉換單元的該數位輸出與該移位後輸入累加值相減，以得到一輸出。其中，該記憶體控制器的該輸出代表該輸入與一權重的內乘積，該權重包括一正權重與一負權重，該正權重由該記憶體陣列的該些記憶體晶胞的該些轉導所實施，而該負權重由該記憶體控制器內之一位移器的一位移量所實施。
本案更一實施例，提出一種記憶體儲存裝置的操作方法，該記憶體儲存裝置包括一記憶體陣列、一參考陣列、一類比數位轉換單元與一記憶體控制器，該操作方法包括：由該記憶體陣列接收一輸入以得到一晶胞電流，其中，該晶胞電流相關於該輸入及該記憶體陣列的複數個記憶體晶胞的複數個轉導；由該記憶體控制器將該輸入累加，以得到一輸入累加值；由該參考陣列接收該記憶體控制器的該輸入累加值以輸出一電流，該電流包括一第一部份與一第二部份，該第二部份相關於該輸入與該參考陣列的複數個參考晶胞的複數個轉 導；以及由該類比數位轉換單元根據該參考陣列的該電流，對該記憶體陣列的該晶胞電流進行類比數位轉換而得到一輸出。該類比數位轉換單元的該輸出代表該輸入與一權重的內乘積，該權重包括一正權重與一負權重，該正權重由該記憶體陣列的該些記憶體晶胞的該些轉導所實施，而該負權重由該參考陣列的該些參考晶胞的該些轉導所實施。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：
X1、X2‧‧‧輸入值
Vin1、Vin2‧‧‧輸入電壓
10‧‧‧轉換單元
G1、G2‧‧‧轉導值
SA‧‧‧感應放大器
Y‧‧‧輸出
20‧‧‧電流減法器
G1、G2、G1 +、G1 -、G2 +、G2 -‧‧‧轉導值
300‧‧‧記憶體儲存裝置
310‧‧‧記憶體陣列
320‧‧‧參考陣列
330‧‧‧類比數位轉換單元(ADC)
340‧‧‧記憶體控制器
341‧‧‧加法器
343‧‧‧緩衝器
345‧‧‧移位器
347‧‧‧減法器
X‧‧‧輸入
Y‧‧‧輸出
I_REF‧‧‧參考電流
400‧‧‧記憶體儲存裝置
410‧‧‧記憶體陣列
420‧‧‧輸入相關參考陣列
430‧‧‧類比數位轉換單元
440‧‧‧記憶體控制器
441‧‧‧加法器
443‧‧‧緩衝器
第1圖(習知技術)顯示用類比方式來實現內乘積運算的習知技術示意圖。
第2圖(習知技術)顯示習知利用電流減法器來等效實現負權重的示意圖。
第3圖顯示根據本案第一實施例的記憶體儲存裝置的功能方塊圖。
第4圖顯示根據本案第二實施例的記憶體儲存裝置的功能方塊圖。
本說明書的技術用語係參照本技術領域之習慣用語，如本說明書對部分用語有加以說明或定義，該部分用語之解釋係以本說明書之說明或定義為準。本揭露之各個實施例分別具有一或多個技術特徵。在可能實施的前提下，本技術領域具有通常知識者可選擇性地實施任一實施例中部分或全部的技術特徵，或者選擇性地將這些實施例中部分或全部的技術特徵加以組合。
第3圖顯示根據本案第一實施例的記憶體儲存裝置300的功能方塊圖。如第3圖所示，記憶體儲存裝置300包括：記憶體陣列310、參考陣列320、類比數位轉換單元(ADC)330與記憶體控制器340。記憶體控制器340包括：加法器341、緩衝器343、移位器(shifter)345與減法器347。記憶體儲存裝置300例如但不受限於，可以為非揮發性記憶體。
在第3圖中，記憶體儲存裝置300可做內乘積運算Y=ΣWX，G=αW且V=βX。轉導值G跟權重W之間的關係為G=αW，亦即，轉導值G(其為等效電阻值R的倒數)為神經網路的權重W的α倍，α為常數，且G=G+-Gmin -，其中，G+乃是記憶體陣列310的至少一個記憶體晶胞所組成的等效轉導值，而Gmin -是一自定義的固定值，Gmin -對應至自定義負權重(Gmin -/α)，而自定義負權重(Gmin -/α)之對數值(log2(Gmin -/α))決定位移器345的位移量。V=βX代表輸入電壓V是輸入X的β倍，β為常數。
Y=ΣWX=(1/α β)ΣVG=(1/α β)ΣV(G+-Gmin -)=(1/α β)ΣVG+-(1/α β)ΣVGmin -=(1/α β)ΣVG+-Wmin -ΣX
其中，Wmin -=(1/β)*Gmin -。W=W+-Wmin -，其中，W+=(1/α)*G+，而Wmin-=(1/α)*Gmin -。W+亦可稱為正權重，其相關於記憶體陣列310的該些記憶體晶胞的轉導值。而Wmin -亦可稱為負權重，其相關於位移器345的位移量，其中位移器345的位移量相關於負權重取2的對數值(log2Wmin -)。
在本案第一實施例中，自定義之負權重可以設為2的冪次方(如-1、-2、-4、-8等)，以方便後續利用「移位器」來組合出負權重。
輸入X輸入至加法器341，加法器341的輸出係輸入至緩衝器343，而緩衝器343的輸出又回至加法器341。如此經由加法器341與緩衝器343的累加運算，可得到緩衝器343的輸出為ΣX。
緩衝器343輸出為ΣX可以輸入至移位器345，以讓移位器345對ΣX進行移位成Wmin -ΣX(可稱為「移位後輸入累加值」)。移位器345的輸出Wmin -ΣX可輸入至減法器347。若自定義之負權重為2的冪次方，則ΣX乘以Wmin -之乘法運算，能由位移器345以位移的方式實施(也就是說，位移器345對ΣX進行位移後的結果等於Wmin -*ΣX)。
另外，輸入X可輸入至記憶體陣列310，以得到輸出電流(亦即為晶胞電流(cell current))ΣVG+，其中，V=βX，也就是說晶胞電流相關於輸入X及記憶體陣列310的複數個記憶體晶胞的複數個轉導。而參考陣列320則輸出參考電流I_REF，其中，在第一實施例中，參考電流I_REF無關於輸入X。
類比數位轉換單元330耦合至記憶體陣列310與參考陣列320。類比數位轉換單元330根據ΣVG+與參考電流I_REF而得到(1/α β)ΣVG+。詳細地說，類比數位轉換單元330可執行感應放大器(SA)的功能，比較ΣVG+與參考電流I_REF而得到(1/α β)ΣVG+。或者說，V與G+乃是類比數值(W與X則是數位數值)，ΣVG+自然也是類比數值。類 比數位轉換單元330可進行類比數位轉換，以將類比數值ΣVG+轉換成數位數值(1/α β)ΣVG+。
記憶體控制器340耦接至類比數位轉換單元330。類比數位轉換單元330的輸出(1/α β)ΣVG+則輸入至記憶體控制器340的減法器347。減法器347對(1/α β)ΣVG+與Wmin -ΣX相減，以得到輸出Y(Y=(1/α β)ΣVG+-Wmin -ΣX)。藉此，本案第一實施例的記憶體儲存裝置300可做內乘積運算等AI(人工智慧)運算。
由上述描述可知，在本案第一實施例中，在實現負權重時，不需要用大面積的類比減法器，而是用小面積的數位減法器。故而，本案第一實施例具有電路面積小與減少功率消耗的優點。
第4圖顯示根據本案第二實施例的記憶體儲存裝置400的功能方塊圖。如第4圖所示，記憶體儲存裝置400包括：記憶體陣列410、輸入相關參考陣列420、類比數位轉換單元(ADC)430與記憶體控制器440。記憶體控制器440包括：加法器441與緩衝器443。記憶體儲存裝置400例如但不受限於，可以為非揮發性記憶體。輸入相關參考陣列420耦接至記憶體控制器440。記憶體陣列410與輸入相關參考陣列420耦接至類比數位轉換單元430。
在第4圖中，記憶體儲存裝置400可做內乘積運算Y=ΣWX。
Y=(1/α β)ΣVG=(1/α β)ΣV(G+-Gmin -)=(1/α β){ΣVG+-ΣVGmin -}=(1/α β){ΣVG+-Gmin -ΣV}
加法器441與緩衝器443的操作類似於第3圖的加法器341與緩衝器343。
緩衝器443的輸出ΣX則輸入至輸入相關參考陣列420。在本案第二實施例中，輸入相關參考陣列420的參考晶胞的轉導值乃是固定值，以方便組合負權重。此外，輸入相關參考陣列420的輸出電流包括2部份，其中一部份是參考電流I_REF(此部份無關於輸入X)，另一部份則是ΣVGmin -(此部份相關於輸入X與參考晶胞的轉導)。
另外，輸入X可輸入至記憶體陣列410，以得到輸出電流(亦即為晶胞電流(cell current))ΣVG+，其中，V=βX。
類比數位轉換單元430根據ΣVG+與「I_REF+ΣVGmin -」而得到(1/α β)ΣVG。詳細地說，類比數位轉換單元430可執行感應放大器(SA)的功能，比較ΣVG+與「I_REF+ΣVGmin -」而得到(1/α β)ΣVG。如此，類比數位轉換單元430可得到輸出Y=(1/α β){ΣVG+-Gmin -ΣV}。
在本案第二實施例中，為了去除減法器，輸入相關參考陣列420的輸出電流的一部份相關於輸入X。此原因在於，對類比數位轉換單元430的輸出結果而言，類比數位轉換單元430比較ΣVG+與「I_REF+ΣVGmin -」，可以得到輸出結果(1/α β)ΣVG。從另一方面來看，類比數位轉換單元430比較「ΣVG+-ΣVGmin -」與「I_REF」所得到的輸出結果Y’也等效於(1/α β)ΣVG(Y等效於Y’，但兩者實現方法不同)。故而，在本案第二實施例中，藉由輸入相關參考陣列420的設計，可進一步減少使用減法器，更能減小記憶體控制器440與記憶體儲存裝置400的電路面積。藉此，本案第二實施例的記憶體儲存裝置400可做內乘積運算等AI(人工智慧)運算。
由上述描述可知，在本案第二實施例中，在實現負權重時，不需要用大面積的類比減法器，故而，本案第二實施例具有電路面積小與減少功率消耗的優點。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
300‧‧‧記憶體儲存裝置
310‧‧‧記憶體陣列
320‧‧‧參考陣列
330‧‧‧類比數位轉換單元(ADC)
340‧‧‧記憶體控制器
341‧‧‧加法器
343‧‧‧緩衝器
345‧‧‧移位器
347‧‧‧減法器
X‧‧‧輸入
Y‧‧‧輸出
I_REF‧‧‧參考電流

Claims (10)

  1. 一種實現內乘積運算的記憶體儲存裝置，包括：一記憶體陣列，接收一輸入，以得到一晶胞電流，其中，該輸入為一輸入電壓，該晶胞電流相關於該輸入及該記憶體陣列的複數個記憶體晶胞的複數個轉導；一參考陣列，輸出一參考電流；一類比數位轉換單元，耦接至該記憶體陣列與該參考陣列，該類比數位轉換單元比較該參考陣列的該參考電流與該記憶體陣列的該晶胞電流，並進行類比數位轉換以得到一數位輸出；以及一記憶體控制器，耦接至該類比數位轉換單元，該記憶體控制器將該輸入累加，以得到一輸入累加值，該記憶體控制器對該輸入累加值進行移位成一移位後輸入累加值，該記憶體控制器對該類比數位轉換單元的該數位輸出與該移位後輸入累加值相減，以得到一輸出，其中，該記憶體控制器的該輸出代表該輸入與一權重的內乘積，該權重包括一正權重與一負權重，該正權重由該記憶體陣列的該些記憶體晶胞的該些轉導所實施，而該負權重由該記憶體控制器內之一位移器的一位移量所實施。
  2. 如申請專利範圍第1項所述之記憶體儲存裝置，其中，該記憶體控制器包括：一加法器與一緩衝器，該加法器接收該輸入，該加法器的一輸出係輸入至該緩衝器，而該緩衝器的一輸出又回至該加法器，該緩衝器的該輸出為該輸入累加值； 一移位器，對該輸入累加值進行移位成該移位後輸入累加值；以及一減法器，對該類比數位轉換單元的該數位輸出與該移位後輸入累加值相減，以得到該輸出。
  3. 如申請專利範圍第1項所述之記憶體儲存裝置，其中，該參考電流無關於該輸入；該位移量相關於該負權重取2的對數值；該負權重為一固定值；以及該負權重為2的冪次方。
  4. 一種實現內乘積運算的記憶體儲存裝置，包括：一記憶體陣列，接收一輸入，以得到一晶胞電流，其中，該輸入為一輸入電壓，該晶胞電流相關於該輸入及該記憶體陣列的複數個記憶體晶胞的複數個轉導；一記憶體控制器，該記憶體控制器將該輸入累加，以得到一輸入累加值；一參考陣列，耦接至該記憶體控制器，該參考陣列接收該記憶體控制器的該輸入累加值以輸出一電流，該電流相關於該輸入與該參考陣列的複數個參考晶胞的複數個轉導；以及一類比數位轉換單元，耦接至該記憶體陣列與該參考陣列，該類比數位轉換單元比較該參考陣列的該電流與該記憶體陣列的該晶胞電流，並進行類比數位轉換以得到一輸出； 其中，該類比數位轉換單元的該輸出代表該輸入與一權重的內乘積，該權重包括一正權重與一負權重，該正權重由該記憶體陣列的該些記憶體晶胞的該些轉導所實施，而該負權重由該參考陣列的該些參考晶胞的該些轉導所實施。
  5. 如申請專利範圍第4項所述之記憶體儲存裝置，其中，該記憶體控制器包括：一加法器與一緩衝器，該加法器接收該輸入，該加法器的一輸出係輸入至該緩衝器，而該緩衝器的一輸出又回至該加法器，該緩衝器的該輸出為該輸入累加值。
  6. 如申請專利範圍第4項所述之記憶體儲存裝置，其中，該參考陣列所產生的該電流的一第一部份無關於該輸入，而該參考陣列所產生的該電流的一第二部份相關於該輸入與該參考陣列的該些參考晶胞的該些轉導；以及該參考陣列的該些參考晶胞的該些轉導值為一固定值。
  7. 一種記憶體儲存裝置的操作方法，該記憶體儲存裝置包括一記憶體陣列、一參考陣列、一類比數位轉換單元與一記憶體控制器，該操作方法包括：由該記憶體陣列接收一輸入，以得到一晶胞電流，其中，該輸入為一輸入電壓，該晶胞電流相關於該輸入及該記憶體陣列的複數個記憶體晶胞的複數個轉導；由該參考陣列輸出一參考電流； 由該類比數位轉換單元比較該參考陣列的該參考電流與該記憶體陣列的該晶胞電流，並進行類比數位轉換以得到一數位輸出；以及由該記憶體控制器將該輸入累加，以得到一輸入累加值，對該輸入累加值進行移位成一移位後輸入累加值，且對該類比數位轉換單元的該數位輸出與該移位後輸入累加值相減，以得到一輸出，其中，該記憶體控制器的該輸出代表該輸入與一權重的內乘積，該權重包括一正權重與一負權重，該正權重由該記憶體陣列的該些記憶體晶胞的該些轉導所實施，而該負權重由該記憶體控制器內之一位移器的一位移量所實施。
  8. 如申請專利範圍第7項所述之操作方法，其中，該參考電流無關於該輸入；該位移量相關於該負權重取2的對數值；該負權重為一固定值；以及該負權重為2的冪次方。
  9. 一種記憶體儲存裝置的操作方法，該記憶體儲存裝置包括一記憶體陣列、一參考陣列、一類比數位轉換單元與一記憶體控制器，該操作方法包括：由該記憶體陣列接收一輸入以得到一晶胞電流，其中，該輸入為一輸入電壓，該晶胞電流相關於該輸入及該記憶體陣列的複數個記憶體晶胞的複數個轉導；由該記憶體控制器將該輸入累加，以得到一輸入累加值； 由該參考陣列接收該記憶體控制器的該輸入累加值以輸出一電流，該電流相關於該輸入與該參考陣列的複數個參考晶胞的複數個轉導；以及由該類比數位轉換單元比較該參考陣列的該電流與該記憶體陣列的該晶胞電流，並進行類比數位轉換以得到一輸出；其中，該類比數位轉換單元的該輸出代表該輸入與一權重的內乘積，該權重包括一正權重與一負權重，該正權重由該記憶體陣列的該些記憶體晶胞的該些轉導所實施，而該負權重由該參考陣列的該些參考晶胞的該些轉導所實施。
  10. 如申請專利範圍第9項所述之操作方法，其中，該參考陣列所產生的該電流的一第一部份無關於該輸入，而該參考陣列所產生的該電流的一第二部份相關於該輸入與該參考陣列的該些參考晶胞的該些轉導；該參考陣列的該些參考晶胞的該些轉導值為一固定值。
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* Cited by examiner, † Cited by third party
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US11657864B1 (en) * 2021-12-17 2023-05-23 Winbond Electronics Corp. In-memory computing apparatus and computing method having a memory array includes a shifted weight storage, shift information storage and shift restoration circuit to restore a weigh shifted amount of shifted sum-of-products to generate multiple restored sum-of-products

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6356277B1 (en) * 1997-01-24 2002-03-12 Seiko Epson Corporation YUV-RGB digital conversion circuit and picture display device and electronic equipment using the same
TW480843B (en) * 2000-11-16 2002-03-21 Cadence Design Systems Inc Radio transmitter architecture
CN1723845A (zh) * 2005-07-01 2006-01-25 天津大学 数字解调方式的混频生物阻抗测量系统
US20080049498A1 (en) * 1998-06-30 2008-02-28 Werner Carl W Integrated Circuit with Analog or Multilevel Storage Cells and User-Selectable Sampling Frequency

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6356277B1 (en) * 1997-01-24 2002-03-12 Seiko Epson Corporation YUV-RGB digital conversion circuit and picture display device and electronic equipment using the same
US20080049498A1 (en) * 1998-06-30 2008-02-28 Werner Carl W Integrated Circuit with Analog or Multilevel Storage Cells and User-Selectable Sampling Frequency
TW480843B (en) * 2000-11-16 2002-03-21 Cadence Design Systems Inc Radio transmitter architecture
CN1723845A (zh) * 2005-07-01 2006-01-25 天津大学 数字解调方式的混频生物阻抗测量系统

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