JPH10201087A - 逆電圧防止回路 - Google Patents

Abstract

(57)【要約】 【課題】 異常時に電源線に逆にかかる電圧レベルを低
く押さえることが可能な逆電圧防止回路を提供するこ
と。 【解決手段】 ＋−電源を使用する装置における逆電圧
防止回路において、電源線と接地間に接続されたスイッ
チング素子Ｑ１、Ｑ２と、電源線に電源電圧がかかって
いない場合には、前記スイッチング素子がオン状態とな
り、電源線に正常に電源電圧がかかっている場合には前
記スイッチング素子がオフ状態となるように、前記スイ
ッチング素子を制御する回路Ｒ１〜Ｒ４とを備える。ス
イッチング素子Ｑ１、Ｑ２としては、トランジスタある
いはノーマリーオンタイプのＦＥＴを使用する。本発明
によれば、一方の電源の異常時において電源線の電圧の
絶対値を負荷の最大定格以下にクランプすることができ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は逆電圧防止回路に関
し、特に逆にかかる電圧レベルを低く押さえることが可
能な逆電圧防止回路に関するものである。

【０００２】

【従来の技術】従来、演算増幅器やドライバＩＣ等の正
負の電源を必要とする回路に電源を供給する場合には、
図８に示すように、＋（プラス）電源５０と−（マイナ
ス）電源５１を設け、接地（ＧＮＤ）を共通に接続し
て、＋−電源が必要な負荷５２に対して電源を供給して
いた。

【０００３】

【発明が解決しようとする課題】上記したような従来の
電源供給方式において、例えば図８に示すブロック図に
おける＋電源５０のフューズ５３が切れた場合には、−
電源５１のみが立ち上がることになる。そうすると、負
荷５２に対しては−５Ｖのみが供給され、負荷５２の＋
電源端子もマイナス電位に引っ張られることになる。

【０００４】ここで、＋電源５０の出力端子から見た回
路は、説明は後述するが、概略図３に示すような回路と
なる。Ｔ１はスイッチングレギュレータ方式である＋電
源５０のトランスのインダクタンス分であり、Ｄ１、Ｄ
２は２次側の整流用ダイオードである。Ｄ１、Ｄ２とし
ては損失を少なくするために、通常順方向電圧降下（Ｖ
ｄ）の小さなショットキダイオードが使用される。負荷
５２を介して＋Ｖ出力端子がマイナス側に引っ張られた
場合には、図３に示されているように、接地からＴ１、
Ｄ１、Ｄ２を介して電流Ｉが流れ、＋Ｖ出力端子の電位
はＤ１、Ｄ２の順方向電圧降下Ｖｄ分だけマイナス電位
となる。

【０００５】図４は図８のシステムにおける電源投入時
の電源端子電圧を示すグラフである。パワーオンと同時
に＋−双方の電源が同時に立ち上がった場合には、それ
ぞれの電源端子の電圧変化２０、２１は逆電位になるこ
とはない。しかし、例えば＋電源が立ち上がらなかった
り、立ち上がりが遅延した場合には、＋電源の出力端子
電圧２２はＶｄだけマイナス側に引っ張られてしまうこ
とになる。

【０００６】従来のＩＣにおいては、電源Ｖｃｃの絶対
最大定格が−０．５Ｖ〜７．０Ｖ程度であり、逆電圧に
対する定格がショットキダイオードのＶｄ（通常１アン
ペアで約０．４Ｖ程度）より大きいので問題は無かっ
た。ところが、プロセスの違い等により、最近の高速Ｉ
Ｃ等の電源の絶対最大定格は−０．３Ｖ〜６．０Ｖとな
っており、図８に示すような従来のシステムにおいて
は、電源装置の故障等によって、負荷に最大定格以上の
逆電圧がかかってしまう恐れがあるという問題点があっ
た。

【０００７】更に、図５に示すような冗長構成の電源装
置においては、２つの＋電源３０、３１の出力端子が更
にダイオード３４、３５を介して接続されている。従っ
て、負荷３６側から見た概略の回路構成は図６のように
なり、電源端子がマイナス側に引っ張られた場合には、
ダイオードＤ１〜Ｄ４の電圧降下分に加えて、Ｄ５（３
４）、Ｄ６（３５）の電圧降下分が加わり、２Ｖｄ＝約
０．８Ｖの逆電圧がかかる恐れがある。従って、このよ
うな冗長構成の電源を使用する場合においては、従来の
ＩＣであっても、最大定格を越える逆電圧がかかる恐れ
があるという問題点があった。

【０００８】本発明の目的は、前記のような従来技術の
問題点を解決し、異常時に電源線に逆にかかる電圧レベ
ルを低く押さえることが可能な逆電圧防止回路を提供す
ることにある。

【０００９】

【課題を解決するための手段】本発明は、逆電圧防止回
路において、電源線と接地間に接続されたスイッチング
素子と、電源線に電源電圧がかかっていない場合には、
前記スイッチング素子がオン状態となり、電源線に正常
に電源電圧がかかっている場合には前記スイッチング素
子がオフ状態となるように、前記スイッチング素子を制
御する回路とを備えたことを特徴とする。

【００１０】本発明においては、スイッチング素子とし
てトランジスタやＦＥＴ（電界効果トランジスタ）を使
用することにより、異常時にはオン状態となって、電源
線の電圧の絶対値を負荷の最大定格以下にクランプする
様に作用する。

【００１１】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して詳細に説明する。図１は、本発明を適用した
逆電圧防止回路の第１の実施例を含むシステムの構成を
示すブロック図である。＋電源１および−電源２は、図
示しない商用電源を入力し、それぞれ＋５Ｖおよび−５
Ｖの電圧を出力するスイッチングレギュレータ方式の電
源装置である。各電源装置１、２のＧＮＤ端子はそれぞ
れ接地されている。

【００１２】図２は、＋電源装置１の回路構成の一例の
概略を示すブロック図である。なお、図２に一例を示す
ようなスイッチングレギュレータ方式の電源装置の回路
構成および動作は周知であり、また、本発明においては
図２に示した回路方式以外にも任意の方式の電源装置を
採用可能であるので、詳細な説明は省略する。なお、図
３は前記したように、図２に示すような電源回路におけ
る出力端子側からみた概略の回路図である。

【００１３】図１に戻って、負荷Ａ３は＋−双方の電源
を供給する必要のある、演算増幅器やドライバＩＣ等の
負荷であり、図示しない入出力端子が他の回路あるいは
接地と接続されている。負荷Ｂ４および負荷Ｃ５はそれ
ぞれ＋５Ｖおよび−５Ｖのみが供給される任意のＩＣ等
の負荷であり、負荷Ａ３が無い場合には逆電圧がかかる
恐れはない。しかし、負荷Ａ３がある場合には、従来例
において説明したように、負荷Ａ３を介して電源端子が
逆電圧に引っ張られ、負荷Ｂ４あるいは負荷Ｃ５にも逆
電圧がかかる恐れがある。

【００１４】＋端子側逆電圧防止回路６および−端子側
逆電圧防止回路７はそれぞれトランジスタＱ１、Ｑ２お
よび２個の抵抗からなるバイアス回路から構成されてい
る。＋端子側逆電圧防止回路６のトランジスタＱ１とし
ては、ＰＮＰタイプのスイッチング用トランジスタが採
用され、トランジスタＱ１のコレクタは＋電源線に、エ
ミッタは接地にそれぞれ接続されている。トランジスタ
Ｑ１のベースは抵抗Ｒ１を介して＋電源線に接続されて
おり、また抵抗Ｒ２を介して−電源線に接続されてい
る。

【００１５】−端子側逆電圧防止回路７のトランジスタ
Ｑ２としては、ＮＰＮタイプのスイッチング用トランジ
スタが採用され、トランジスタＱ２のコレクタは−電源
線に、エミッタは接地にそれぞれ接続されている。トラ
ンジスタＱ２のベースは抵抗Ｒ３を介して−電源線に接
続されており、また抵抗Ｒ４を介して＋電源線に接続さ
れている。

【００１６】次に、図１の第１の実施例である逆電圧防
止回路６、７の動作について説明する。例えば＋電源１
のフューズが飛んで、−電源２のみが立ち上がった場合
には、前述したように、負荷Ａ３を介して＋電源線の電
位がマイナス側に引っ張られる。この場合には＋端子側
逆電圧防止回路６が動作する。

【００１７】まず、接地→Ｑ１のエミッタ→Ｑ１のベー
ス→Ｒ２→−電源線の経路で、トランジスタＱ１に順方
向のベース電流が流れる。従って、トランジスタＱ１は
オン（飽和）状態となり、＋電源線が接地電位にクラン
プされる。トランジスタが飽和した場合のコレクタエミ
ッタ間電圧は通常０．１Ｖ〜０．２Ｖ程度であり、例え
ば負荷の最大定格である０．３Ｖ以下にすることが可能
となる。

【００１８】なお、異常時にトランジスタＱ１に流れる
電流は負荷の種類や量によって異なるので、抵抗Ｒ１、
Ｒ２は、予想される最大電流値とトランジスタＱ１の電
流増幅率、電源電圧から決定することができる。例えば
−電源の電圧が−５Ｖ、予想最大電流が１アンペア、電
流増幅率が２０程度であれば、抵抗Ｒ２の値は、Ｒ２＝
５／（１／２０）＝１００Ω程度となる。Ｒ１は正常時
にトランジスタＱ１にエミッタ・ベース電流が流れない
範囲でなるべく大きな値に決定すればよく、例えば９０
Ω程度であってもよい。

【００１９】−端子側逆電圧防止回路７の動作は、電圧
の極性が異なる以外は、＋端子側逆電圧防止回路６の動
作と同じである。なお、例えば＋電源の出力を使用して
−電源が動作するような場合には、−電源電圧のみが発
生することはないので、−端子側逆電圧防止回路７のみ
を設ければよい。また、設置場所は、電源装置内であっ
てもよいし、負荷と同じ場所に設けてもよいが、電源装
置内に設ける場合には、逆側の電源線も電源装置内に引
き込む必要がある。

【００２０】次に、第２の実施例について説明する。上
述した第１の実施例においては、例えば＋電源が故障し
て−電源のみが動作した場合には、＋端子側逆電圧防止
回路６が動作して＋電源線をクランプする。しかし、こ
の時に、−端子側逆電圧防止回路７にも電流が流れてし
まうという問題点がある。

【００２１】この理由は、トランジスタがベースを中心
としてＮＰＮあるいはＰＮＰという対称構造をしている
ことに起因し、コレクタとエミッタを逆に接続した場合
にもベース・コレクタ間に順方向に電流を流すことによ
り、コレクタ・エミッタ間に電流が流れてしまうことに
よる。

【００２２】図１において、＋電源が故障した場合に
は、ほぼ０Ｖの＋電源線から、Ｒ４→Ｑ２のベース→Ｑ
２のコレクタ→−電源線の経路に電流が流れ、このベー
ス・コレクタ電流によって、接地→Ｑ２のエミッタ→Ｑ
２のコレクタ→−電源線の経路で電流が流れる。逆接続
時の電流増幅率が順方向における電流増幅率の１／１０
〜１／３０程度であれば、損失はトランジスタが破損す
るような大きな損失にはならないが、電力を浪費し、発
熱源ともなる。また、逆接続時の電流増幅率が更に大き
な場合にはトランジスタを破壊する恐れもある。

【００２３】第２の実施例は、第１実施例の上記問題点
を解決するものであり、トランジスタのベース・コレク
タ間に順方向電流が流れないようにした点に特徴があ
る。図９は、本発明の第２の実施例である逆電圧防止回
路６０、６１を含むシステムの構成を示すブロック図で
ある。図１の第１の実施例と異なる点は、スイッチング
（クランプ）用のトランジスタＱ１１、Ｑ１３のベース
・コレクタ間に抵抗ではなく同じ極性のトランジスタＱ
１２、Ｑ１４が接続されている点である。

【００２４】このトランジスタＱ１２、Ｑ１４は図示さ
れているように、スイッチングトランジスタＱ１１、Ｑ
１３のコレクタにエミッタが、またスイッチングトラン
ジスタのベースにコレクタがそれぞれ接続されている。
また、トランジスタＱ１２、Ｑ１４のベースは抵抗Ｒ１
１、Ｒ１３を介して接地されている。

【００２５】次に、第２実施例の動作を説明する。＋端
子側逆電圧防止回路６０について説明すると、まず＋電
源１の異常時には、トランジスタＱ１２のベース・エミ
ッタ間は逆バイアス状態であり、トランジスタＱ１２は
遮断状態となる。トランジスタＱ１１は、第１実施例と
同様にオン（飽和）状態となって＋電源線をクランプす
る。＋電源１が正常である場合には、＋電源線→Ｑ１２
のエミッタ→Ｑ１２のベース→Ｒ１１→接地の経路に電
流が流れ、トランジスタＱ１２は飽和状態となる。

【００２６】従って、Ｑ１２によってＱ１１のベースは
電源電圧よりＶｃｅだけ低い電圧にクランプされる。こ
のＶｃｅは、前述したように０．１Ｖ〜０．２Ｖであ
り、Ｑ１１のコレクタ・ベース間の順方向電圧降下（シ
リコンで０．６Ｖ程度）より小さい。従って、Ｑ１１の
コレクタからベースに電流が流れることはなく、Ｑ１１
のコレクタ・エミッタ間にも電流は流れない。なお、−
端子側逆電圧防止回路６１についても、電圧の極性が異
なるだけで動作は同じである。

【００２７】以上のような第２実施例の回路構成によれ
ば、正常時にスイッチング用トランジスタに電流が流れ
ることはなく、電源の浪費や発熱はごく僅かとなる。従
って、スイッチングトランジスタとして逆接続時の電流
増幅率の大きなトランジスタを使用することが可能とな
る。

【００２８】次に、第３の実施例について説明する。図
７（ａ）は本発明の第３の実施例でる逆電圧防止回路の
構成を示す回路図である。この実施例においては、市販
されているようなノーマリーオン（通常オン）タイプ、
即ち制御端子に電圧がかかっていない場合にリレーの出
力端子間がオン状態となるようなフォトＭＯＳリレー素
子４０、４１を使用する。そして、ノーマリーオンタイ
プのフォトＭＯＳＦＥＴが電源線と接地間に接続され、
該ＦＥＴの制御端子であるＬＥＤ（発光ダイオード）と
電流制限用の抵抗Ｒ５、Ｒ６の直列回路が電源端子と接
地間に接続されている。

【００２９】正常状態においては、フォトＭＯＳリレー
素子４０、４１のＬＥＤに電流が流れ、リレー素子４
０、４１のフォトＭＯＳＦＥＴがオフ状態になってい
る。しかし、電源装置の故障等によって電源電圧が０Ｖ
になると、フォトＭＯＳＦＥＴがオン状態となり、電源
線を接地電位にクランプする。オン状態のＦＥＴは抵抗
と見なすことができる。従って、例えばオン抵抗が４Ω
であるとすれば、５０ｍＡの電流を流しても発生する逆
電圧は０．２Ｖとなり、負荷の最大定格以下に押さえる
ことが可能となる。

【００３０】第３の実施例においては、フォトＭＯＳリ
レー素子あるいはリレー内部のフォトＭＯＳＦＥＴのみ
を複数個並列接続することにより、流す電流を増やすこ
とができる。例えばオン抵抗が４ΩのフォトＭＯＳリレ
ー素子を１０個並列接続することにより、５００ｍＡの
電流を流しても発生する逆電圧を０．２Ｖに押さえるこ
とができる。また、この回路は逆側の電源電圧を使用し
ないので、例えば電源装置内に組み込んだ場合において
も、逆側の電源線を電源装置内に引き込む必要が無い。
但し、リレーをオフするためには、制御用のＬＥＤが点
灯する電圧までフォトＭＯＳＦＥＴに電流を流してやる
必要がある。

【００３１】次に、第４の実施例について説明する。図
７（ｂ）は本発明の第４の実施例でる逆電圧防止回路の
構成を示す回路図である。この実施例においては、ノー
マリーオン（通常オン、デプレション）タイプ、即ち０
バイアス時にオン状態であるＭＯＳＦＥＴ４２、４３を
使用する。そして、＋電源側のクランプ素子としては逆
極性のＰチャンネルＭＯＳＦＥＴ４２を使用し、−電源
側にはＮチャンネルのＭＯＳＦＥＴ４３を使用する。

【００３２】＋側の逆電圧防止回路のＰチャンネルＭＯ
ＳＦＥＴ４２のソースは接地され、ドレインは＋電源線
に接続されている。ゲートは抵抗Ｒ７、Ｒ８を介してそ
れぞれ＋電源線および接地と接続されている。−側の逆
電圧防止回路のＮチャンネルＭＯＳＦＥＴ４３のドレイ
ンは接地され、ソースは−電源線に接続されている。ゲ
ートは抵抗Ｒ９、Ｒ１０を介してそれぞれ接地および−
電源線と接続されている。

【００３３】電源線に電圧がかかっていない場合には、
各ＦＥＴ４２、４３はそれぞれオン状態であり、電源線
を接地電位にクランプしている。また、電源線に所定の
電位以上の電圧が発生した場合には、それぞれ抵抗によ
るバイアス回路によって逆バイアスがかかり、ＦＥＴ４
２、４３はそれぞれオフ状態となる。この実施例におい
ては、第３の実施例と同様に、ＦＥＴを複数個並列接続
することにより、流す電流を増やすことができる。ま
た、この回路は逆側の電源電圧を使用しないので、例え
ば電源装置内に組み込んだ場合においても、逆側の電源
線を電源装置内に引き込む必要が無い。以上、実施例を
開示したが、本発明は正および負の電源を使用する任意
の電子機器あるいは電源装置に適用可能である。

【００３４】

【発明の効果】以上述べたように、本発明においては、
電源線と接地間に接続されたスイッチング素子と、電源
線に電源電圧がかかっていない場合には、前記スイッチ
ング素子がオン状態となり、電源線に正常に電源電圧が
かかっている場合には前記スイッチング素子がオフ状態
となるように、スイッチング素子を制御する回路とを備
える。そして、スイッチング素子としてトランジスタや
ＦＥＴ（電界効果トランジスタ）を使用することによ
り、オン状態において電源線の電圧の絶対値を負荷の最
大定格以下にクランプすることができるので、負荷の劣
化、破壊を防止することができるという効果がある。ま
た、電源装置が長時間故障しても所定値以上の逆電圧が
発生せず、正常時には殆ど電力を浪費しないという効果
もある。

【図面の簡単な説明】

【図１】本発明を適用した逆電圧防止回路の第１の実施
例を含むシステムの構成を示すブロック図である。

【図２】＋電源装置１の回路構成の一例の概略を示すブ
ロック図である。

【図３】電源回路における出力端子側からみた概略の回
路図である。

【図４】電源投入時の電源端子電圧を示すグラフであ
る。

【図５】冗長構成の電源装置を示すブロック図である。

【図６】冗長構成の電源回路における出力端子側からみ
た概略の回路図である。

【図７】本発明の第３、第４実施例の構成を示す回路図
である。

【図８】従来の電源供給方式を示すブロック図である。

【図９】本発明の第２の実施例を含むシステムの構成を
示すブロック図である。

【符号の説明】

１…＋電源装置、２…−電源装置、３、４、５…負荷、
６…＋電源側逆電圧防止回路、７…−電源側逆電圧防止
回路、Ｑ１、Ｑ２…トランジスタ、Ｒ１、Ｒ２、Ｒ３、
Ｒ４…抵抗

Claims (4)

【特許請求の範囲】
1. 【請求項１】 正および負の電源線を備える装置に備え
   られ、 少なくとも一方の電源線と接地間に接続され、オン状態
   において電源線の電圧の絶対値を所定値以下にクランプ
   するスイッチング素子と、 前記スイッチング素子が接続されている電源線に電源電
   圧がかかっていない場合には、前記スイッチング素子が
   オン状態となり、電源線に正常に電源電圧がかかってい
   る場合には前記スイッチング素子がオフ状態となるよう
   に、前記スイッチング素子を制御する制御手段とを備え
   たことを特徴とする逆電圧防止回路。
2. 【請求項２】 前記スイッチング素子は、コレクタが一
   方の電源線に接続され、エミッタが接地された、電源電
   圧とは逆極性のトランジスタであり、 前記制御手段は、前記コレクタが接続されている前記電
   源線に電源電圧がかかっていない場合には前記トランジ
   スタが飽和状態となり、前記コレクタが接続されている
   前記電源線に電源電圧がかかっている場合にはトランジ
   スタが遮断状態となるように、正の電源線および負の電
   源線とベース間にそれぞれ接続されている２つの抵抗か
   らなるバイアス回路であることを特徴とする請求項１に
   記載の逆電圧防止回路。
3. 【請求項３】 前記スイッチング素子は、コレクタが一
   方の電源線に接続され、エミッタが接地された、電源電
   圧とは逆極性である第１のトランジスタであり、 前記制御手段は、前記第１のトランジスタのコレクタが
   接続されている前記電源線に電源電圧がかかっていない
   場合には前記第１のトランジスタが飽和状態となり、前
   記第１のトランジスタのコレクタが接続されている前記
   電源線に電源電圧がかかっている場合には前記第１のト
   ランジスタが遮断状態となるように、第１のトランジス
   タのコレクタおよびベースにそれぞれエミッタおよびコ
   レクタがそれぞれ接続され、ベースは抵抗を介して接地
   されている、第１のトランジスタと同じ極性である第２
   のトランジスタと、 第１のトランジスタのベースと、コレクタが接続されて
   いる電源線とは逆極性の電源線の間に接続されている抵
   抗からなるバイアス回路であることを特徴とする請求項
   １に記載の逆電圧防止回路。
4. 【請求項４】 前記スイッチング素子は、通常オンタイ
   プの電界効果トランジスタであることを特徴とする請求
   項１に記載の逆電圧防止回路。