JPH10200024A - 表面実装用パッケージとその製造方法 - Google Patents

表面実装用パッケージとその製造方法

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JPH10200024A
JPH10200024A JP9268608A JP26860897A JPH10200024A JP H10200024 A JPH10200024 A JP H10200024A JP 9268608 A JP9268608 A JP 9268608A JP 26860897 A JP26860897 A JP 26860897A JP H10200024 A JPH10200024 A JP H10200024A
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pad portion
main pad
molded housing
lead frame
package
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JP9268608A
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Hisao Udagawa
ヒサオ ウダガワ
Hiroshi Kotani
ヒロシ コタニ
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Abstract

(57)【要約】 【課題】 一種のゲージの金属板を用いることで、嵩が
小さく、樹脂パッケージに機械的応力が発生することの
ない半導体パッケージを提供する。 【解決手段】 半導体ダイを支持する主パッド部と、該
主パッド部の反対縁の沿って配置され、前記成形ハウジ
ングから外方に延在する部分とボンディングパッド部と
を有する少なくとも二個の独立したピンとからなる半導
体パッケージにおいて、前記ピンの厚みを前記主パッド
部と同一とし、前記成形ハウジングから外方に延出する
部分が前記主パッド部と共通する高さにする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置のパッ
ケージに関し、詳述すれば、新規な表面実装T0-220装置
パッケージに関する。
【０００２】
【従来の技術】T0-220パッケージは産業界での規格品と
して知られている。このパッケージは、好ましくは金属
からなる伝熱性ベースを備えていて、このベース上に半
導体装置が装着されているが、ベースと半導体装置との
間の伝熱インピーダンスは小さくなるように工夫されて
いる。この半導体装置はベースと電気的に接続されてい
ることもある。半導体装置とフレームの一部とは樹脂材
で包まれて、外環境から保護されているのが通常であ
る。ベースから保護用エポキシ樹脂の外部にかけて延在
するロック用突起が外部装着面に取り付けられて、装置
から熱を取り出せるようにしている。
【０００３】また、樹脂本体から外部へと延在するリー
ド端子も備えており、ボンディングパッドに装置とリー
ド端子とを接続する接続線が設けられている。表面実装
装置では、回路基板近傍であって、装置とは反対側にお
けるベースの表面は回路基板との電気接続に備えて裸出
している。
【０００４】ともかく、従来公知の表面実装型T0-220パ
ッケージについて、添付図面の図１を参照しながら詳述
する。図１において、１０は従来公知の表面実装型T0-2
20パッケージであり、部分破断側面図として図示されて
いる。半導体装置１８の表面は金属板１４に取り付けら
れている。この金属板１４は、半導体装置１８から発す
る熱を取り出せるようになっているが、電気接続されて
いることもある。装置１８の反対側の表面にはワイヤボ
ンド１６を介して一本かそれ以上のリード端子１２が接
続されている。半導体装置１８とリード端子１２の一部
分と金属板１４の一部分とは、一般に樹脂からなるパッ
ケージ本体に封止されている。
【０００５】装着面との接続には、リード端子１２を図
１において破線で示したように下方に折り曲げている
が、この折り曲げはフレームにパッケージ本体を成形封
止した後に行っている。成形操作後に折り曲げる方法で
は、パッケージ本体に機械的応力がかかる問題がある。
【０００６】金属板１４の厚みは、リード端子１２の厚
みよりも大きくなっており、そのためにフレームとして
は二種のゲージの金属を用いて作製している。
【０００７】一般に、リード線は樹脂本体の外側で折り
曲げられて表面と接していると共に、回路基板と電気接
続されるようになっている。ところが、リード線におけ
るこの曲折部が樹脂本体に機械的応力を惹起している。
その上、ゲージの異なった金属が二種用いられており、
太いゲージの金属はベースに、細いゲージの金属は曲折
し易いことからリード線に用いられている。このように
二種ゲージの金属を用いていることから、パッケージ装
置の製造が複雑になっている。
【０００８】
【発明の趣旨】本発明は、半導体装置とフレームとを樹
脂本体で成形封止するに先立ってリード線を折り曲げる
ことで、リード線に懸かる機械的応力を最小限にした表
面実装型Ｔ０−２２０パッケージを提供するものであ
る。また、リード線と主パッド部との両方に一種のゲー
ジの金属を用いることで、材料費を最小限にしていると
共に、パッケージ本体の高さを減少させている。パッケ
ージから外部に延出するリード線の長さも短くしてい
る。パッケージの内部からその外部へと延在するリード
線の全長は増加しているけれども、パッケージの内部抵
抗とインダクタンスとは、リード線の厚み（太さ）が主
パッド部の厚みとほぼ同一であることから、ほぼ減少し
ている。このリードフレームの構成で、組立歩留まりを
向上させている。既存の表面実装型T0-220パッケージと
の取り替えに際しては、本発明によるこのパッケージは
ドロップイン方式で取り替えができるようになっている
が、既存の４号サイズのダイズよりも大きいサイズのダ
イズにも対応するようになっている。
【０００９】
【発明の実施の形態】以後、本発明による表面実装型T0
-220パッケージ２０について図２から図５を参照しなが
ら詳述する。ここでのリード端子２２はフレームにパッ
ケージ本体を成形封止するに先立って折り曲げられてお
り、その折曲げ部はパッケージ本体に作用する機械的応
力を最小限にするために、パッケージ本体の内部に位置
決めされている。また、このリード端子２２の厚みは金
属板２４の厚みと同一であり、従って、パッケージは一
種のゲージのフレーム材で作製でき、これによりパッケ
ージの内部抵抗とインダクタンスとを減少させることが
できる。パッケージ２０の高さも、従来公知のパッケー
ジ１０に比べて著しく減少させている。更に、リード端
子としては長いものを利用することができるけれども、
パッケージ２０から外部に延出しているリード端子２２
の部分の長さは減少させている。
【００１０】図３は、互いに接続支持体により複数のフ
レーム３２が連なった帯状体３０を示すものであり、そ
の内の一つのフレーム３２を図４において詳細に示す。
図示のようにこのフレームは、半導体装置が電気接続状
態で、しかも伝熱作用ができる状態で取り付けられる主
パッド部３４を有している。このパッド部は３４は金属
板４２に接続されているが、金属板４２の下部４２Ａが
装着面に対するパッド部３４との表面接触子を形成して
いる。また、金属板４２の上部４２Ｂは、フレームの支
持体を成しているが、成形操作後には除去されるように
なっている。この金属板４２は支持体４５を介して隣接
フレームと連接している。
【００１１】ボンディングパッド３６も設けられてお
り、これらのボンディングパッド３６は、装着面に対す
る第２接触子を構成するリード端子３８を介して金属板
４０に連結されている。金属板４０には穴が穿設されて
いるが、これらの穴はワイヤダイボンディング装置によ
る帯状体３０の間欠送り機構の送り爪もしくはスプロケ
ットホィールと係合するようになっている。パッド部３
４と金属板４０とは、パッケージの成形封止操作時には
仮連結片４４で互いに連結されているが、この仮止め用
連結片４４は成形操作後に除去されるようになってい
る。
【００１２】図５は、図３に示した帯状体３０における
フレームの内の３個と連結支持体とを詳細に示したもの
である。本発明においては、ボンディングパッド３６は
金属板４０とパッド部３４との表面から盛り上がるよう
に隆起されている。このボンディングパッド３６は曲折
部３７を介してリード端子３８と連接している。図５に
は、仮止め用連結片４４も一対の曲折部４４Ａ、４４Ｂ
を介してパッド部３４と金属板４０とから盛り上がって
いるものとして図示されているが、この仮止め用連結片
４４は前述したように成形操作後に除去されるようにな
っている。
【００１３】本発明によりパッケージの製造方法では、
下記のステップが順を追って行われるようになってい
る。即ち、まず、例えば導電性ダイ接着剤を用いて従来
公知の方法で半導体装置をパッド部３４に取り付ける。
装置の反対側の表面に配置されているボンディングパッ
ド部は、例えば超音波ワイヤボンディング法を用いて従
来通りパッド部３６にワイヤ接続する。別の方法として
は、ダイの表面に対向するボンディングパッド部をパッ
ド部３６に半田付けして、内部抵抗を更に減少させても
良い。その後、主パッド部３４とボンディングパッド部
３６と半導体装置とを樹脂製囲繞体に封止するが、樹脂
製囲繞体としてはその他のトランスファー成形コンパウ
ンドの樹脂が使われるのが通常であり、また、封止には
従来公知の方法が用いられる。その後、仮止め用連結片
４４と金属板４２の上部とを除去する。
【００１４】それぞれのフレームの間の臨む相互連結部
を切断することで、図７に示した如くの個々のパッケー
ジを得る。図７に示したパッケージ２０は、成形操作後
のものであり、金属板４２の切断痕跡部と仮止め用連結
片４４の痕跡部が囲繞体２０から外方に延在している。
リード線３８も外方に延出して、図示しない金属板４０
に連結されている。
【００１５】図８は、完成したパッケージの端面図であ
って、図示のようにリード線３８はパッケージの底面と
面一となっている。図９はパッケージ２０の側面図であ
って、同図においても同様にリード線３８はパッケージ
の底面と面一になっている。
【００１６】図１０は、本発明の別実施例によるパッケ
ージの底面図を示しており、ここでもパッド部４６は金
属板４２の表面から盛り上がるように隆起されていて、
本体ハウジング内に封止されている。
【００１７】図７から図１１にかけて示した装置はその
後、従来公知の大量生産半田付け技法を用いて印刷回路
基板、もしくは、その他の従来公知の導電性及び伝熱性
のある材料に半田付けしても良い。
【図面の簡単な説明】
【図１】 従来公知の表面実装型T0-220パッケージの部
分破断側面図。
【図２】 本発明の一実施例による表面実装型パッケー
ジの部分破断側面図。
【図３】 本発明の製造に用いられるリードフレームと
支持片との帯状体を示す上面図。
【図４】 図３に示した帯状体における一つのリードフ
レームを示す部分拡大図。
【図５】 図３に示した帯状体における幾つかのリード
フレームと対応する支持片とを示す詳細図。
【図６】 図５に示した帯状体の側面図。
【図７】 本発明によるパッケージの上面図。
【図８】 本発明によるパッケージの端面図。
【図９】 本発明によるパッケージの側面図。
【図１０】 本発明によるパッケージの底面図。
【図１１】 本発明によるパッケージの底面図。
【符号の説明】
２０・・・・パッケージ ２２・・・・リード端子 ２４・・・・金属板 ３２・・・・リードフレ
ーム ３４・・・・主パッド部 ３６・・・・ボンディン
グパッド

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 成形ハウジングに封止された、半導体装
    置を支持する導電性リードフレームであって、 半導体ダイを支持し、その縁部から成形ハウジングの外
    方へと延出する部分を有する主パッド部と、 前記主パッド部の反対縁の沿って配置され、前記成形ハ
    ウジングから外方に延在する部分とボンディングパッド
    部とを有する少なくとも二個の独立したピンとからな
    り、 前記ピンはそれぞれ前記主パッド部と同一厚みを有する
    と共に、前記成形ハウジング内にその曲折部を有してお
    り、前記ボンディングパッド部は前記主パッド部から盛
    り上がっており、また、前記成形ハウジングから外方に
    延出する部分が前記主パッド部と共通する高さにあるこ
    とを特徴とする導電性リードフレーム。
  2. 【請求項２】 請求項１に記載のものであって、前記主
    パッド部に、前記成形ハウジングから外方に延在するヒ
    ートシンクが備わっていることを特徴とするリードフレ
    ーム。
  3. 【請求項３】 請求項２に記載のものであって、前記主
    パッド部に、外主パッド部の前記反対側の縁部から延在
    すると共に、前記成形ハウジングから外方に延出する帯
    状支持体が備わっていることを特徴とするリードフレー
    ム。
  4. 【請求項４】 請求項３に記載のものであって、前記帯
    状支持体が前記少なくとも二つのピンの間に配置されて
    いることを特徴とするリードフレーム。
  5. 【請求項５】 請求項３に記載のものであって、前記帯
    状支持体は少なくとも一つの曲折部を有しており、この
    曲折部が前記成形ハウジングの内部に設けられているこ
    とを特徴とするリードフレーム。
  6. 【請求項６】 請求項５に記載のものであって、前記帯
    状支持体がもう一つの曲折部を有していることを特徴と
    するリードフレーム。
  7. 【請求項７】 請求項１に記載のものであって、前記成
    形ハウジングから外方に延出する前記ピンの長さを減少
    したことを特徴とするリードフレーム。
  8. 【請求項８】 半導体装置を収容する半導体装置パッケ
    ージであって、 半導体ダイを支持するための、請求項１から７までのい
    ずれか一項に記載の導電性リードフレームと、 前記主パッド部と前記半導体ダイとを囲繞する成形ハウ
    ジングとからなる半導体装置パッケージ。
  9. 【請求項９】 半導体ダイを支持するための、請求項１
    から８までのいずれか一項に記載の導電性リードフレー
    ムと、前記主パッド部と前記半導体ダイとを支持する成
    形ハウジングとからなる半導体装置を収納する半導体ダ
    イパッケージの製造方法であって、 前記主パッド部に前記半導体ダイの表面を取り付けるス
    テップと、 前記ダイの反対表面のそれぞれの部分を前記ピンの前記
    ボンディングパッド部にワイヤで接続するステップと、 前記主パッド部を前記ピンを前記成形ハウジング内に封
    入するステップと、 前記成形ハウジングから外方に延出する前記主パッド部
    の前記部分の上部を除去するステップとからなるのを特
    徴とする製造方法。
  10. 【請求項１０】 請求項９に記載の方法であって、前記
    主パッド部には、外主パッドの反対縁から延在し、ま
    た、前記成形ハウジングから外方に延在する帯状支持体
    が備わっており、而して、前記成形ハウジングから外方
    に延在する前記帯状支持体の部分を除去するステップを
    更に設けたことを特徴とする製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111755406A (zh) * 2020-06-28 2020-10-09 西安微电子技术研究所 减少无应力释放器件焊点应力的结构、制作方法及应用
USD901405S1 (en) 2017-03-28 2020-11-10 Rohm Co., Ltd. Semiconductor device

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6476481B2 (en) 1998-05-05 2002-11-05 International Rectifier Corporation High current capacity semiconductor device package and lead frame with large area connection posts and modified outline
DE29924183U1 (de) 1998-05-05 2002-03-28 International Rectifier Corp., El Segundo, Calif. Gehäuse und Leitungsrahmen für ein Halbleiterbauelement hoher Stromleitfähigkeit, mit großflächigen Verbindungsschlüssen und veränderter Form
JP3051376B2 (ja) * 1998-08-24 2000-06-12 松下電子工業株式会社 リードフレーム及びその製造方法並びにリードフレームを用いた半導体装置
US6300674B1 (en) * 2000-06-19 2001-10-09 Harvatek Corp. Flat package for semiconductor diodes
JP2002092575A (ja) * 2000-09-19 2002-03-29 Mitsubishi Electric Corp 小型カードとその製造方法
US6791172B2 (en) 2001-04-25 2004-09-14 General Semiconductor Of Taiwan, Ltd. Power semiconductor device manufactured using a chip-size package
EP1357594A1 (en) * 2002-04-23 2003-10-29 General Semiconductor of Taiwan, Ltd. Power semiconductor device manufactured using a chip-size package
US7034385B2 (en) * 2003-08-05 2006-04-25 International Rectifier Corporation Topless semiconductor package
US7005728B1 (en) * 2004-06-03 2006-02-28 National Semiconductor Corporation Lead configuration for inline packages
US7759775B2 (en) * 2004-07-20 2010-07-20 Alpha And Omega Semiconductor Incorporated High current semiconductor power device SOIC package
US7375415B2 (en) * 2005-06-30 2008-05-20 Sandisk Corporation Die package with asymmetric leadframe connection
US8334583B2 (en) * 2005-07-20 2012-12-18 Infineon Technologies Ag Leadframe strip and mold apparatus for an electronic component and method of encapsulating an electronic component
US20080054490A1 (en) * 2006-08-31 2008-03-06 Ati Technologies Inc. Flip-Chip Ball Grid Array Strip and Package
CN101174602B (zh) * 2006-10-06 2011-10-05 万国半导体股份有限公司 高电流半导体功率器件小外形集成电路封装
US7466016B2 (en) * 2007-04-07 2008-12-16 Kevin Yang Bent lead transistor
CN103021991A (zh) * 2011-09-27 2013-04-03 意法半导体制造(深圳)有限公司 引线框架和封装方法
JP6261309B2 (ja) * 2013-12-02 2018-01-17 三菱電機株式会社 パワーモジュール
CN103646940A (zh) * 2013-12-12 2014-03-19 南通华隆微电子有限公司 一种to-220防水密封引线框架
CN103943596A (zh) * 2014-03-28 2014-07-23 张轩 一种全包封形式的引线框架
JP7491188B2 (ja) * 2020-11-09 2024-05-28 株式会社デンソー 電気機器

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5550648A (en) * 1978-10-06 1980-04-12 Mitsubishi Electric Corp Resin sealing type semiconductor device
US4801765A (en) * 1986-01-06 1989-01-31 American Telephone And Telegraph Company, At&T Bell Laboratories Electronic component package using multi-level lead frames
JPS62183547A (ja) * 1986-02-07 1987-08-11 Nec Corp リ−ドフレ−ム
JPS63296252A (ja) * 1987-05-27 1988-12-02 Mitsubishi Electric Corp 樹脂封止型半導体装置
US4987473A (en) * 1989-08-03 1991-01-22 Vlsi Technology, Inc. Leadframe system with multi-tier leads
US5083368A (en) * 1990-02-14 1992-01-28 Motorola Inc. Method of forming modular power device assembly
JPH04249348A (ja) * 1991-02-05 1992-09-04 Toshiba Corp 樹脂封止型半導体装置およびその製造方法
JPH05144992A (ja) * 1991-11-18 1993-06-11 Mitsubishi Electric Corp 半導体装置およびその製造方法ならびにその製造に使用されるリードフレームおよびその製造方法
JPH07176667A (ja) * 1993-12-20 1995-07-14 Fuji Electric Co Ltd 表面実装型半導体装置
US5530284A (en) * 1995-03-06 1996-06-25 Motorola, Inc. Semiconductor leadframe structure compatible with differing bond wire materials
US6178628B1 (en) * 1997-10-22 2001-01-30 Aavid Thermalloy, Llc Apparatus and method for direct attachment of heat sink to surface mount

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USD901405S1 (en) 2017-03-28 2020-11-10 Rohm Co., Ltd. Semiconductor device
CN111755406A (zh) * 2020-06-28 2020-10-09 西安微电子技术研究所 减少无应力释放器件焊点应力的结构、制作方法及应用

Also Published As

Publication number Publication date
TW353791B (en) 1999-03-01
ITMI972236A1 (it) 1999-04-01
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IT1295265B1 (it) 1999-05-04
US6114750A (en) 2000-09-05
GB9720858D0 (en) 1997-12-03
US6291262B1 (en) 2001-09-18
GB2317989A (en) 1998-04-08
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FR2755540A1 (fr) 1998-05-07

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