JPH10191239A - マトリックス状の映像信号を転置する方法及び装置 - Google Patents
マトリックス状の映像信号を転置する方法及び装置Info
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- 230000015654 memory Effects 0.000 claims abstract description 300
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Abstract
(57)【要約】
【課題】 逆離散余弦変換器のチップ面積及びビデオデ
コーダの面積を低減させ得るマトリックス状の信号を転
置する方法及び装置を提供する。 【解決手段】 メモリを用いてマトリックス状の信号を
転置する方法は、入力するマトリックス状の信号の行を
前記メモリに、行単位及び列単位のうちの何れか一単位
で第１方向にシフトしながら全て記録するステップと、
そして前記メモリに格納された該マトリックス状の信号
を、前記行単位及び列単位のうち上記記録時と反対単位
で第２方向にシフトしながら読取するステップと、を備
えることを特徴とする。
コーダの面積を低減させ得るマトリックス状の信号を転
置する方法及び装置を提供する。 【解決手段】 メモリを用いてマトリックス状の信号を
転置する方法は、入力するマトリックス状の信号の行を
前記メモリに、行単位及び列単位のうちの何れか一単位
で第１方向にシフトしながら全て記録するステップと、
そして前記メモリに格納された該マトリックス状の信号
を、前記行単位及び列単位のうち上記記録時と反対単位
で第２方向にシフトしながら読取するステップと、を備
えることを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、マトリックス状の
映像信号を転置する方法及び装置に関する。
映像信号を転置する方法及び装置に関する。
【０００２】
【従来の技術】このマトリックス状の映像信号を転置
（transposing）する方法及び装置は、ＭＰＥＧ(Moving
Picture Expert Group)信号等の圧縮されたマトリック
ス状の映像ビットストリームをデコーディングするため
のビデオデコーダに用いられる。公知のように、最近、
高鮮明(HD; High Definition)ＴＶ放送方式が開発さ
れ、また、一部の国では高鮮明ＴＶ放送方式が、部分的
に試みに運用されている。この高鮮明ＴＶ放送方式の運
用に伴い、放送局からは高鮮明ＴＶに適した信号を送出
する。該信号は高鮮明ＴＶ受信機（以下、ＨＤＴＶ）に
よって処理されるよう作られる。
（transposing）する方法及び装置は、ＭＰＥＧ(Moving
Picture Expert Group)信号等の圧縮されたマトリック
ス状の映像ビットストリームをデコーディングするため
のビデオデコーダに用いられる。公知のように、最近、
高鮮明(HD; High Definition)ＴＶ放送方式が開発さ
れ、また、一部の国では高鮮明ＴＶ放送方式が、部分的
に試みに運用されている。この高鮮明ＴＶ放送方式の運
用に伴い、放送局からは高鮮明ＴＶに適した信号を送出
する。該信号は高鮮明ＴＶ受信機（以下、ＨＤＴＶ）に
よって処理されるよう作られる。
【０００３】一方、現在米国ＡＴＳＣ(Advanced Televi
sion Systems Committee)の高鮮明ＴＶ方式に応ずる信
号は２種類に分けられる。一種類は高解像度を持つ画像
のためのＨＤ級信号であり、他の一種類は普通解像度を
持つ画像のためのＳＤ(Standard Definition)級信号
（以下、ＳＤ信号）である。該ＳＤ級信号は前記ＨＤ級
信号に比べて伝送データ量が少ない場合である。ＨＤＴ
Ｖは基本的にこの２種類の映像データが処理可能になっ
ている。
sion Systems Committee)の高鮮明ＴＶ方式に応ずる信
号は２種類に分けられる。一種類は高解像度を持つ画像
のためのＨＤ級信号であり、他の一種類は普通解像度を
持つ画像のためのＳＤ(Standard Definition)級信号
（以下、ＳＤ信号）である。該ＳＤ級信号は前記ＨＤ級
信号に比べて伝送データ量が少ない場合である。ＨＤＴ
Ｖは基本的にこの２種類の映像データが処理可能になっ
ている。
【０００４】ここで、放送局と受信機間に４つの場合が
存在しうる。ＨＤ信号をＨＤ信号級にディスプレイす
る場合、ＨＤ信号をＳＤ信号級にディスプレイする場
合、ＳＤ信号をＨＤ信号級にディスプレイする場合、
ＳＤ信号をＳＤ信号級にディスプレイする場合であ
る。前記、、の場合ではＨＤＴＶが受信された信
号を処理するのにそれらのシステムのパフォーマンス
上、別段無理はないが、の場合はＨＤＴＶが受信され
た信号をディスプレイするにあたってパフォーマンス(p
erformance)上の問題をもたらす。すなわち、視覚的に
画面が破れて見える等の問題点が発生するようになる。
このため、ＨＤ信号をＳＤ信号級にディスプレイする場
合、受信されたＨＤ信号のパフォーマンスをある程度落
とす必要がある。例えば、ＨＤ信号としての２０ＭＨｚ
のＭＰＥＧ信号をＳＤ信号級としての６ＭＨｚのＭＰＥ
Ｇ信号に作りかえなければならない。このように、ＨＤ
信号のパフォーマンスを低めるということは解像度を低
めるということと同じ意味である。一般に、ＨＤ信号の
パフォーマンスを低めるべく、該ＨＤ信号のうち一定周
波数以上の高周波数領域を除去する。このように、ＳＤ
信号級に適するよう一定の高周波数領域を除去した８×
８マトリックス状のＨＤ信号は８×４ＨＤ信号になる。
この８×４ＨＤ信号がＳＤ信号級にディスプレイされる
際、その解像度は８×８ＨＤ信号に比べて劣るが、画面
が破れて見える等の問題点は防止される。一方、８×８
マトリックス状のＳＤ信号はＨＤＴＶ上でそのままディ
スプレイされる。前述したような理由に起因して、ＨＤ
ＴＶは基本的に８×８ＨＤ信号及び８×４ＨＤ信号を全
て処理すべきである。
存在しうる。ＨＤ信号をＨＤ信号級にディスプレイす
る場合、ＨＤ信号をＳＤ信号級にディスプレイする場
合、ＳＤ信号をＨＤ信号級にディスプレイする場合、
ＳＤ信号をＳＤ信号級にディスプレイする場合であ
る。前記、、の場合ではＨＤＴＶが受信された信
号を処理するのにそれらのシステムのパフォーマンス
上、別段無理はないが、の場合はＨＤＴＶが受信され
た信号をディスプレイするにあたってパフォーマンス(p
erformance)上の問題をもたらす。すなわち、視覚的に
画面が破れて見える等の問題点が発生するようになる。
このため、ＨＤ信号をＳＤ信号級にディスプレイする場
合、受信されたＨＤ信号のパフォーマンスをある程度落
とす必要がある。例えば、ＨＤ信号としての２０ＭＨｚ
のＭＰＥＧ信号をＳＤ信号級としての６ＭＨｚのＭＰＥ
Ｇ信号に作りかえなければならない。このように、ＨＤ
信号のパフォーマンスを低めるということは解像度を低
めるということと同じ意味である。一般に、ＨＤ信号の
パフォーマンスを低めるべく、該ＨＤ信号のうち一定周
波数以上の高周波数領域を除去する。このように、ＳＤ
信号級に適するよう一定の高周波数領域を除去した８×
８マトリックス状のＨＤ信号は８×４ＨＤ信号になる。
この８×４ＨＤ信号がＳＤ信号級にディスプレイされる
際、その解像度は８×８ＨＤ信号に比べて劣るが、画面
が破れて見える等の問題点は防止される。一方、８×８
マトリックス状のＳＤ信号はＨＤＴＶ上でそのままディ
スプレイされる。前述したような理由に起因して、ＨＤ
ＴＶは基本的に８×８ＨＤ信号及び８×４ＨＤ信号を全
て処理すべきである。
【０００５】以下、一般的なＨＤＴＶを図１〜図３に基
づいて説明する。
づいて説明する。
【０００６】図１に示すように、放送局から圧縮された
映像ビットストリームを伝送すると、一般的なＨＤＴＶ
は、アンテナＡＮＴ．を介して受信された映像ビットス
トリームのうち所望の映像ビットストリームはチューナ
１０を通って同調し、前記同調された映像ビットストリ
ームを復調器２０を通って復調する。ここで、前記映像
ビットストリームはＭＰＥＧ信号であり、所定のマトリ
ックス状を有する。一方、前記復調された映像ビットス
トリームはビデオデコーダ３０で復元された後、映像デ
ィスプレイプロセッサ、ＶＤＰ(Video Display Process
or)４０によりディスプレイ可能な状態に処理される。
最終的に、ＶＤＰ４０の出力信号はディスプレイ部５０
を通ってディスプレイされる。この際、前記ＶＤＰ４０
は、ディスプレイ部５０の特性に合わせて適切に前記復
元された信号を処理する。
映像ビットストリームを伝送すると、一般的なＨＤＴＶ
は、アンテナＡＮＴ．を介して受信された映像ビットス
トリームのうち所望の映像ビットストリームはチューナ
１０を通って同調し、前記同調された映像ビットストリ
ームを復調器２０を通って復調する。ここで、前記映像
ビットストリームはＭＰＥＧ信号であり、所定のマトリ
ックス状を有する。一方、前記復調された映像ビットス
トリームはビデオデコーダ３０で復元された後、映像デ
ィスプレイプロセッサ、ＶＤＰ(Video Display Process
or)４０によりディスプレイ可能な状態に処理される。
最終的に、ＶＤＰ４０の出力信号はディスプレイ部５０
を通ってディスプレイされる。この際、前記ＶＤＰ４０
は、ディスプレイ部５０の特性に合わせて適切に前記復
元された信号を処理する。
【０００７】図２は図１中のビデオデコーダ３０の詳細
なブロック図である。
なブロック図である。
【０００８】図１の復調器２０からマトリックス状の復
調された映像ビットストリームが入力されると、可変長
デコーダ、ＶＬＤ(Variable Length Decoder)２１は前
記復調された映像ビットストリームをデコーディングし
てＤＣＴ係数(Discrete Cosine Transform Coefficien
t)及び動きベクトルを出力する。このＤＣＴ係数は逆ス
キャナ２２により逆スキャンされてから逆量子化器２３
により逆量子化される。次いで、ＩＤＣＴ(Inverse Dis
crete Cosine Transformer)２５は、前記逆量子化され
たＤＣＴ係数上に逆離散余弦変換を施して該ＤＣＴ係数
を空間的画素値に変換するようになる。ここで、ＩＤＣ
Ｔ２５による逆離散余弦変換前に前記逆量子化された係
数は、前記逆離散余弦変換を容易に行うためにトランス
ポーザ２４により転置される。一方、動き補償器２７は
前記ＶＬＤ２１から出力された動きベクトル値を用いて
フレームメモリ２６に既に格納された基準映像フレーム
を補償し、加算器２８は動き補償器２７の出力信号とＩ
ＤＣＴ２５の出力信号とを加算しその加算値を図１のＶ
ＤＰ４０へ出力する。
調された映像ビットストリームが入力されると、可変長
デコーダ、ＶＬＤ(Variable Length Decoder)２１は前
記復調された映像ビットストリームをデコーディングし
てＤＣＴ係数(Discrete Cosine Transform Coefficien
t)及び動きベクトルを出力する。このＤＣＴ係数は逆ス
キャナ２２により逆スキャンされてから逆量子化器２３
により逆量子化される。次いで、ＩＤＣＴ(Inverse Dis
crete Cosine Transformer)２５は、前記逆量子化され
たＤＣＴ係数上に逆離散余弦変換を施して該ＤＣＴ係数
を空間的画素値に変換するようになる。ここで、ＩＤＣ
Ｔ２５による逆離散余弦変換前に前記逆量子化された係
数は、前記逆離散余弦変換を容易に行うためにトランス
ポーザ２４により転置される。一方、動き補償器２７は
前記ＶＬＤ２１から出力された動きベクトル値を用いて
フレームメモリ２６に既に格納された基準映像フレーム
を補償し、加算器２８は動き補償器２７の出力信号とＩ
ＤＣＴ２５の出力信号とを加算しその加算値を図１のＶ
ＤＰ４０へ出力する。
【０００９】図３は図２のトランスポーザ(transposer)
２４の一例であり、２つのメモリ２４ａ、２４ｂを交互
に読取／記録(read/write)しつつ転置する装置である。
２４の一例であり、２つのメモリ２４ａ、２４ｂを交互
に読取／記録(read/write)しつつ転置する装置である。
【００１０】図３によれば、トランスポーザ２４は、１
６ビット（bits）×６４ワード（words）の容量の２つ
のＳＲＡＭ(Static Random Access Memory)２４ａ、２
４ｂと、読取／記録制御器２４ｃと、そして２つの多重
(muxed)のフリップフロップ２４ｄ、２４ｅとを有す
る。読取／記録制御器２４ｃにイネーブル信号が入力さ
れると、読取／記録制御器２４ｃは第１のＳＲＡＭ２４
ａ及び第２のＳＲＡＭ２４ｂに読取／記録制御信号及び
選択信号を提供する。この際、第１のＳＲＡＭ２４ａ及
び第２のＳＲＡＭ２４ｂは読取／記録制御信号に基づい
て反対に動作するようになる。すなわち、第１のＳＲＡ
Ｍ２４ａが先に第１データを記録する際、第２のＳＲＡ
Ｍ２４ｂは選択信号によりデザーブル(disable)状態に
ある。次いで、第１のＳＲＡＭ２４ａが読取を行う間、
第２のＳＲＡＭ２４ｂは第２データを記録する。このよ
うに、第１のＳＲＡＭ２４ａ、第２のＳＲＡＭ２４ｂは
交互に記録／読取を行う。一方、これら２つのＳＲＡＭ
２４ａ、２４ｂから交互に出力される第１データ、第２
データは、２つの多重のフリップフロップ２４ｄ、２４
ｅによりそれぞれトランスポズされる。
６ビット（bits）×６４ワード（words）の容量の２つ
のＳＲＡＭ(Static Random Access Memory)２４ａ、２
４ｂと、読取／記録制御器２４ｃと、そして２つの多重
(muxed)のフリップフロップ２４ｄ、２４ｅとを有す
る。読取／記録制御器２４ｃにイネーブル信号が入力さ
れると、読取／記録制御器２４ｃは第１のＳＲＡＭ２４
ａ及び第２のＳＲＡＭ２４ｂに読取／記録制御信号及び
選択信号を提供する。この際、第１のＳＲＡＭ２４ａ及
び第２のＳＲＡＭ２４ｂは読取／記録制御信号に基づい
て反対に動作するようになる。すなわち、第１のＳＲＡ
Ｍ２４ａが先に第１データを記録する際、第２のＳＲＡ
Ｍ２４ｂは選択信号によりデザーブル(disable)状態に
ある。次いで、第１のＳＲＡＭ２４ａが読取を行う間、
第２のＳＲＡＭ２４ｂは第２データを記録する。このよ
うに、第１のＳＲＡＭ２４ａ、第２のＳＲＡＭ２４ｂは
交互に記録／読取を行う。一方、これら２つのＳＲＡＭ
２４ａ、２４ｂから交互に出力される第１データ、第２
データは、２つの多重のフリップフロップ２４ｄ、２４
ｅによりそれぞれトランスポズされる。
【００１１】この他に、時間遅延方法による転置方法が
米国特許番号4,769,790に、４個のデュアルポート(dual
port)メモリを用いて転置する方法が米国特許番号5,48
1,487に開示されている。これら２つの特許は、ハード
ウェアのサイズが大きくなったり、ハードウェアの構成
が複雑になる問題があった。
米国特許番号4,769,790に、４個のデュアルポート(dual
port)メモリを用いて転置する方法が米国特許番号5,48
1,487に開示されている。これら２つの特許は、ハード
ウェアのサイズが大きくなったり、ハードウェアの構成
が複雑になる問題があった。
【００１２】又、上述したように、図２に示した従来の
トランスポーザ２４はｍ×ｍマトリックス状の信号（例
えば、ｍ＝８）をｍ×ｍワードの容量の２つのメモリを
用いて転置した。このような一般的なトランスポーザは
２つのメモリを用いるべきなので、図２の逆離散余弦変
換器及びビデオデコーダ３０の面積が増大する問題があ
り、しかも１００Ｍサンプル／秒(sample/sec)の比較的
に低い速度で動作するという問題があった。
トランスポーザ２４はｍ×ｍマトリックス状の信号（例
えば、ｍ＝８）をｍ×ｍワードの容量の２つのメモリを
用いて転置した。このような一般的なトランスポーザは
２つのメモリを用いるべきなので、図２の逆離散余弦変
換器及びビデオデコーダ３０の面積が増大する問題があ
り、しかも１００Ｍサンプル／秒(sample/sec)の比較的
に低い速度で動作するという問題があった。
【００１３】
【発明が解決しようとする課題】本発明の目的は、逆離
散余弦変換器のチップ面積及びビデオデコーダの面積を
低減させ得るマトリックス状の信号を転置する方法及び
装置を提供することにある。
散余弦変換器のチップ面積及びビデオデコーダの面積を
低減させ得るマトリックス状の信号を転置する方法及び
装置を提供することにある。
【００１４】本発明の他の目的は、より速い速度を具現
可能なマトリックス状の信号を転置する方法及び装置を
提供することにある。
可能なマトリックス状の信号を転置する方法及び装置を
提供することにある。
【００１５】本発明の又他の目的は、前記方法及び装置
を用いたビデオデコーダ及びＴＶ受信機を提供すること
にある。
を用いたビデオデコーダ及びＴＶ受信機を提供すること
にある。
【００１６】
【課題を解決するための手段】上記目的を達成するため
に、所定のマトリックス状の映像信号を記録可能な一メ
モリ部が用意され、記録制御回路により前記映像信号の
行(row)は前記メモリ部内に行単位及び列単位のうちの
何れか一単位で順次にシフトされつつ記録される。転置
のために前記メモリ部内に記録された映像信号は読取制
御信号に基づいて行単位及び列単位のうち上記記録時と
反対単位で前記メモリ部から読取される。前記読取遂行
中にシフトによって順次に空けられる前記メモリ部の部
分には、前記記録制御回路により次入力の映像信号の行
が行単位及び列単位のうち上記読取時と同じ単位で順次
にシフトされつつ記録される。前記メモリ部は、前記所
定のマトリックスの映像信号を記録可能なただ一つのメ
モリから構成されるか、又はそのメモリより小さな容量
を有する２つのメモリから構成されるため、前記メモリ
部の占有面積を減少させることになる。更に、読取中に
順次に空けられる前記メモリ部分は、次入力の映像信号
の行が順次にシフトされて記録されるため、転置の速度
が速くなる。
に、所定のマトリックス状の映像信号を記録可能な一メ
モリ部が用意され、記録制御回路により前記映像信号の
行(row)は前記メモリ部内に行単位及び列単位のうちの
何れか一単位で順次にシフトされつつ記録される。転置
のために前記メモリ部内に記録された映像信号は読取制
御信号に基づいて行単位及び列単位のうち上記記録時と
反対単位で前記メモリ部から読取される。前記読取遂行
中にシフトによって順次に空けられる前記メモリ部の部
分には、前記記録制御回路により次入力の映像信号の行
が行単位及び列単位のうち上記読取時と同じ単位で順次
にシフトされつつ記録される。前記メモリ部は、前記所
定のマトリックスの映像信号を記録可能なただ一つのメ
モリから構成されるか、又はそのメモリより小さな容量
を有する２つのメモリから構成されるため、前記メモリ
部の占有面積を減少させることになる。更に、読取中に
順次に空けられる前記メモリ部分は、次入力の映像信号
の行が順次にシフトされて記録されるため、転置の速度
が速くなる。
【００１７】本発明によるメモリを用いてマトリックス
信号を転置する方法は、（ａ）入力するマトリックス信
号の行を前記メモリに、行単位及び列単位のうちの何れ
か一単位で第１方向にシフトしながら全て記録するステ
ップと、そして（ｂ）前記メモリに格納された該マトリ
ックス状の映像信号を、前記行単位及び列単位のうち上
記記録時と反対単位で第２方向にシフトしながら読取す
るステップと、を備えることを特徴とし、そのことによ
り、上記目的が達成される。
信号を転置する方法は、（ａ）入力するマトリックス信
号の行を前記メモリに、行単位及び列単位のうちの何れ
か一単位で第１方向にシフトしながら全て記録するステ
ップと、そして（ｂ）前記メモリに格納された該マトリ
ックス状の映像信号を、前記行単位及び列単位のうち上
記記録時と反対単位で第２方向にシフトしながら読取す
るステップと、を備えることを特徴とし、そのことによ
り、上記目的が達成される。
【００１８】（ｂ）ステップの読取遂行中にシフトによ
って空けられるメモリの部分に、次入力のマトリックス
信号を前記読取時と同単位で前記第２方向にシフトしな
がら格納するステップを更に備えることを特徴としても
よい。
って空けられるメモリの部分に、次入力のマトリックス
信号を前記読取時と同単位で前記第２方向にシフトしな
がら格納するステップを更に備えることを特徴としても
よい。
【００１９】行単位で記録を行い且つ列単位で読取を行
う場合において、第１方向はメモリの上側から下側に向
かう方向であり、第２方向は前記メモリの左側から右側
に向かう方向であることを特徴と特徴としてもよい。
う場合において、第１方向はメモリの上側から下側に向
かう方向であり、第２方向は前記メモリの左側から右側
に向かう方向であることを特徴と特徴としてもよい。
【００２０】列単位で記録を行い且つ行単位で読取を行
う場合において、第１方向はメモリの左側から右側に向
かう方向であり、第２方向はメモリの上側から下側に向
かう方向であることを特徴としてもよい。
う場合において、第１方向はメモリの左側から右側に向
かう方向であり、第２方向はメモリの上側から下側に向
かう方向であることを特徴としてもよい。
【００２１】前記マトリックス状の信号はｍ×ｍ（ｍ＝
正の整数）信号であることを特徴としてもよい。
正の整数）信号であることを特徴としてもよい。
【００２２】前記マトリックス状の信号はｍ×ｍ/２
（ｍ＝正の偶数）信号であることを特徴としてもよい。
（ｍ＝正の偶数）信号であることを特徴としてもよい。
【００２３】本発明による８×８メモリを用いて８×８
映像信号を転置する方法は、前記８×８メモリに入力す
る８×８信号の８行を行単位で前記メモリの最下側行か
ら最上側行まで順次にシフトしながら全て記録し、ここ
で各行の８信号は前記メモリの各行の左側から右側に向
けて記録するステップと、前記メモリに記録された８×
８映像信号を列単位で最右側列から最左側列まで順次に
シフトしながら読取し、ここで各列の８信号は前記メモ
リの各列の下側から上側に向けて読取するステップと、
そして読取遂行中にシフトによって前記メモリの最左側
から順次に空けられる列には次入力の８×８映像信号行
を最上側行から最下側行まで順次にシフトしながら格納
し、各行の８信号は前記メモリの各空けられた列の下側
から上側に向けて記録するステップと、を備えることを
特徴とし、そのことにより、上記目的が達成される。
映像信号を転置する方法は、前記８×８メモリに入力す
る８×８信号の８行を行単位で前記メモリの最下側行か
ら最上側行まで順次にシフトしながら全て記録し、ここ
で各行の８信号は前記メモリの各行の左側から右側に向
けて記録するステップと、前記メモリに記録された８×
８映像信号を列単位で最右側列から最左側列まで順次に
シフトしながら読取し、ここで各列の８信号は前記メモ
リの各列の下側から上側に向けて読取するステップと、
そして読取遂行中にシフトによって前記メモリの最左側
から順次に空けられる列には次入力の８×８映像信号行
を最上側行から最下側行まで順次にシフトしながら格納
し、各行の８信号は前記メモリの各空けられた列の下側
から上側に向けて記録するステップと、を備えることを
特徴とし、そのことにより、上記目的が達成される。
【００２４】８×８メモリに入力する８×８映像信号の
８行を列単位で前記メモリの最右側列から最左側列まで
順次にシフトしながら全て記録し、ここで各行の８信号
は前記８×８メモリの各列の下側から上側に向けて記録
するステップと、前記８×８メモリに記録された８×８
映像信号を、行単位で最下側行から最上側行まで順次に
シフトしながら読取し、ここで前記メモリの各行の８信
号は右側から左側に向けて読取するステップと、そして
読取中にシフトによって前記メモリの最上側から順次に
空けられる行には次入力の８×８信号の行を最上側行か
ら最下側行まで順次にシフトしながら記録し、ここで各
行の８信号は前記８×８メモリの各空けられた行の最右
側から最左側に向けて記録されるステップと、を備える
ことを特徴とし、そのことにより、上記目的が達成され
る。
８行を列単位で前記メモリの最右側列から最左側列まで
順次にシフトしながら全て記録し、ここで各行の８信号
は前記８×８メモリの各列の下側から上側に向けて記録
するステップと、前記８×８メモリに記録された８×８
映像信号を、行単位で最下側行から最上側行まで順次に
シフトしながら読取し、ここで前記メモリの各行の８信
号は右側から左側に向けて読取するステップと、そして
読取中にシフトによって前記メモリの最上側から順次に
空けられる行には次入力の８×８信号の行を最上側行か
ら最下側行まで順次にシフトしながら記録し、ここで各
行の８信号は前記８×８メモリの各空けられた行の最右
側から最左側に向けて記録されるステップと、を備える
ことを特徴とし、そのことにより、上記目的が達成され
る。
【００２５】本発明による２つの４×４メモリを用いて
８×４映像信号を転置する方法は、入力する８×４映像
信号を４個の奇数番目の列から構成される第１の４×４
映像信号と４個の偶数番目の列から構成される第２の４
×４映像信号とに分類するステップと、前記第１の４×
４映像信号の４行を前記２つのメモリ中の第１の４×４
メモリに、第２の４×４映像信号の４行を第２の４×４
メモリにそれぞれ行単位で最下側行から最上側行まで順
次にシフトしながら記録し、ここで各行の４信号は前記
メモリの各行の最右側から最左側に向けて記録するステ
ップと、前記第１の４×４メモリ及び第２の４×４メモ
リにそれぞれ記録された第１の４×４映像信号及び第２
の４×４映像信号を、各メモリの最右側列から最左側列
に向けて列単位で順次にシフトしながら読取し、ここで
読取の手順は第２の４×４メモリ、第１の４×４メモリ
の順に交互に進行し、前記メモリの各列の４信号は最下
側から最上側に向けて読取するステップと、そして読取
中にシフトによって最左側から最右側に向けて空けられ
る第１の４×４メモリの列及び第２の４×４メモリの列
には、次入力の８×４映像信号の第１の４×４映像信号
及び第２の４×４映像信号の行をそれぞれ最上側行から
最下側行まで順次にシフトしながら記録し、ここで各行
の４信号は前記メモリの各空けられた列の最下側から最
上側に向けて記録するステップと、を備えることを特徴
とし、そのことにより上記目的が達成される。本発明に
よる２つの４×４メモリを用いて８×４映像信号を転置
する方法は、入力する８×４映像信号を奇数番目の列か
ら構成される第１の４×４映像信号と偶数番目の列から
構成される第２の４×４映像信号とに分類するステップ
と、前記第１の４×４映像信号の４行を第１の４×４メ
モリに、第２の４×４映像信号の４行を第２の４×４メ
モリにそれぞれ列単位で最右側列から最左側列まで順次
にシフトしながら記録し、ここで各行の４信号は前記各
メモリの各行の最下側から最上側に向けて記録するステ
ップと、前記第１の４×４メモリ及び第２の４×４メモ
リにそれぞれ記録された第１の４×４映像信号及び第２
の４×４映像信号を、各メモリの最下側行から最上側行
まで行単位で順次にシフトしながら読取し、ここで読取
の手順は第２の４×４メモリ、第１の４×４メモリの順
に交互に進行し、前記各メモリの各行の４信号は最右側
から最左側に向けて読取されるステップと、そして読取
中にシフトによって最上側行から最下側行に向けて空け
られる第１の４×４メモリの行及び第２の４×４メモリ
の行には、次入力の８×４映像信号の第１の４×４映像
信号及び第２の４×４映像信号の４行を最上側行から最
下側行まで順次にシフトしながら記録し、ここで各信号
の各行の４信号は各メモリの各空けられた行の最右側か
ら最左側に向けて記録されるステップと、を備えること
を特徴とし、そのことにより上記目的が達成される。
８×４映像信号を転置する方法は、入力する８×４映像
信号を４個の奇数番目の列から構成される第１の４×４
映像信号と４個の偶数番目の列から構成される第２の４
×４映像信号とに分類するステップと、前記第１の４×
４映像信号の４行を前記２つのメモリ中の第１の４×４
メモリに、第２の４×４映像信号の４行を第２の４×４
メモリにそれぞれ行単位で最下側行から最上側行まで順
次にシフトしながら記録し、ここで各行の４信号は前記
メモリの各行の最右側から最左側に向けて記録するステ
ップと、前記第１の４×４メモリ及び第２の４×４メモ
リにそれぞれ記録された第１の４×４映像信号及び第２
の４×４映像信号を、各メモリの最右側列から最左側列
に向けて列単位で順次にシフトしながら読取し、ここで
読取の手順は第２の４×４メモリ、第１の４×４メモリ
の順に交互に進行し、前記メモリの各列の４信号は最下
側から最上側に向けて読取するステップと、そして読取
中にシフトによって最左側から最右側に向けて空けられ
る第１の４×４メモリの列及び第２の４×４メモリの列
には、次入力の８×４映像信号の第１の４×４映像信号
及び第２の４×４映像信号の行をそれぞれ最上側行から
最下側行まで順次にシフトしながら記録し、ここで各行
の４信号は前記メモリの各空けられた列の最下側から最
上側に向けて記録するステップと、を備えることを特徴
とし、そのことにより上記目的が達成される。本発明に
よる２つの４×４メモリを用いて８×４映像信号を転置
する方法は、入力する８×４映像信号を奇数番目の列か
ら構成される第１の４×４映像信号と偶数番目の列から
構成される第２の４×４映像信号とに分類するステップ
と、前記第１の４×４映像信号の４行を第１の４×４メ
モリに、第２の４×４映像信号の４行を第２の４×４メ
モリにそれぞれ列単位で最右側列から最左側列まで順次
にシフトしながら記録し、ここで各行の４信号は前記各
メモリの各行の最下側から最上側に向けて記録するステ
ップと、前記第１の４×４メモリ及び第２の４×４メモ
リにそれぞれ記録された第１の４×４映像信号及び第２
の４×４映像信号を、各メモリの最下側行から最上側行
まで行単位で順次にシフトしながら読取し、ここで読取
の手順は第２の４×４メモリ、第１の４×４メモリの順
に交互に進行し、前記各メモリの各行の４信号は最右側
から最左側に向けて読取されるステップと、そして読取
中にシフトによって最上側行から最下側行に向けて空け
られる第１の４×４メモリの行及び第２の４×４メモリ
の行には、次入力の８×４映像信号の第１の４×４映像
信号及び第２の４×４映像信号の４行を最上側行から最
下側行まで順次にシフトしながら記録し、ここで各信号
の各行の４信号は各メモリの各空けられた行の最右側か
ら最左側に向けて記録されるステップと、を備えること
を特徴とし、そのことにより上記目的が達成される。
【００２６】本発明によるマトリックス映像信号を転置
する装置は、メモリ部と、入力するマトリックス映像信
号の行を行単位及び列単位のうちの何れか一単位でシフ
トしながら前記メモリ部に全て記録する記録制御回路
と、そして前記メモリ部に格納された前記マトリックス
映像信号を前記行単位及び列単位のうち前記記録時と反
対の単位でシフトしながら読取する読取制御回路とを備
え、ここで、前記記録制御回路は、前記読取制御回路に
よる読取中のシフトによって順次に空けられる前記メモ
リの部分に、次のマトリックス映像信号を前記読取時と
同じ単位で順次にシフトしながら記録することを特徴と
し、そのことにより上記目的が達成される。
する装置は、メモリ部と、入力するマトリックス映像信
号の行を行単位及び列単位のうちの何れか一単位でシフ
トしながら前記メモリ部に全て記録する記録制御回路
と、そして前記メモリ部に格納された前記マトリックス
映像信号を前記行単位及び列単位のうち前記記録時と反
対の単位でシフトしながら読取する読取制御回路とを備
え、ここで、前記記録制御回路は、前記読取制御回路に
よる読取中のシフトによって順次に空けられる前記メモ
リの部分に、次のマトリックス映像信号を前記読取時と
同じ単位で順次にシフトしながら記録することを特徴と
し、そのことにより上記目的が達成される。
【００２７】前記マトリックス映像信号はｍ×ｍ（ｍ＝
正の整数）信号であり、前記メモリ部はｍ×ｍ信号を格
納可能な一つのメモリであることを特徴としてもよい。
正の整数）信号であり、前記メモリ部はｍ×ｍ信号を格
納可能な一つのメモリであることを特徴としてもよい。
【００２８】前記マトリックス映像信号はｍ×ｍ/２
（ｍ＝正の偶数）であり、前記メモリ部はそれぞれｍ/
２×ｍ/２信号を格納可能な２つのｍ/２×ｍ/２メモリ
であることを特徴としてもよい。
（ｍ＝正の偶数）であり、前記メモリ部はそれぞれｍ/
２×ｍ/２信号を格納可能な２つのｍ/２×ｍ/２メモリ
であることを特徴としてもよい。
【００２９】前記メモリ部は少なくとも一つのメモリか
ら構成され、前記少なくとも一つのメモリは多重のフリ
ップフロップであることを特徴としてもよい。
ら構成され、前記少なくとも一つのメモリは多重のフリ
ップフロップであることを特徴としてもよい。
【００３０】前記メモリ部は少なくとも一つのメモリか
ら構成され、前記少なくとも一つのメモリはＳＲＡＭで
あることを特徴としてもよい。
ら構成され、前記少なくとも一つのメモリはＳＲＡＭで
あることを特徴としてもよい。
【００３１】前記メモリ部は少なくとも一つのメモリか
ら構成され、前記少なくとも一つのメモリはレジスタフ
ァイルであることを特徴としてもよい。
ら構成され、前記少なくとも一つのメモリはレジスタフ
ァイルであることを特徴としてもよい。
【００３２】本発明によるマトリックス映像信号を転置
する装置は、８×８メモリと、入力する信号が８×８映
像信号か８×４映像信号かを判断して該当するモード信
号を出力するモード信号検出回路と、入力する８×８映
像信号及び８×４映像信号のうちの何れか一信号の行
を、行単位及び列単位のうちの何れか一単位で前記モー
ド信号に基づいて適切にシフトしながら前記８×８メモ
リに全て記録する記録制御回路と、前記８×８メモリに
格納された信号の行を前記行単位及び列単位のうち上記
記録時と反対単位で前記８×８メモリから前記モード信
号に基づいて適切にシフトしながら読取する読取制御回
路とから構成され、ここで、前記記録制御回路は、前記
読取制御回路による読取遂行中のシフトによって空けら
れる前記８×８メモリの部分に次入力の映像信号を前記
読取時と同じ単位で前記モード信号に基づいて適切にシ
フトして記録することを特徴とし。そのことにより上記
目的が達成される。
する装置は、８×８メモリと、入力する信号が８×８映
像信号か８×４映像信号かを判断して該当するモード信
号を出力するモード信号検出回路と、入力する８×８映
像信号及び８×４映像信号のうちの何れか一信号の行
を、行単位及び列単位のうちの何れか一単位で前記モー
ド信号に基づいて適切にシフトしながら前記８×８メモ
リに全て記録する記録制御回路と、前記８×８メモリに
格納された信号の行を前記行単位及び列単位のうち上記
記録時と反対単位で前記８×８メモリから前記モード信
号に基づいて適切にシフトしながら読取する読取制御回
路とから構成され、ここで、前記記録制御回路は、前記
読取制御回路による読取遂行中のシフトによって空けら
れる前記８×８メモリの部分に次入力の映像信号を前記
読取時と同じ単位で前記モード信号に基づいて適切にシ
フトして記録することを特徴とし。そのことにより上記
目的が達成される。
【００３３】前記８×８メモリは８×８の多重のフリッ
プフロップであることを特徴としてもよい。
プフロップであることを特徴としてもよい。
【００３４】前記８×８メモリは８×８のＳＲＡＭであ
ることを特徴としてもよい。
ることを特徴としてもよい。
【００３５】前記８×８メモリは８×８のレジスタファ
イルであることを特徴としてもよい。
イルであることを特徴としてもよい。
【００３６】本発明によるマトリックス映像信号を転置
する装置は、第１の４×４メモリと、第２の４×４メモ
リと、入力する８×４映像信号の４個の奇数番目の列を
前記第１の４×４メモリに、４個の偶数番目の列を第２
の４×４メモリにそれぞれ行単位及び列単位のうちの何
れか一単位でシフトしながら全て記録する記録制御回路
と、前記第１の４×４メモリ及び第２の４×４メモリに
記録された前記８×４映像信号を前記行単位及び列単位
のうち上記記録時と反対単位で前記二つのメモリから読
取し、ここで前記読取の手順は第２の４×４メモリ、第
１の４×４メモリの順に交互に進行する読取制御回路と
から構成され、ここで、前記記録制御回路は、前記読取
制御回路による読取遂行中のシフトによって空けられる
前記二つのメモリの部分に、次入力の８×４映像信号の
４行を前記行単位及び列単位のうち上記読取時と同じ単
位でシフトしながら記録することを特徴とし、そのこと
により上記目的が達成される。
する装置は、第１の４×４メモリと、第２の４×４メモ
リと、入力する８×４映像信号の４個の奇数番目の列を
前記第１の４×４メモリに、４個の偶数番目の列を第２
の４×４メモリにそれぞれ行単位及び列単位のうちの何
れか一単位でシフトしながら全て記録する記録制御回路
と、前記第１の４×４メモリ及び第２の４×４メモリに
記録された前記８×４映像信号を前記行単位及び列単位
のうち上記記録時と反対単位で前記二つのメモリから読
取し、ここで前記読取の手順は第２の４×４メモリ、第
１の４×４メモリの順に交互に進行する読取制御回路と
から構成され、ここで、前記記録制御回路は、前記読取
制御回路による読取遂行中のシフトによって空けられる
前記二つのメモリの部分に、次入力の８×４映像信号の
４行を前記行単位及び列単位のうち上記読取時と同じ単
位でシフトしながら記録することを特徴とし、そのこと
により上記目的が達成される。
【００３７】前記二つの４×４メモリは、それぞれ多重
のフリップフロップであることを特徴としてもよい。
のフリップフロップであることを特徴としてもよい。
【００３８】前記二つの４×４メモリは、それぞれＳＲ
ＡＭであることを特徴としてもよい。
ＡＭであることを特徴としてもよい。
【００３９】前記二つの４×４メモリは、それぞれレジ
スタファイルであることを特徴としてもよい。
スタファイルであることを特徴としてもよい。
【００４０】本発明によるビデオデコーダは、伝送され
たマトリックス状の映像ビットストリームをデコーディ
ングしてマトリックス状のＤＣＴ係数及び動きベクトル
を出力するＶＬＤと、前記ＶＬＤから出力されたマトリ
ックス状のＤＣＴ係数を逆スキャンする逆スキャナと、
前記逆スキャナの出力信号を逆量子化させる逆量子化器
と、前記逆量子化器から出力されたマトリックス状の信
号を転置するトランスポーザと、前記転置された信号上
に逆離散余弦変換を施して空間的画素値を出力するＩＤ
ＣＴと、基準フレームを格納するフレームメモリと、前
記ＶＬＤから出力された動きベクトルを用いて前記基準
フレームを補償する動き補償器と、そして前記動き補償
器の出力信号と前記ＩＤＣＴの出力信号とを加算する加
算器とを備え、前記トランスポーザは、メモリ部と、前
記逆量子化器の出力信号がどんなマトリックス状なのか
を判断して該当するモード信号を出力するモード信号検
出器と、前記逆量子化器から出力された信号の行を前記
メモリ部に行単位及び列単位のうちの何れか一単位で順
次に前記モード信号に基づいて適切にシフトしながら記
録する記録制御回路と、及び前記メモリ部に記録された
マトリックス信号を前記行単位及び列単位のうち上記記
録時と反対単位で順次にシフトしながら読取する読取制
御回路とを含み、ここで、前記記録制御回路は、前記読
取中のシフトによって空けられる前記メモリ部の部分に
前記読取時と同じ単位で前記逆量子化器から出力される
次信号の行を順次にシフトしながら記録することを特徴
とし、そのことにより上記目的が達成される。
たマトリックス状の映像ビットストリームをデコーディ
ングしてマトリックス状のＤＣＴ係数及び動きベクトル
を出力するＶＬＤと、前記ＶＬＤから出力されたマトリ
ックス状のＤＣＴ係数を逆スキャンする逆スキャナと、
前記逆スキャナの出力信号を逆量子化させる逆量子化器
と、前記逆量子化器から出力されたマトリックス状の信
号を転置するトランスポーザと、前記転置された信号上
に逆離散余弦変換を施して空間的画素値を出力するＩＤ
ＣＴと、基準フレームを格納するフレームメモリと、前
記ＶＬＤから出力された動きベクトルを用いて前記基準
フレームを補償する動き補償器と、そして前記動き補償
器の出力信号と前記ＩＤＣＴの出力信号とを加算する加
算器とを備え、前記トランスポーザは、メモリ部と、前
記逆量子化器の出力信号がどんなマトリックス状なのか
を判断して該当するモード信号を出力するモード信号検
出器と、前記逆量子化器から出力された信号の行を前記
メモリ部に行単位及び列単位のうちの何れか一単位で順
次に前記モード信号に基づいて適切にシフトしながら記
録する記録制御回路と、及び前記メモリ部に記録された
マトリックス信号を前記行単位及び列単位のうち上記記
録時と反対単位で順次にシフトしながら読取する読取制
御回路とを含み、ここで、前記記録制御回路は、前記読
取中のシフトによって空けられる前記メモリ部の部分に
前記読取時と同じ単位で前記逆量子化器から出力される
次信号の行を順次にシフトしながら記録することを特徴
とし、そのことにより上記目的が達成される。
【００４１】前記マトリックス状の映像ビットストリー
ムはＭＰＥＧ信号であることを特徴としてもよい。
ムはＭＰＥＧ信号であることを特徴としてもよい。
【００４２】前記マトリックスはｍ×ｍ信号（ｍ＝正の
整数）であり、前記メモリ部は該ｍ×ｍ信号を記録可能
な一つのメモリであることを特徴としてもよい。
整数）であり、前記メモリ部は該ｍ×ｍ信号を記録可能
な一つのメモリであることを特徴としてもよい。
【００４３】前記ｍ×ｍ信号は８×８映像信号であるこ
とを特徴としてもよい。
とを特徴としてもよい。
【００４４】前記マトリックスはｍ×ｍ/２信号（ｍ＝
正の偶数）であり、前記メモリ部はそれぞれｍ/２×ｍ/
２信号を記録可能な二つのメモリであることを特徴とし
てもよい。
正の偶数）であり、前記メモリ部はそれぞれｍ/２×ｍ/
２信号を記録可能な二つのメモリであることを特徴とし
てもよい。
【００４５】前記ｍ×ｍ/２信号は８×４映像信号であ
り、ｍ/２×ｍ/２信号は４×４映像信号であることを特
徴としてもよい。
り、ｍ/２×ｍ/２信号は４×４映像信号であることを特
徴としてもよい。
【００４６】前記ＶＬＤの真前段に、映像ビットストリ
ームのうち所望の高周波数領域を除去するためのプレパ
ーザを更に備えることを特徴としてもよい。
ームのうち所望の高周波数領域を除去するためのプレパ
ーザを更に備えることを特徴としてもよい。
【００４７】前記ＶＬＤと逆スキャナとの間に、前記Ｖ
ＬＤ信号の出力信号のうち一部係数を除去することによ
り所望の高周波数領域を除去するためのゾーンフィルタ
を更に備えることを特徴としてもよい。
ＬＤ信号の出力信号のうち一部係数を除去することによ
り所望の高周波数領域を除去するためのゾーンフィルタ
を更に備えることを特徴としてもよい。
【００４８】前記メモリ部は少なくとも一つの多重のフ
リップフロップであることを特徴としてもよい。
リップフロップであることを特徴としてもよい。
【００４９】前記メモリ部は少なくとも一つのＳＲＡＭ
であることを特徴としてもよい。
であることを特徴としてもよい。
【００５０】前記二つの４×４メモリは、それぞれレジ
スタファイルであることを特徴としてもよい。
スタファイルであることを特徴としてもよい。
【００５１】
【発明の実施の形態】以下、添付図面に基づき本発明を
詳細に説明する。
詳細に説明する。
【００５２】（第１実施形態）図４は本発明の第１実施
形態のトランスポーザの構成を示すブロック図である。
形態のトランスポーザの構成を示すブロック図である。
【００５３】このトランスポーザは、メモリ部１００、
記録制御回路２００、読取制御回路３００、及びモード
信号検出回路４００から構成される。
記録制御回路２００、読取制御回路３００、及びモード
信号検出回路４００から構成される。
【００５４】ここで、前記メモリ部１００は、ｍ×ｍ映
像信号を記録可能な多重のフリップフロップ、レジスタ
ファイル(register file)、及びセルコンパイラ(cell c
ompiler)を用いたＳＲＡＭ(Static Random Access Memo
ry)のうちの何れか一つを備える。前記モード信号検出
回路４００は、入力するマトリックス状の映像ビットス
トリームが８×８信号であるか８×４信号であるかを判
断して該当するモード信号を前記記録制御回路２００及
び読取制御回路３００に提供する。前述したように、Ｈ
ＤＴＶはＳＤ信号に適するよう構成されるため、８×８
ＨＤ信号が入力される場合には該信号のパフォーマンス
を減少させてＳＤ信号に適合するよう８×４ＨＤ信号を
作る必要がある。このため、第１実施形態におけるトラ
ンスポーザは、８×８映像信号と８×４映像信号を全て
転置できるように設計される。
像信号を記録可能な多重のフリップフロップ、レジスタ
ファイル(register file)、及びセルコンパイラ(cell c
ompiler)を用いたＳＲＡＭ(Static Random Access Memo
ry)のうちの何れか一つを備える。前記モード信号検出
回路４００は、入力するマトリックス状の映像ビットス
トリームが８×８信号であるか８×４信号であるかを判
断して該当するモード信号を前記記録制御回路２００及
び読取制御回路３００に提供する。前述したように、Ｈ
ＤＴＶはＳＤ信号に適するよう構成されるため、８×８
ＨＤ信号が入力される場合には該信号のパフォーマンス
を減少させてＳＤ信号に適合するよう８×４ＨＤ信号を
作る必要がある。このため、第１実施形態におけるトラ
ンスポーザは、８×８映像信号と８×４映像信号を全て
転置できるように設計される。
【００５５】本発明のトランスポーザの動作を概略的に
説明する。
説明する。
【００５６】まず、記録制御回路２００は、入力するマ
トリックス状の信号の行を前記メモリ部１００に行単位
及び列単位のうちの何れか一単位で第１方向にシフトし
ながら全部記録する。そして、前記メモリ部１００に格
納された該マトリックス状の信号は読取制御回路により
行単位及び列単位のうちの上記記録時とは反対単位で、
第２方向にシフトしながら読取される。一方、前記読取
遂行中にシフトによって順次に空けられる前記メモリ部
１００の部分には、次入力の同マトリックス状の次の映
像信号を前記読取時と同じ単位で第２方向にシフトしつ
つ格納する。この際、行単位で記録を行い且つ列単位で
読取を行う場合において、第１方向は前記メモリ部１０
０の上側から下側に向かう方向であり、第２方法は前記
メモリ部１００の左側から右側に向かう方向である。
又、列単位で記録を行い且つ行単位で読取を行う場合に
おいて、第１方向は前記メモリ部１００の左側から右側
に向かう方向であり、第２方向は前記メモリ部１００の
上側から下側に向かう方向である。
トリックス状の信号の行を前記メモリ部１００に行単位
及び列単位のうちの何れか一単位で第１方向にシフトし
ながら全部記録する。そして、前記メモリ部１００に格
納された該マトリックス状の信号は読取制御回路により
行単位及び列単位のうちの上記記録時とは反対単位で、
第２方向にシフトしながら読取される。一方、前記読取
遂行中にシフトによって順次に空けられる前記メモリ部
１００の部分には、次入力の同マトリックス状の次の映
像信号を前記読取時と同じ単位で第２方向にシフトしつ
つ格納する。この際、行単位で記録を行い且つ列単位で
読取を行う場合において、第１方向は前記メモリ部１０
０の上側から下側に向かう方向であり、第２方法は前記
メモリ部１００の左側から右側に向かう方向である。
又、列単位で記録を行い且つ行単位で読取を行う場合に
おいて、第１方向は前記メモリ部１００の左側から右側
に向かう方向であり、第２方向は前記メモリ部１００の
上側から下側に向かう方向である。
【００５７】一方、記録制御回路２００及び読取制御回
路３００を前記メモリ部１００に連結させるラインの手
順に切り換えることにより、前記第１方向を右側から左
側に向かう方向、第２方向を下側から上側に向かう方向
にしてもよい。一方、前記映像信号のマトリックスはｍ
×ｍ（ｍ＝正の整数）及びｍ×ｍ/２（ｍ＝正の偶数）
のうちの何れか一つである。一般に入力するＨＤ信号及
びＳＤ信号は８×８マトリックス状の信号及び８×４信
号のうちの何れか一つである。
路３００を前記メモリ部１００に連結させるラインの手
順に切り換えることにより、前記第１方向を右側から左
側に向かう方向、第２方向を下側から上側に向かう方向
にしてもよい。一方、前記映像信号のマトリックスはｍ
×ｍ（ｍ＝正の整数）及びｍ×ｍ/２（ｍ＝正の偶数）
のうちの何れか一つである。一般に入力するＨＤ信号及
びＳＤ信号は８×８マトリックス状の信号及び８×４信
号のうちの何れか一つである。
【００５８】以下、図４に示すトランスポーザの動作
を、８×８形態の映像ビットストリーム、８×４形態の
映像ビットストリームが入力される場合に分離して説明
する。
を、８×８形態の映像ビットストリーム、８×４形態の
映像ビットストリームが入力される場合に分離して説明
する。
【００５９】まず、８×８映像信号が入力され該８×８
映像信号の行が前記メモリ部１００に行単位で記録され
る場合を図５ａ〜図５ｈに基づき説明する。ここで、前
記メモリ部１００は８×８メモリ１００のサイズを有す
るはずである。図５ａは入力する８×８映像信号であ
り、図５ｂは最終的に転置された８×８映像信号であ
る。 図５ｃ、図５ｄに示すように、８×８メモリ１
００に８×８映像信号が入力されると、記録制御回路２
００はクロック信号毎に８×８映像信号の８行を行単位
で８×８メモリ１００の最下側行から最上側行まで順次
にシフトしながら全部記録する。ここで、各行の８信号
は前記８×８メモリ１００の各行の右側から左側に向け
て記録される。すなわち、クロック信号毎に８個のデー
タずつ記録され、８サイクル(cycle)が経過した後に８
×８映像信号が全部記録される。
映像信号の行が前記メモリ部１００に行単位で記録され
る場合を図５ａ〜図５ｈに基づき説明する。ここで、前
記メモリ部１００は８×８メモリ１００のサイズを有す
るはずである。図５ａは入力する８×８映像信号であ
り、図５ｂは最終的に転置された８×８映像信号であ
る。 図５ｃ、図５ｄに示すように、８×８メモリ１
００に８×８映像信号が入力されると、記録制御回路２
００はクロック信号毎に８×８映像信号の８行を行単位
で８×８メモリ１００の最下側行から最上側行まで順次
にシフトしながら全部記録する。ここで、各行の８信号
は前記８×８メモリ１００の各行の右側から左側に向け
て記録される。すなわち、クロック信号毎に８個のデー
タずつ記録され、８サイクル(cycle)が経過した後に８
×８映像信号が全部記録される。
【００６０】次いで、前記８×８メモリ１００に全部記
録された８×８映像信号は、図５ｅ、図５ｆに示すよう
に、読取制御回路３００により記録時と反対の列単位で
最右側列から最左側列まで順次に右側にシフトしながら
読取される。ここで、前記８×８メモリ１００の各列の
８信号は前記８×８メモリ１００の各列の下側から上側
まで順次に読取される。一方、読取中に信号のシフトに
よって前記８×８メモリ１００の最左側から順次に空け
られる列には、次入力の８×８映像信号の行が記録制御
回路３００により最上側行から最下側行まで順次にシフ
トしながら格納される。ここで、各行の８信号は前記８
×８メモリ１００の各空けられた列の下側から上側に向
けて記録される。次いで、図５ｇ、図５ｈに示すよう
に、列単位で記録された８×８映像信号は行単位で下側
にシフトしながら読取され、読取中に上側から空けられ
る８×８メモリ１００の行には次の８×８映像信号の行
が順次にシフトしながら格納される。このように、８×
８メモリ１００に入力された８×８映像信号は前記メモ
リ１００から出力されるに際して転置される。
録された８×８映像信号は、図５ｅ、図５ｆに示すよう
に、読取制御回路３００により記録時と反対の列単位で
最右側列から最左側列まで順次に右側にシフトしながら
読取される。ここで、前記８×８メモリ１００の各列の
８信号は前記８×８メモリ１００の各列の下側から上側
まで順次に読取される。一方、読取中に信号のシフトに
よって前記８×８メモリ１００の最左側から順次に空け
られる列には、次入力の８×８映像信号の行が記録制御
回路３００により最上側行から最下側行まで順次にシフ
トしながら格納される。ここで、各行の８信号は前記８
×８メモリ１００の各空けられた列の下側から上側に向
けて記録される。次いで、図５ｇ、図５ｈに示すよう
に、列単位で記録された８×８映像信号は行単位で下側
にシフトしながら読取され、読取中に上側から空けられ
る８×８メモリ１００の行には次の８×８映像信号の行
が順次にシフトしながら格納される。このように、８×
８メモリ１００に入力された８×８映像信号は前記メモ
リ１００から出力されるに際して転置される。
【００６１】次に、８×８映像信号が入力され該信号の
８行が列単位で前記８×８メモリ１００に記録される場
合を説明する。この場合は最初動作時の記録の単位のみ
が変わるため、図面を参照せずに説明する。
８行が列単位で前記８×８メモリ１００に記録される場
合を説明する。この場合は最初動作時の記録の単位のみ
が変わるため、図面を参照せずに説明する。
【００６２】前記８×８メモリ１００に入力される８×
８信号の８行は、列単位で前記８×８メモリ１００の最
右側列から最左側列まで順次にシフトしながら全部記録
される。ここで、各行の８信号は前記８×８メモリ１０
０の各列の下側から上側に向けて記録される。前記８×
８メモリ１００に記録された８×８映像信号は、行単位
で最下側行から最上側行まで順次にシフトしながら読取
される。ここで、各行の８信号は右側から左側に向けて
読取される。一方、読取中のシフトによって前記８×８
メモリ１００の最上側から順次に空けられる行には、次
入力の８×８映像信号の行が最上側行から最下側行まで
順次にシフトしながら記録される。ここで、各行の８信
号は前記８×８メモリ１００の各空けられた行の最右側
から最左側に向けて記録される。
８信号の８行は、列単位で前記８×８メモリ１００の最
右側列から最左側列まで順次にシフトしながら全部記録
される。ここで、各行の８信号は前記８×８メモリ１０
０の各列の下側から上側に向けて記録される。前記８×
８メモリ１００に記録された８×８映像信号は、行単位
で最下側行から最上側行まで順次にシフトしながら読取
される。ここで、各行の８信号は右側から左側に向けて
読取される。一方、読取中のシフトによって前記８×８
メモリ１００の最上側から順次に空けられる行には、次
入力の８×８映像信号の行が最上側行から最下側行まで
順次にシフトしながら記録される。ここで、各行の８信
号は前記８×８メモリ１００の各空けられた行の最右側
から最左側に向けて記録される。
【００６３】上記説明は、メモリ部１００がｍ×ｍメモ
リであり、入力する映像信号がｍ×ｍである場合を例に
取ったが、入力する映像信号がｍ×ｍより小さな場合
（例えば、ｍ×ｍ/２）を適用してもよい。この場合に
は、前記記録制御回路２００及び読取制御回路３００は
ｍ×ｍメモリ領域のうちｍ×ｍ/２領域のみを制御する
よう構成される。この際、前記メモリの残りは空所(voi
d)状態のままある。
リであり、入力する映像信号がｍ×ｍである場合を例に
取ったが、入力する映像信号がｍ×ｍより小さな場合
（例えば、ｍ×ｍ/２）を適用してもよい。この場合に
は、前記記録制御回路２００及び読取制御回路３００は
ｍ×ｍメモリ領域のうちｍ×ｍ/２領域のみを制御する
よう構成される。この際、前記メモリの残りは空所(voi
d)状態のままある。
【００６４】上記第１実施形態では、映像信号は右側列
から左側列に向けて読取又は記録され、下側行から上側
行に向けて記録又は読取される。又、その映像信号は各
行の最右側から最左側に向けて記録又は読取され、各列
の最下側から最上側に向けて記録又は読取される。しか
し、この手順は一例を示し、逆順に該映像信号を処理し
てもよい。すなわち、該映像信号は左側列から右側列に
向けて読取又は記録され、上側行から下側行に向けて読
取又は記録され得る。又、この場合において該映像信号
は各行の最左側から最右側に向けて記録又は読取され、
各列の最上側から最下側に向けて記録又は読取される。
から左側列に向けて読取又は記録され、下側行から上側
行に向けて記録又は読取される。又、その映像信号は各
行の最右側から最左側に向けて記録又は読取され、各列
の最下側から最上側に向けて記録又は読取される。しか
し、この手順は一例を示し、逆順に該映像信号を処理し
てもよい。すなわち、該映像信号は左側列から右側列に
向けて読取又は記録され、上側行から下側行に向けて読
取又は記録され得る。又、この場合において該映像信号
は各行の最左側から最右側に向けて記録又は読取され、
各列の最上側から最下側に向けて記録又は読取される。
【００６５】（第２実施形態）以下、本発明の第２実施
形態の転置方法を説明する。
形態の転置方法を説明する。
【００６６】図６は第２実施形態のトランスポーザを示
すブロック図である。
すブロック図である。
【００６７】前記トランスポーザは、２つのｍ/２×ｍ/
２メモリ（例えば、４×４メモリ）５００、６００、記
録制御回路７００、及び読取制御回路８００から構成さ
れる。ここで、第２実施形態でのトランスポーザは、単
にｍ×ｍ/２映像信号、特に８×４映像信号のみを転置
できるため、第１実施形態におけるモード信号検出回路
は必要ない。
２メモリ（例えば、４×４メモリ）５００、６００、記
録制御回路７００、及び読取制御回路８００から構成さ
れる。ここで、第２実施形態でのトランスポーザは、単
にｍ×ｍ/２映像信号、特に８×４映像信号のみを転置
できるため、第１実施形態におけるモード信号検出回路
は必要ない。
【００６８】まず、８×４映像信号の行が前記メモリ５
００、６００に列単位で記録される場合を図７ａ〜図７
ｈに基づき説明する。図７ａは転置するための８×４映
像信号を示し、図７ｂは４×８形態に転置された８×４
映像信号を示す。
００、６００に列単位で記録される場合を図７ａ〜図７
ｈに基づき説明する。図７ａは転置するための８×４映
像信号を示し、図７ｂは４×８形態に転置された８×４
映像信号を示す。
【００６９】図７ｃ、図７ｄに示すように、８×４映像
信号が入力されると、前記記録制御回路７００は、入力
する８×４映像信号を４個の奇数番目列から構成される
第１の４×４映像信号と４個の偶数番目列から構成され
る第２の４×４映像信号とに分類する。次いで、前記第
１の４×４信号の４行は前記２つのメモリ５００、６０
０中の第１の４×４メモリ５００に、第２の４×４信号
の４行は第２の４×４メモリ６００にそれぞれ列単位で
最右側列から最左側列まで順次にシフトしながら記録さ
れる。ここで、各行の４信号は各４×４メモリ５００、
６００の各列の最下側から最上側に向けて記録される。
ここで、記録制御回路７００は、８×４映像信号が４行
から構成されるため、クロック信号毎に８個のデータず
つ４サイクル間に前記８×４映像信号を前記２つの４×
４メモリ５００、６００に全部記録する。次いで、図７
ｅ、図７ｆに示すように、読取制御回路８００は、前記
第１の４×４メモリ５００及び第２の４×４メモリ６０
０にそれぞれ記録された第１の４×４映像信号及び第２
の４×４映像信号を各メモリ５００、６００の最上側行
から最下側行に向けて行単位で順次にシフトしながら読
取する。ここで、読取の手順は第２の４×４メモリ６０
０、第１の４×４メモリ５００の順に交互に進行し、前
記各メモリ５００、６００の各行の４信号は最右側から
最左側に向けて読取される。
信号が入力されると、前記記録制御回路７００は、入力
する８×４映像信号を４個の奇数番目列から構成される
第１の４×４映像信号と４個の偶数番目列から構成され
る第２の４×４映像信号とに分類する。次いで、前記第
１の４×４信号の４行は前記２つのメモリ５００、６０
０中の第１の４×４メモリ５００に、第２の４×４信号
の４行は第２の４×４メモリ６００にそれぞれ列単位で
最右側列から最左側列まで順次にシフトしながら記録さ
れる。ここで、各行の４信号は各４×４メモリ５００、
６００の各列の最下側から最上側に向けて記録される。
ここで、記録制御回路７００は、８×４映像信号が４行
から構成されるため、クロック信号毎に８個のデータず
つ４サイクル間に前記８×４映像信号を前記２つの４×
４メモリ５００、６００に全部記録する。次いで、図７
ｅ、図７ｆに示すように、読取制御回路８００は、前記
第１の４×４メモリ５００及び第２の４×４メモリ６０
０にそれぞれ記録された第１の４×４映像信号及び第２
の４×４映像信号を各メモリ５００、６００の最上側行
から最下側行に向けて行単位で順次にシフトしながら読
取する。ここで、読取の手順は第２の４×４メモリ６０
０、第１の４×４メモリ５００の順に交互に進行し、前
記各メモリ５００、６００の各行の４信号は最右側から
最左側に向けて読取される。
【００７０】一方、読取中のシフトによって最上側から
最下側に向けて順次空けられる第１の４×４メモリ５０
０の行及び第２の４×４メモリ６００の行には、次入力
の８×４映像信号の第１の４×４映像信号及び第２の４
×４映像信号を前記記録制御回路７００によりそれぞれ
最上側行から最下側行の順に行単位で順次シフトしなが
ら記録する。ここで、各行の４信号は各メモリ５００、
６００の各空けられた行の最右側から最左側に向けて順
次に記録される。次いで、図７ｇ、図７ｈに示すよう
に、行単位で記録された映像信号は転置のために列単位
で順次にシフトしながら読取され、読取中に空けられる
列には次の８×４映像信号の行が列単位で順次にシフト
しながら格納される。
最下側に向けて順次空けられる第１の４×４メモリ５０
０の行及び第２の４×４メモリ６００の行には、次入力
の８×４映像信号の第１の４×４映像信号及び第２の４
×４映像信号を前記記録制御回路７００によりそれぞれ
最上側行から最下側行の順に行単位で順次シフトしなが
ら記録する。ここで、各行の４信号は各メモリ５００、
６００の各空けられた行の最右側から最左側に向けて順
次に記録される。次いで、図７ｇ、図７ｈに示すよう
に、行単位で記録された映像信号は転置のために列単位
で順次にシフトしながら読取され、読取中に空けられる
列には次の８×４映像信号の行が列単位で順次にシフト
しながら格納される。
【００７１】次に、入力する８×４映像信号が最初に行
単位で記録される場合を説明する。この場合は、記録さ
れる単位が列単位から行単位に変わっただけなので、図
面を参照せずに簡略に説明する。
単位で記録される場合を説明する。この場合は、記録さ
れる単位が列単位から行単位に変わっただけなので、図
面を参照せずに簡略に説明する。
【００７２】まず、８×４映像信号が入力されると、前
記記録制御回路７００は入力する８×４映像信号を４個
の奇数番目列から構成される第１の４×４映像信号と偶
数番目列から構成される第２の４×４映像信号とに分類
する。次いで、前記記録制御回路７００により第１の４
×４映像信号の４行は第１の４×４メモリ５００に、第
２の４×４映像信号の４行は第２の４×４メモリ６００
にそれぞれ列単位で最下側行から最上側行まで順次にシ
フトしながら記録される。ここで、各行の４信号は各４
×４メモリ５００、６００の各行の最右側から最左側に
向けて記録される。次いで、読取制御回路８００は、第
１の４×４メモリ５００及び第２の４×４メモリ６００
にそれぞれ記録された第１の４×４映像信号及び第２の
４×４映像信号を、各メモリ５００、６００の最右側列
から最左側列まで列単位で順次にシフトしながら読取す
る。ここで、読取の手順は、第２の４×４メモリ６０
０、第１の４×４メモリ５００の順に交互に進行され、
前記各メモリ５００、６００の各列の４信号は最下側か
ら最上側に向けて読取される。
記記録制御回路７００は入力する８×４映像信号を４個
の奇数番目列から構成される第１の４×４映像信号と偶
数番目列から構成される第２の４×４映像信号とに分類
する。次いで、前記記録制御回路７００により第１の４
×４映像信号の４行は第１の４×４メモリ５００に、第
２の４×４映像信号の４行は第２の４×４メモリ６００
にそれぞれ列単位で最下側行から最上側行まで順次にシ
フトしながら記録される。ここで、各行の４信号は各４
×４メモリ５００、６００の各行の最右側から最左側に
向けて記録される。次いで、読取制御回路８００は、第
１の４×４メモリ５００及び第２の４×４メモリ６００
にそれぞれ記録された第１の４×４映像信号及び第２の
４×４映像信号を、各メモリ５００、６００の最右側列
から最左側列まで列単位で順次にシフトしながら読取す
る。ここで、読取の手順は、第２の４×４メモリ６０
０、第１の４×４メモリ５００の順に交互に進行され、
前記各メモリ５００、６００の各列の４信号は最下側か
ら最上側に向けて読取される。
【００７３】そして、読取中の信号のシフトによって最
左側列から最右側列に向けて空けられる第１の４×４メ
モリ５００の列及び第２の４×４メモリ６００の列に
は、次入力の８×４映像信号の第１の４×４映像信号及
び第２の４×４映像信号の行が最上側行信号から最下側
行まで順次にシフトしながら記録される。ここで、各４
×４映像信号の各行の４信号は各メモリ５００、６００
の各空けられた列の最下側から最上側に向けて記録され
る。
左側列から最右側列に向けて空けられる第１の４×４メ
モリ５００の列及び第２の４×４メモリ６００の列に
は、次入力の８×４映像信号の第１の４×４映像信号及
び第２の４×４映像信号の行が最上側行信号から最下側
行まで順次にシフトしながら記録される。ここで、各４
×４映像信号の各行の４信号は各メモリ５００、６００
の各空けられた列の最下側から最上側に向けて記録され
る。
【００７４】第２実施形態では、ｍ×ｍ/２の映像信号
が入力される場合において、ｍ/２×ｍ/２メモリとして
の２つの４×４メモリが用いられる場合を例に取った
が、別のマトリックスサイズを有するｍ×ｍ/２映像信
号（ｍは正の偶数）の転置のために、別のｍ/２×ｍ/２
（ｍは偶数）メモリが使用されてもよい。又、第１実施
形態と同様に、前記４×４メモリは多重フリップフロッ
プ、ＳＲＡＭ、及びレジスタファイルのうちの何れか一
つが使用される。又、前記第１実施形態で触れたよう
に、映像信号の処理が上記説明の逆手順で行われても良
い。
が入力される場合において、ｍ/２×ｍ/２メモリとして
の２つの４×４メモリが用いられる場合を例に取った
が、別のマトリックスサイズを有するｍ×ｍ/２映像信
号（ｍは正の偶数）の転置のために、別のｍ/２×ｍ/２
（ｍは偶数）メモリが使用されてもよい。又、第１実施
形態と同様に、前記４×４メモリは多重フリップフロッ
プ、ＳＲＡＭ、及びレジスタファイルのうちの何れか一
つが使用される。又、前記第１実施形態で触れたよう
に、映像信号の処理が上記説明の逆手順で行われても良
い。
【００７５】図８ａは本発明のトランスポーザを用いた
ＨＤＴＶの構成を示すブロック図である。
ＨＤＴＶの構成を示すブロック図である。
【００７６】図８ａによれば、チューナ１０００は、ア
ンテナＡＮＴ．により受信された多様なチャネルのうち
一チャネルに該当する圧縮されたマトリックス状の映像
ビットストリームを同調して受信する。前記チューナ１
０００により同調された該マトリックス状の映像ビット
ストリームは復調器２０００により復調され、前記復調
器２０００から出力されたマトリックス状の映像ビット
ストリームはビデオデコーダ４０００によりデコーディ
ングされる。一方、復調器２０００の出力信号は前記ビ
デオデコーダ４０００によりデコーディングされるに先
立って、プレパーザ(pre-parser)３０００を経る。前述
したように、通常のＨＤＴＶは、ＳＤ信号に適するよう
構成されるため、ＨＤ信号が入力される際にはＳＤ信号
に適するよう前記ＨＤ信号のパフォーマンスを減少させ
る必要がある。こうすることにより、ディスプレイ時に
画面の破れ等の問題点を防止することができるようにな
る。前記プレパーザ３０００は、該ＨＤ信号のパフォー
マンスを減少させるべく、入力されたＨＤ信号から一定
の高周波数領域を除去するための役割を果たす。すなわ
ち、復調器２０００から８×８ＨＤ信号が入力される
と、この８×８ＨＤ信号から一定の高周波数領域を除去
して８×４ＨＤ映像信号を出力する。一方、前記復調器
２０００から８×８ＳＤ信号が入力されると、前記プレ
パーザ３０００は８×８ＳＤ信号をそのままパス(pass)
させる。
ンテナＡＮＴ．により受信された多様なチャネルのうち
一チャネルに該当する圧縮されたマトリックス状の映像
ビットストリームを同調して受信する。前記チューナ１
０００により同調された該マトリックス状の映像ビット
ストリームは復調器２０００により復調され、前記復調
器２０００から出力されたマトリックス状の映像ビット
ストリームはビデオデコーダ４０００によりデコーディ
ングされる。一方、復調器２０００の出力信号は前記ビ
デオデコーダ４０００によりデコーディングされるに先
立って、プレパーザ(pre-parser)３０００を経る。前述
したように、通常のＨＤＴＶは、ＳＤ信号に適するよう
構成されるため、ＨＤ信号が入力される際にはＳＤ信号
に適するよう前記ＨＤ信号のパフォーマンスを減少させ
る必要がある。こうすることにより、ディスプレイ時に
画面の破れ等の問題点を防止することができるようにな
る。前記プレパーザ３０００は、該ＨＤ信号のパフォー
マンスを減少させるべく、入力されたＨＤ信号から一定
の高周波数領域を除去するための役割を果たす。すなわ
ち、復調器２０００から８×８ＨＤ信号が入力される
と、この８×８ＨＤ信号から一定の高周波数領域を除去
して８×４ＨＤ映像信号を出力する。一方、前記復調器
２０００から８×８ＳＤ信号が入力されると、前記プレ
パーザ３０００は８×８ＳＤ信号をそのままパス(pass)
させる。
【００７７】一方、前記ビデオデコーダ４０００のＶＬ
Ｄ(Variable Length Decoder)４１００は、前記復調さ
れた映像ビットストリームをデコーディングしてマトリ
ックス状のＤＣＴ係数(Discrete Cosine Transformatio
n Coefficient)及び動きベクトル(motion vector)を出
力する。前記ＶＬＤ４１００から出力されたマトリック
ス状のＤＣＴ係数は逆スキャナ４２００により逆スキャ
ンされ、前記逆スキャンされたマトリックス状のＤＣＴ
係数は逆量子化器４２００により逆量子化される。一
方、前記逆量子化されたマトリックス状の信号はトラン
スポーザ４４００により転置される。前記転置されたマ
トリックス状の信号は逆離散余弦変換器(IDCT; Inverse
Discrete Cosine Transformer)４５００により処理さ
れた後、空間的画素値に変換される。動き補償器４７０
０は前記ＶＬＤ４１００から出力された動きベクトルを
用いてフレームメモリ４６００に格納された基準フレー
ムを補償する。加算器４８００は前記動き補償器４７０
０の出力信号とＩＤＣＴ４５００の出力信号とを加算
し、前記加算器４８００の出力信号はＶＤＰ(Video Dis
play Processor)５０００に印加される。
Ｄ(Variable Length Decoder)４１００は、前記復調さ
れた映像ビットストリームをデコーディングしてマトリ
ックス状のＤＣＴ係数(Discrete Cosine Transformatio
n Coefficient)及び動きベクトル(motion vector)を出
力する。前記ＶＬＤ４１００から出力されたマトリック
ス状のＤＣＴ係数は逆スキャナ４２００により逆スキャ
ンされ、前記逆スキャンされたマトリックス状のＤＣＴ
係数は逆量子化器４２００により逆量子化される。一
方、前記逆量子化されたマトリックス状の信号はトラン
スポーザ４４００により転置される。前記転置されたマ
トリックス状の信号は逆離散余弦変換器(IDCT; Inverse
Discrete Cosine Transformer)４５００により処理さ
れた後、空間的画素値に変換される。動き補償器４７０
０は前記ＶＬＤ４１００から出力された動きベクトルを
用いてフレームメモリ４６００に格納された基準フレー
ムを補償する。加算器４８００は前記動き補償器４７０
０の出力信号とＩＤＣＴ４５００の出力信号とを加算
し、前記加算器４８００の出力信号はＶＤＰ(Video Dis
play Processor)５０００に印加される。
【００７８】一方、前記トランスポーザ４４００は前述
したように、逆量子化器４３００から出力されたマトリ
ックス状の信号を格納するためのメモリ部、前記逆量子
化器４３００から出力されたマトリックス状の信号の行
を前記メモリ部に行単位及び列単位のうちの何れか一単
位で順次にシフトしながら記録するための記録制御回
路、及び前記メモリ部に格納された信号を行単位及び列
単位のうち記録時と反対単位で順次にシフトしながら読
取するための読取制御回路とを備える。ここで、前記記
録制御回路は、読取中のシフトによって空けられる前記
メモリ部の部分に前記逆量子化器４３００から出力され
る次のマトリックス状の信号の行を行単位及び列単位の
うち読取時と同じ単位でシフトしながら記録する。前記
ＶＤＰ５０００は加算器４８００の出力信号をディスプ
レイ可能にするよう処理した後、ＣＲＴ(Cathode Ray T
ube)又はＬＣＤ(Liquide Crystal Display)等のディス
プレイ部６０００に出力する。
したように、逆量子化器４３００から出力されたマトリ
ックス状の信号を格納するためのメモリ部、前記逆量子
化器４３００から出力されたマトリックス状の信号の行
を前記メモリ部に行単位及び列単位のうちの何れか一単
位で順次にシフトしながら記録するための記録制御回
路、及び前記メモリ部に格納された信号を行単位及び列
単位のうち記録時と反対単位で順次にシフトしながら読
取するための読取制御回路とを備える。ここで、前記記
録制御回路は、読取中のシフトによって空けられる前記
メモリ部の部分に前記逆量子化器４３００から出力され
る次のマトリックス状の信号の行を行単位及び列単位の
うち読取時と同じ単位でシフトしながら記録する。前記
ＶＤＰ５０００は加算器４８００の出力信号をディスプ
レイ可能にするよう処理した後、ＣＲＴ(Cathode Ray T
ube)又はＬＣＤ(Liquide Crystal Display)等のディス
プレイ部６０００に出力する。
【００７９】前記映像ビットストリームは高鮮明ＴＶ放
送のためのＭＰＥＧ信号でありえる。又、前述したよう
に、受信されたマトリックス状の映像ビットストリーム
はｍ×ｍ（ｍは正の整数）信号であり、前記メモリ部は
ｍ×ｍ信号を格納可能な一メモリである。特に、ｍ×ｍ
信号は８×８信号である。又、前記受信された映像ビッ
トストリームはｍ×ｍ/２（ｍは正の偶数）信号であ
り、前記メモリ部はそれぞれｍ/２×ｍ/２信号を格納可
能な２つのメモリから構成され得る。特に、前記ｍ×ｍ
/２信号は８×４信号、ｍ/２×ｍ/２信号は４×４信号
であり得る。
送のためのＭＰＥＧ信号でありえる。又、前述したよう
に、受信されたマトリックス状の映像ビットストリーム
はｍ×ｍ（ｍは正の整数）信号であり、前記メモリ部は
ｍ×ｍ信号を格納可能な一メモリである。特に、ｍ×ｍ
信号は８×８信号である。又、前記受信された映像ビッ
トストリームはｍ×ｍ/２（ｍは正の偶数）信号であ
り、前記メモリ部はそれぞれｍ/２×ｍ/２信号を格納可
能な２つのメモリから構成され得る。特に、前記ｍ×ｍ
/２信号は８×４信号、ｍ/２×ｍ/２信号は４×４信号
であり得る。
【００８０】図８ｂは本発明のトランスポーザを用いた
ＨＤＴＶの他の構成を示すブロック図である。
ＨＤＴＶの他の構成を示すブロック図である。
【００８１】図８ｂに示すように、図８ｂの構成ではプ
レパーザ４０００の代わりにゾーンフィルタ(zonal fil
ter)７０００が使用される。その他は図８ａの構成と同
様である。すなわち、ビデオデコーダ４０００のＶＬＤ
４１００と逆スキャナ４２００との間に前記ＶＬＤ４１
００の出力信号のうち所望の高周波数領域を除去するた
めのゾーンフィルタ７０００を、図８ａのプレパーザ３
０００に代えて備える。従って、前記ゾーンフィルタ７
０００もやはり８×８ＨＤ信号を８×４ＨＤ信号に作る
かえるための機能を有する。更に、前記メモリ部もやは
り、前述したように、少なくとも１つの多重のフリップ
フロップ、少なくとも１つのレジスタファイル、及び少
なくとも１つのＳＲＡＭのうちの何れか一つが使用可能
である。
レパーザ４０００の代わりにゾーンフィルタ(zonal fil
ter)７０００が使用される。その他は図８ａの構成と同
様である。すなわち、ビデオデコーダ４０００のＶＬＤ
４１００と逆スキャナ４２００との間に前記ＶＬＤ４１
００の出力信号のうち所望の高周波数領域を除去するた
めのゾーンフィルタ７０００を、図８ａのプレパーザ３
０００に代えて備える。従って、前記ゾーンフィルタ７
０００もやはり８×８ＨＤ信号を８×４ＨＤ信号に作る
かえるための機能を有する。更に、前記メモリ部もやは
り、前述したように、少なくとも１つの多重のフリップ
フロップ、少なくとも１つのレジスタファイル、及び少
なくとも１つのＳＲＡＭのうちの何れか一つが使用可能
である。
【００８２】
【発明の効果】上述したように、本発明の転置方法及び
装置によれば、一マトリックス映像信号が読み出される
途中で次信号の記録が同時に行われるため、ビデオデコ
ーダのＩＤＣＴが速くなる。例えば、既存の方法では１
００Ｍサンプル／秒の速度を有するＩＤＣＴの転置ブロ
ックが可能であったら、本発明の方法では４００Ｍサン
プル／秒の速度を有するＩＤＣＴの転置ブロックの具現
が可能である。又、このように４倍も速い転置ブロック
の具現のために、ただ１６ビット×６４ワードの容量の
メモリが一つのみ必要であるため、メモリブロックのサ
イズを大幅に減少させることができる。
装置によれば、一マトリックス映像信号が読み出される
途中で次信号の記録が同時に行われるため、ビデオデコ
ーダのＩＤＣＴが速くなる。例えば、既存の方法では１
００Ｍサンプル／秒の速度を有するＩＤＣＴの転置ブロ
ックが可能であったら、本発明の方法では４００Ｍサン
プル／秒の速度を有するＩＤＣＴの転置ブロックの具現
が可能である。又、このように４倍も速い転置ブロック
の具現のために、ただ１６ビット×６４ワードの容量の
メモリが一つのみ必要であるため、メモリブロックのサ
イズを大幅に減少させることができる。
【００８３】前記実施例はＨＤＴＶ受像器だけを例に取
ったが、ＤＶＤ又は他のＭＰＥＧ連関装置にも使用可能
である。
ったが、ＤＶＤ又は他のＭＰＥＧ連関装置にも使用可能
である。
【図１】一般的なＨＤＴＶの構成を概略的に示すブロッ
ク図である。
ク図である。
【図２】一般的なビデオデコーダの構成を示すブロック
図である。
図である。
【図３】一般的なトランスポーザの構成を示すブロック
図である。
図である。
【図４】本発明の第１実施形態のトランスポーザの構成
を示すブロック図である。
を示すブロック図である。
【図５ａ】本発明の第１実施形態に従う映像マトリック
ス状の信号の転置過程を示す説明図である。
ス状の信号の転置過程を示す説明図である。
【図５ｂ】本発明の第１実施形態に従う映像マトリック
ス状の信号の転置過程を示す説明図である。
ス状の信号の転置過程を示す説明図である。
【図５ｃ】本発明の第１実施形態に従う映像マトリック
ス状の信号の転置過程を示す説明図である。
ス状の信号の転置過程を示す説明図である。
【図５ｄ】本発明の第１実施形態に従う映像マトリック
ス状の信号の転置過程を示す説明図である。
ス状の信号の転置過程を示す説明図である。
【図５ｅ】本発明の第１実施形態に従う映像マトリック
ス状の信号の転置過程を示す説明図である。
ス状の信号の転置過程を示す説明図である。
【図５ｆ】本発明の第１実施形態に従う映像マトリック
ス状の信号の転置過程を示す説明図である。
ス状の信号の転置過程を示す説明図である。
【図５ｇ】本発明の第１実施形態に従う映像マトリック
ス状の信号の転置過程を示す説明図である。
ス状の信号の転置過程を示す説明図である。
【図５ｈ】本発明の第１実施形態に従う映像マトリック
ス状の信号の転置過程を示す説明図である。
ス状の信号の転置過程を示す説明図である。
【図６】本発明の第２実施形態の映像マトリックス状の
信号の転置を示す説明図である。
信号の転置を示す説明図である。
【図７ａ】本発明の第２実施形態に従う映像マトリック
ス状の信号の転置過程を示す説明図である。
ス状の信号の転置過程を示す説明図である。
【図７ｂ】本発明の第２実施形態に従う映像マトリック
ス状の信号の転置過程を示す説明図である。
ス状の信号の転置過程を示す説明図である。
【図７ｃ】本発明の第２実施形態に従う映像マトリック
ス状の信号の転置過程を示す説明図である。
ス状の信号の転置過程を示す説明図である。
【図７ｄ】本発明の第２実施形態に従う映像マトリック
ス状の信号の転置過程を示す説明図である。
ス状の信号の転置過程を示す説明図である。
【図７ｅ】本発明の第２実施形態に従う映像マトリック
ス状の信号の転置過程を示す説明図である。
ス状の信号の転置過程を示す説明図である。
【図７ｆ】本発明の第２実施形態に従う映像マトリック
ス状の信号の転置過程を示す説明図である。
ス状の信号の転置過程を示す説明図である。
【図７ｇ】本発明の第２実施形態に従う映像マトリック
ス状の信号の転置過程を示す説明図である。
ス状の信号の転置過程を示す説明図である。
【図７ｈ】本発明の第２実施形態に従う映像マトリック
ス状の信号の転置過程を示す説明図である。
ス状の信号の転置過程を示す説明図である。
【図８ａ】本発明のトランスポーザを用いたＨＤＴＶの
第１形態を示すブロック図である。
第１形態を示すブロック図である。
【図８ｂ】本発明のトランスポーザを用いたＨＤＴＶの
第２形態を示すブロック図である。
第２形態を示すブロック図である。
１００ メモリ部 ２００ 記録制御回路 ３００ 読取制御回路 ４００ モード信号検出回路 １０００ チューナ ２０００ 復調器 ３０００ プレパーザ ４０００ ビデオデコーダ ５０００ ＶＤＰ ６０００ ディスプレイ部 ７０００ ゾーンフィルタ
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０４Ｎ 7/30 Ｈ０４Ｎ 7/133 Ｚ
Claims (35)
- 【請求項１】 （ａ）入力するマトリックス信号の行を
前記メモリに、行単位及び列単位のうちの何れか一単位
で第１方向にシフトしながら全て記録するステップと、
そして（ｂ）前記メモリに格納された該マトリックス信
号を、前記行単位及び列単位のうち上記記録時と反対単
位で第２方向にシフトしながら読取するステップと、を
備えることを特徴とする、メモリを用いてマトリックス
信号を転置する方法。 - 【請求項２】 （ｂ）ステップの読取遂行中にシフトに
よって空けられるメモリの部分に、次入力のマトリック
ス信号を前記読取時と同単位で前記第２方向にシフトし
ながら格納するステップを更に備えることを特徴とす
る、請求項１に記載のメモリを用いてマトリックス信号
を転置する方法。 - 【請求項３】 行単位で記録を行い且つ列単位で読取を
行う場合において、第１方向はメモリの上側から下側に
向かう方向であり、第２方向は前記メモリの左側から右
側に向かう方向であることを特徴とする、請求項１に記
載のメモリを用いてマトリックス信号を転置する方法。 - 【請求項４】 列単位で記録を行い且つ行単位で読取を
行う場合において、第１方向はメモリの左側から右側に
向かう方向であり、第２方向はメモリの上側から下側に
向かう方向であることを特徴とする、請求項１に記載の
メモリを用いてマトリックス信号を転置する方法。 - 【請求項５】 前記マトリックス状の信号はｍ×ｍ（ｍ
＝正の整数）信号であることを特徴とする、請求項１に
記載のメモリを用いてマトリックス信号を転置する方
法。 - 【請求項６】 前記マトリックス状の信号はｍ×ｍ/２
（ｍ＝正の偶数）信号であることを特徴とする、請求項
１に記載のメモリを用いてマトリックス信号を転置する
方法。 - 【請求項７】 ８×８メモリに入力する８×８信号の８
行を行単位で前記メモリの最下側行から最上側行まで順
次にシフトしながら全て記録し、ここで各行の８信号は
前記メモリの各行の左側から右側に向けて記録するステ
ップと、 前記メモリに記録された８×８映像信号を列単位で最右
側列から最左側列まで順次にシフトしながら読取し、こ
こで各列の８信号は前記メモリの各列の下側から上側に
向けて読取するステップと、そして読取遂行中にシフト
によって前記メモリの最左側から順次に空けられる列に
は次入力の８×８映像信号行を最上側行から最下側行ま
で順次にシフトしながら格納し、各行の８信号は前記メ
モリの各空けられた列の下側から上側に向けて記録する
ステップと、を備えることを特徴とする、８×８メモリ
を用いて８×８映像信号を転置する方法。 - 【請求項８】 ８×８メモリに入力する８×８映像信号
の８行を列単位で前記メモリの最右側列から最左側列ま
で順次にシフトしながら全て記録し、ここで各行の８信
号は前記８×８メモリの各列の下側から上側に向けて記
録するステップと、 前記８×８メモリに記録された８×８映像信号を、行単
位で最下側行から最上側行まで順次にシフトしながら読
取し、ここで前記メモリの各行の８信号は右側から左側
に向けて読取するステップと、そして読取中にシフトに
よって前記メモリの最上側から順次に空けられる行には
次入力の８×８信号の行を最上側行から最下側行まで順
次にシフトしながら記録し、ここで各行の８信号は前記
８×８メモリの各空けられた行の最右側から最左側に向
けて記録されるステップと、を備えることを特徴とす
る、８×８メモリを用いて８×８映像信号を転置する方
法。 - 【請求項９】 入力する８×４映像信号を４個の奇数番
目の列から構成される第１の４×４映像信号と４個の偶
数番目の列から構成される第２の４×４映像信号とに分
類するステップと、 前記第１の４×４映像信号の４行を前記２つのメモリ中
の第１の４×４メモリに、第２の４×４映像信号の４行
を第２の４×４メモリにそれぞれ行単位で最下側行から
最上側行まで順次にシフトしながら記録し、ここで各行
の４信号は前記メモリの各行の最右側から最左側に向け
て記録するステップと、 前記第１の４×４メモリ及び第２の４×４メモリにそれ
ぞれ記録された第１の４×４映像信号及び第２の４×４
映像信号を、各メモリの最右側列から最左側列に向けて
列単位で順次にシフトしながら読取し、ここで読取の手
順は第２の４×４メモリ、第１の４×４メモリの順に交
互に進行し、前記メモリの各列の４信号は最下側から最
上側に向けて読取するステップと、そして読取中にシフ
トによって最左側から最右側に向けて空けられる第１の
４×４メモリの列及び第２の４×４メモリの列には、次
入力の８×４映像信号の第１の４×４映像信号及び第２
の４×４映像信号の行をそれぞれ最上側行から最下側行
まで順次にシフトしながら記録し、ここで各行の４信号
は前記メモリの各空けられた列の最下側から最上側に向
けて記録するステップと、を備えることを特徴とする、
２つの４×４メモリを用いて８×４映像信号を転置する
方法。 - 【請求項１０】 入力する８×４映像信号を奇数番目の
列から構成される第１の４×４映像信号と偶数番目の列
から構成される第２の４×４映像信号とに分類するステ
ップと、 前記第１の４×４映像信号の４行を第１の４×４メモリ
に、第２の４×４映像信号の４行を第２の４×４メモリ
にそれぞれ列単位で最右側列から最左側列まで順次にシ
フトしながら記録し、ここで各行の４信号は前記各メモ
リの各行の最下側から最上側に向けて記録するステップ
と、 前記第１の４×４メモリ及び第２の４×４メモリにそれ
ぞれ記録された第１の４×４映像信号及び第２の４×４
映像信号を、各メモリの最下側行から最上側行まで行単
位で順次にシフトしながら読取し、ここで読取の手順は
第２の４×４メモリ、第１の４×４メモリの順に交互に
進行し、前記各メモリの各行の４信号は最右側から最左
側に向けて読取されるステップと、そして読取中にシフ
トによって最上側行から最下側行に向けて空けられる第
１の４×４メモリの行及び第２の４×４メモリの行に
は、次入力の８×４映像信号の第１の４×４映像信号及
び第２の４×４映像信号の４行を最上側行から最下側行
まで順次にシフトしながら記録し、ここで各信号の各行
の４信号は各メモリの各空けられた行の最右側から最左
側に向けて記録されるステップと、を備えることを特徴
とする、２つの４×４メモリを用いて８×４映像信号を
転置する方法。 - 【請求項１１】 メモリ部と、 入力するマトリックス映像信号の行を行単位及び列単位
のうちの何れか一単位でシフトしながら前記メモリ部に
全て記録する記録制御回路と、そして前記メモリ部に格
納された前記マトリックス映像信号を前記行単位及び列
単位のうち前記記録時と反対の単位でシフトしながら読
取する読取制御回路とを備え、 ここで、前記記録制御回路は、前記読取制御回路による
読取中のシフトによって順次に空けられる前記メモリの
部分に、次のマトリックス映像信号を前記読取時と同じ
単位で順次にシフトしながら記録することを特徴とす
る、マトリックス映像信号を転置する装置。 - 【請求項１２】 前記マトリックス映像信号はｍ×ｍ
（ｍ＝正の整数）信号であり、前記メモリ部はｍ×ｍ信
号を格納可能な一つのメモリであることを特徴とする、
請求項１１に記載のマトリックス映像信号を転置する装
置。 - 【請求項１３】 前記マトリックス映像信号はｍ×ｍ/
２（ｍ＝正の偶数）であり、前記メモリ部はそれぞれｍ
/２×ｍ/２信号を格納可能な２つのｍ/２×ｍ/２メモリ
であることを特徴とする、請求項１１に記載のマトリッ
クス映像信号を転置する装置。 - 【請求項１４】 前記メモリ部は少なくとも一つのメモ
リから構成され、前記少なくとも一つのメモリは多重(m
uxed)のフリップフロップであることを特徴とする、請
求項１１に記載のマトリックス映像信号を転置する装
置。 - 【請求項１５】 前記メモリ部は少なくとも一つのメモ
リから構成され、前記少なくとも一つのメモリはＳＲＡ
Ｍであることを特徴とする、請求項１１に記載のマトリ
ックス映像信号を転置する装置。 - 【請求項１６】 前記メモリ部は少なくとも一つのメモ
リから構成され、前記少なくとも一つのメモリはレジス
タファイルであることを特徴とする、請求項１１に記載
のマトリックス映像信号を転置する装置。 - 【請求項１７】 ８×８メモリと、 入力する信号が８×８映像信号か８×４映像信号かを判
断して該当するモード信号を出力するモード信号検出回
路と、 入力する８×８映像信号及び８×４映像信号のうちの何
れか一信号の行を、行単位及び列単位のうちの何れか一
単位で前記モード信号に基づいて適切にシフトしながら
前記８×８メモリに全て記録する記録制御回路と、 前記８×８メモリに格納された信号の行を前記行単位及
び列単位のうち上記記録時と反対単位で前記８×８メモ
リから前記モード信号に基づいて適切にシフトしながら
読取する読取制御回路とから構成され、 ここで、前記記録制御回路は、前記読取制御回路による
読取遂行中のシフトによって空けられる前記８×８メモ
リの部分に次入力の映像信号を前記読取時と同じ単位で
前記モード信号に基づいて適切にシフトして記録するこ
とを特徴とする、マトリックス映像信号を転置する装
置。 - 【請求項１８】 前記８×８メモリは８×８の多重のフ
リップフロップであることを特徴とする、請求項１７に
記載のマトリックス映像信号を転置する装置。 - 【請求項１９】 前記８×８メモリは８×８のＳＲＡＭ
であることを特徴とする、請求項１７に記載のマトリッ
クス映像信号を転置する装置。 - 【請求項２０】 前記８×８メモリは８×８のレジスタ
ファイルであることを特徴とする、請求項１７に記載の
マトリックス映像信号を転置する装置。 - 【請求項２１】 第１の４×４メモリと、 第２の４×４メモリと、 入力する８×４映像信号の４個の奇数番目の列を前記第
１の４×４メモリに、４個の偶数番目の列を第２の４×
４メモリにそれぞれ行単位及び列単位のうちの何れか一
単位でシフトしながら全て記録する記録制御回路と、 前記第１の４×４メモリ及び第２の４×４メモリに記録
された前記８×４映像信号を前記行単位及び列単位のう
ち上記記録時と反対単位で前記二つのメモリから読取
し、ここで前記読取の手順は第２の４×４メモリ、第１
の４×４メモリの順に交互に進行する読取制御回路とか
ら構成され、 ここで、前記記録制御回路は、前記読取制御回路による
読取遂行中のシフトによって空けられる前記二つのメモ
リの部分に、次入力の８×４映像信号の４行を前記行単
位及び列単位のうち上記読取時と同じ単位でシフトしな
がら記録することを特徴とする、マトリックス映像信号
を転置する装置。 - 【請求項２２】 前記二つの４×４メモリは、それぞれ
多重のフリップフロップであることを特徴とする、請求
項２１に記載のマトリックス映像信号を転置する装置。 - 【請求項２３】 前記二つの４×４メモリは、それぞれ
ＳＲＡＭであることを特徴とする、請求項２１に記載の
マトリックス映像信号を転置する装置。 - 【請求項２４】 前記二つの４×４メモリは、それぞれ
レジスタファイルであることを特徴とする、請求項２１
に記載のマトリックス映像信号を転置する装置。 - 【請求項２５】 伝送されたマトリックス状の映像ビッ
トストリームをデコーディングしてマトリックス状のＤ
ＣＴ係数及び動きベクトルを出力するＶＬＤと、 前記ＶＬＤから出力されたマトリックス状のＤＣＴ係数
を逆スキャンする逆スキャナと、 前記逆スキャナの出力信号を逆量子化させる逆量子化器
と、 前記逆量子化器から出力されたマトリックス状の信号を
転置するトランスポーザと、 前記転置された信号上に逆離散余弦変換を施して空間的
画素値を出力するＩＤＣＴと、 基準フレームを格納するフレームメモリと、 前記ＶＬＤから出力された動きベクトルを用いて前記基
準フレームを補償する動き補償器と、そして前記動き補
償器の出力信号と前記ＩＤＣＴの出力信号とを加算する
加算器とを備え、 前記トランスポーザは、メモリ部と、前記逆量子化器の
出力信号がどんなマトリックス状なのかを判断して該当
するモード信号を出力するモード信号検出器と、前記逆
量子化器から出力された信号の行を前記メモリ部に行単
位及び列単位のうちの何れか一単位で順次に前記モード
信号に基づいて適切にシフトしながら記録する記録制御
回路と、及び前記メモリ部に記録されたマトリックス信
号を前記行単位及び列単位のうち上記記録時と反対単位
で順次にシフトしながら読取する読取制御回路とを含
み、 ここで、前記記録制御回路は、前記読取中のシフトによ
って空けられる前記メモリ部の部分に前記読取時と同じ
単位で前記逆量子化器から出力される次信号の行を順次
にシフトしながら記録することを特徴とする、ビデオデ
コーダ。 - 【請求項２６】 前記マトリックス状の映像ビットスト
リームはＭＰＥＧ信号であることを特徴とする、請求項
２５に記載のビデオデコーダ。 - 【請求項２７】 前記マトリックスはｍ×ｍ信号（ｍ＝
正の整数）であり、前記メモリ部は該ｍ×ｍ信号を記録
可能な一つのメモリであることを特徴とする、請求項２
５に記載のビデオデコーダ。 - 【請求項２８】 前記ｍ×ｍ信号は８×８映像信号であ
ることを特徴とする、請求項２７に記載のビデオデコー
ダ。 - 【請求項２９】 前記マトリックスはｍ×ｍ/２信号
（ｍ＝正の偶数）であり、前記メモリ部はそれぞれｍ/
２×ｍ/２信号を記録可能な二つのメモリであることを
特徴とする、請求項２５に記載のビデオデコーダ。 - 【請求項３０】 前記ｍ×ｍ/２信号は８×４映像信号
であり、ｍ/２×ｍ/２信号は４×４映像信号であること
を特徴とする、請求項２９に記載のビデオデコーダ。 - 【請求項３１】 前記ＶＬＤの真前段に、映像ビットス
トリームのうち所望の高周波数領域(domain)を除去する
ためのプレパーザ(pre-parser)を更に備えることを特徴
とする、請求項２５に記載のビデオデコーダ。 - 【請求項３２】 前記ＶＬＤと逆スキャナとの間に、前
記ＶＬＤ信号の出力信号のうち一部係数を除去すること
により所望の高周波数領域を除去するためのゾーンフィ
ルタを更に備えることを特徴とする、請求項２５に記載
のビデオデコーダ。 - 【請求項３３】 前記メモリ部は少なくとも一つの多重
のフリップフロップであることを特徴とする、請求項２
５に記載のビデオデコーダ。 - 【請求項３４】 前記メモリ部は少なくとも一つのＳＲ
ＡＭであることを特徴とする、請求項２５に記載のビデ
オデコーダ。 - 【請求項３５】 前記二つの４×４メモリは、それぞれ
レジスタファイルであることを特徴とする、請求項２５
に記載のビデオデコーダ。
Applications Claiming Priority (2)
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|---|---|---|---|
| KR1996-68798 | 1996-12-20 | ||
| KR1019960068798A KR100239349B1 (ko) | 1996-12-20 | 1996-12-20 | 역이산 코사인 변환기의 데이타 포멧 변환 회로 |
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| US7274857B2 (en) | 2001-12-31 | 2007-09-25 | Scientific-Atlanta, Inc. | Trick modes for compressed video streams |
| US7034849B1 (en) * | 2001-12-31 | 2006-04-25 | Apple Computer, Inc. | Method and apparatus for image blending |
| US6877020B1 (en) * | 2001-12-31 | 2005-04-05 | Apple Computer, Inc. | Method and apparatus for matrix transposition |
| US7681013B1 (en) | 2001-12-31 | 2010-03-16 | Apple Inc. | Method for variable length decoding using multiple configurable look-up tables |
| US6931061B2 (en) * | 2002-11-13 | 2005-08-16 | Sony Corporation | Method of real time MPEG-4 texture decoding for a multiprocessor environment |
| US8423597B1 (en) * | 2003-08-29 | 2013-04-16 | Nvidia Corporation | Method and system for adaptive matrix trimming in an inverse discrete cosine transform (IDCT) operation |
| US7966642B2 (en) * | 2003-09-15 | 2011-06-21 | Nair Ajith N | Resource-adaptive management of video storage |
| US8600217B2 (en) * | 2004-07-14 | 2013-12-03 | Arturo A. Rodriguez | System and method for improving quality of displayed picture during trick modes |
| US20070047655A1 (en) * | 2005-08-26 | 2007-03-01 | Vannerson Eric F | Transpose buffering for video processing |
| US7966509B2 (en) * | 2006-05-30 | 2011-06-21 | Nvidia Corporation | System and method for performing low power dynamic trimming |
| US20090033791A1 (en) * | 2007-07-31 | 2009-02-05 | Scientific-Atlanta, Inc. | Video processing systems and methods |
| US8300696B2 (en) * | 2008-07-25 | 2012-10-30 | Cisco Technology, Inc. | Transcoding for systems operating under plural video coding specifications |
| US8971413B2 (en) * | 2010-05-24 | 2015-03-03 | Intel Corporation | Techniques for storing and retrieving pixel data |
| US9798698B2 (en) | 2012-08-13 | 2017-10-24 | Nvidia Corporation | System and method for multi-color dilu preconditioner |
| US9998750B2 (en) | 2013-03-15 | 2018-06-12 | Cisco Technology, Inc. | Systems and methods for guided conversion of video from a first to a second compression format |
| JP2018132901A (ja) * | 2017-02-14 | 2018-08-23 | 富士通株式会社 | 演算処理装置および演算処理装置の制御方法 |
| US9952831B1 (en) | 2017-02-16 | 2018-04-24 | Google Llc | Transposing in a matrix-vector processor |
Family Cites Families (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3177295T4 (de) * | 1980-04-11 | 1994-05-26 | Ampex | Vordezimierungsfilter für Bildveränderungssystem. |
| JPS6238075A (ja) * | 1985-08-13 | 1987-02-19 | Fuji Xerox Co Ltd | 行列デ−タの転置処理装置 |
| JPH05798Y2 (ja) * | 1986-11-29 | 1993-01-11 | ||
| FR2617621B1 (fr) * | 1987-07-03 | 1989-12-01 | Thomson Semiconducteurs | Memoire de transposition pour circuit de traitement de donnees |
| US5267185A (en) * | 1989-04-14 | 1993-11-30 | Sharp Kabushiki Kaisha | Apparatus for calculating matrices |
| FR2646046B1 (fr) * | 1989-04-18 | 1995-08-25 | France Etat | Procede et dispositif de compression de donnees d'image par transformation mathematique a cout reduit de mise en oeuvre, notamment pour la transmission a debit reduit de sequences d'images |
| JP2964172B2 (ja) * | 1991-03-08 | 1999-10-18 | 富士通株式会社 | Ｄｃｔマトリクス演算回路 |
| US5226002A (en) * | 1991-06-28 | 1993-07-06 | Industrial Technology Research Institute | Matrix multiplier circuit |
| JPH0573669A (ja) | 1991-09-17 | 1993-03-26 | Canon Inc | 画像処理装置 |
| US5418487A (en) | 1992-09-04 | 1995-05-23 | Benchmarg Microelectronics, Inc. | Fuse state sense circuit |
| JP3340532B2 (ja) | 1993-10-20 | 2002-11-05 | 株式会社日立製作所 | ビデオの検索方法および装置 |
| US5481487A (en) * | 1994-01-28 | 1996-01-02 | Industrial Technology Research Institute | Transpose memory for DCT/IDCT circuit |
| US5550765A (en) * | 1994-05-13 | 1996-08-27 | Lucent Technologies Inc. | Method and apparatus for transforming a multi-dimensional matrix of coefficents representative of a signal |
| JP2823809B2 (ja) | 1995-01-26 | 1998-11-11 | 株式会社グラフィックス・コミュニケーション・ラボラトリーズ | 画像復号化方法及び画像復号化装置 |
| US5867601A (en) * | 1995-10-20 | 1999-02-02 | Matsushita Electric Corporation Of America | Inverse discrete cosine transform processor using parallel processing |
| KR0175733B1 (ko) * | 1995-11-01 | 1999-04-15 | 이준 | 비트-시리얼 메트릭스 전치를 위한 초대규모 집적회로 |
| US5815421A (en) * | 1995-12-18 | 1998-09-29 | Intel Corporation | Method for transposing a two-dimensional array |
| US5854757A (en) * | 1996-05-07 | 1998-12-29 | Lsi Logic Corporation | Super-compact hardware architecture for IDCT computation |
| US6026217A (en) * | 1996-06-21 | 2000-02-15 | Digital Equipment Corporation | Method and apparatus for eliminating the transpose buffer during a decomposed forward or inverse 2-dimensional discrete cosine transform through operand decomposition storage and retrieval |
| US6064404A (en) * | 1996-11-05 | 2000-05-16 | Silicon Light Machines | Bandwidth and frame buffer size reduction in a digital pulse-width-modulated display system |
| JP3845920B2 (ja) * | 1996-11-26 | 2006-11-15 | ソニー株式会社 | 行列転置装置 |
-
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