JPH10160788A - 半導体試験装置 - Google Patents
半導体試験装置Info
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- JPH10160788A JPH10160788A JP8315717A JP31571796A JPH10160788A JP H10160788 A JPH10160788 A JP H10160788A JP 8315717 A JP8315717 A JP 8315717A JP 31571796 A JP31571796 A JP 31571796A JP H10160788 A JPH10160788 A JP H10160788A
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Abstract
(57)【要約】
【課題】 パフォーマンスボードのＰＣＢの厚み公差及
び変形誤差によるＩＣの押し込み量への影響を排除し、
半導体装置接触位置寸法の誤差を抑制してＩＣのリード
ピンと試験用端子との良好な電気的接続を実現すること
ができる半導体試験装置を提供することを課題とする。 【解決手段】 内部に被試験対象のＩＣ１のリードピン
１ａと同一配列、同一ピッチで試験用端子群４が配列さ
れたテストヘッド２が搭載されたＰＣＢ６上面を取り付
け面として、固定用ガイド２２上部に庇状に突出して設
けられた取り付け固定部２２ａの下面側取り付け面２２
ｂに締結部材により固定されている。
び変形誤差によるＩＣの押し込み量への影響を排除し、
半導体装置接触位置寸法の誤差を抑制してＩＣのリード
ピンと試験用端子との良好な電気的接続を実現すること
ができる半導体試験装置を提供することを課題とする。 【解決手段】 内部に被試験対象のＩＣ１のリードピン
１ａと同一配列、同一ピッチで試験用端子群４が配列さ
れたテストヘッド２が搭載されたＰＣＢ６上面を取り付
け面として、固定用ガイド２２上部に庇状に突出して設
けられた取り付け固定部２２ａの下面側取り付け面２２
ｂに締結部材により固定されている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体回路をテス
ト装置に関し、詳しくはテスト装置上に取り付けられた
試験用ボードに半導体回路を押圧接触し、電気的接続を
図るテスト装置における試験用ボードの取り付け構造に
関する。
ト装置に関し、詳しくはテスト装置上に取り付けられた
試験用ボードに半導体回路を押圧接触し、電気的接続を
図るテスト装置における試験用ボードの取り付け構造に
関する。
【０００２】
【従来の技術】近来、パーソナルコンピュータ（パソコ
ン）や携帯電話、携帯情報端末（ＰＤＡ：Personal Dig
ital Assistant）等に代表される情報端末の普及が著し
い。また、家庭電化製品等のコンピュータ化も目覚まし
く、このようなあらゆる機器への電子部品の搭載が促進
される環境下にあっては、電子部品の高品質化、小形化
および高機能化が強く求められる。特にその核である半
導体回路（ＩＣ：Integrated Circuit）に対する信頼性
の要望は極めて高く、ＩＣの品質検査は重要な役割を担
っている。
ン）や携帯電話、携帯情報端末（ＰＤＡ：Personal Dig
ital Assistant）等に代表される情報端末の普及が著し
い。また、家庭電化製品等のコンピュータ化も目覚まし
く、このようなあらゆる機器への電子部品の搭載が促進
される環境下にあっては、電子部品の高品質化、小形化
および高機能化が強く求められる。特にその核である半
導体回路（ＩＣ：Integrated Circuit）に対する信頼性
の要望は極めて高く、ＩＣの品質検査は重要な役割を担
っている。
【０００３】例えば、ＩＣチップを樹脂封止したフラッ
トパッケージの四辺にリードピンが配列された４方向フ
ラットパッケージ（ＱＦＰ：Quad Flat Packege）形Ｉ
Ｃの品質検査について図を参照して説明する。図２に示
すように被試験対象のＩＣ１は、プリント配線基板（Ｐ
ＣＢ：Printed Circuit Board）６上に設置されたテス
トヘッド２に収納されて品質検査が行なわれる。テスト
ヘッド２にはＩＣ１を収納する凹部３が設けられ、凹部
３内にはＩＣ１のリードピン１ａの配列及びピッチに対
応して試験用端子群４が設置されている。ここで、テス
トヘッド２が設置されたＰＣＢ６を一般にパフォーマン
スボード１０と称している。
トパッケージの四辺にリードピンが配列された４方向フ
ラットパッケージ（ＱＦＰ：Quad Flat Packege）形Ｉ
Ｃの品質検査について図を参照して説明する。図２に示
すように被試験対象のＩＣ１は、プリント配線基板（Ｐ
ＣＢ：Printed Circuit Board）６上に設置されたテス
トヘッド２に収納されて品質検査が行なわれる。テスト
ヘッド２にはＩＣ１を収納する凹部３が設けられ、凹部
３内にはＩＣ１のリードピン１ａの配列及びピッチに対
応して試験用端子群４が設置されている。ここで、テス
トヘッド２が設置されたＰＣＢ６を一般にパフォーマン
スボード１０と称している。
【０００４】図３は試験用端子群４の要部詳細図であ
り、試験用端子群４は多数個の金属端子５を等ピッチで
配列して構成されている。金属端子５は、ＩＣ１のリー
ドピン１ａの先端に接触する接触部５ａと、接触部５ａ
を弾性的に保持する梁部５ｂと、凹部３底面の所定の位
置に接触する基部５ｃと、凹部３の底面を突き抜けＰＣ
Ｂ６上の所定の配線パターンと電気的に接続されるピン
部５ｄとを有して一体的に形成されている。
り、試験用端子群４は多数個の金属端子５を等ピッチで
配列して構成されている。金属端子５は、ＩＣ１のリー
ドピン１ａの先端に接触する接触部５ａと、接触部５ａ
を弾性的に保持する梁部５ｂと、凹部３底面の所定の位
置に接触する基部５ｃと、凹部３の底面を突き抜けＰＣ
Ｂ６上の所定の配線パターンと電気的に接続されるピン
部５ｄとを有して一体的に形成されている。
【０００５】このような構成のパフォーマンスボード１
０は、図４（ａ）のＩＣテスト装置の概略構成図に示す
ように、ＩＣテスト装置２０のテストステージ２１上に
設けられた固定用ガイド２３の上面に、図示を略したボ
ルト等の締結部材によりパフォーマンスボード１０のＰ
ＣＢ６下面を取り付け面として固定される。ＩＣ１はテ
ストヘッド２の試験用端子群４に位置合わせして凹部３
に収納され、上部押圧部材２４によりＩＣ１を適度な力
でテストステージ方向（矢印Ｆ方向）に押さえつけるこ
とにより、金属端子５がリードピン１ａと接触し、ＩＣ
１とパフォーマンスボード１０との良好な電気的接続が
行なわれる。
０は、図４（ａ）のＩＣテスト装置の概略構成図に示す
ように、ＩＣテスト装置２０のテストステージ２１上に
設けられた固定用ガイド２３の上面に、図示を略したボ
ルト等の締結部材によりパフォーマンスボード１０のＰ
ＣＢ６下面を取り付け面として固定される。ＩＣ１はテ
ストヘッド２の試験用端子群４に位置合わせして凹部３
に収納され、上部押圧部材２４によりＩＣ１を適度な力
でテストステージ方向（矢印Ｆ方向）に押さえつけるこ
とにより、金属端子５がリードピン１ａと接触し、ＩＣ
１とパフォーマンスボード１０との良好な電気的接続が
行なわれる。
【０００６】
【発明が解決しようとする課題】上述したようなパフォ
ーマンスボード１０のテストヘッド２にＩＣ１を収納
し、上部押圧部材２４によりＩＣ１を押圧して、ＩＣ１
とパフォーマンスボード１０とを電気的に接触させる構
成のＩＣテスト装置２０においては、ＩＣ１を押圧する
ことによりリードピン１ａが金属端子５を弾性的に変位
させながら電気的に接触する状態にあるため、上部押圧
部材２４によるＩＣ１の押し込み量を正確な値とする必
要がある。
ーマンスボード１０のテストヘッド２にＩＣ１を収納
し、上部押圧部材２４によりＩＣ１を押圧して、ＩＣ１
とパフォーマンスボード１０とを電気的に接触させる構
成のＩＣテスト装置２０においては、ＩＣ１を押圧する
ことによりリードピン１ａが金属端子５を弾性的に変位
させながら電気的に接触する状態にあるため、上部押圧
部材２４によるＩＣ１の押し込み量を正確な値とする必
要がある。
【０００７】具体的には、図４（ａ）に示すように、Ｉ
Ｃテスト装置２０のテストステージ基準面２１ａ上に設
置される固定用ガイド２３の高さをＨG、パフォーマン
スボード１０のＰＣＢ６の厚さをＨB、ＰＣＢ６上面か
らテストヘッド２内部の金属端子５の接触部（上端部）
５ａまでの高さをＨTとすると、テストステージ基準面
２１ａから試験用端子接触部５ａまでの高さ（半導体装
置接触位置）Ｈ0は、 Ｈ0＝ＨG＋ＨB＋ＨT ・・・（１） で表される。ここで、図４（ａ）にはＩＣ１をテストヘ
ッド２に収納しただけの状態、すなわちＩＣ１が上部押
圧部材２４により押さえつけられていない状態を示し
た。
Ｃテスト装置２０のテストステージ基準面２１ａ上に設
置される固定用ガイド２３の高さをＨG、パフォーマン
スボード１０のＰＣＢ６の厚さをＨB、ＰＣＢ６上面か
らテストヘッド２内部の金属端子５の接触部（上端部）
５ａまでの高さをＨTとすると、テストステージ基準面
２１ａから試験用端子接触部５ａまでの高さ（半導体装
置接触位置）Ｈ0は、 Ｈ0＝ＨG＋ＨB＋ＨT ・・・（１） で表される。ここで、図４（ａ）にはＩＣ１をテストヘ
ッド２に収納しただけの状態、すなわちＩＣ１が上部押
圧部材２４により押さえつけられていない状態を示し
た。
【０００８】そして、ＩＣテストが実行される際には、
ＩＣ１とパフォーマンスボード１０との良好な電気的接
続を図るために、図４（ｂ）に示すように上部押圧部材
２４によりＩＣ１が所定の押し込み量ＨPだけ押さえつ
けられて、リードピン１ａと接触する金属端子５を弾性
的に変形させる。このとき金属端子５の梁部５ｂが基部
５ｃに対してたわみ、接触部５ａが下方（矢印ｆ方向）
に変位する（変位量Ｈ P）ため、ＰＣＢ６上面から金属
端子５の接触部５ａまでの高さＨT´は、 ＨT´＝ＨT−ＨP ・・・（２） また、テストステージ基準面２１ａから試験用端子接触
部５ａまでの高さＨ0´は、 Ｈ0´＝Ｈ0−ＨP＝ＨG＋ＨB＋ＨT´ ・・・（３） と表される。
ＩＣ１とパフォーマンスボード１０との良好な電気的接
続を図るために、図４（ｂ）に示すように上部押圧部材
２４によりＩＣ１が所定の押し込み量ＨPだけ押さえつ
けられて、リードピン１ａと接触する金属端子５を弾性
的に変形させる。このとき金属端子５の梁部５ｂが基部
５ｃに対してたわみ、接触部５ａが下方（矢印ｆ方向）
に変位する（変位量Ｈ P）ため、ＰＣＢ６上面から金属
端子５の接触部５ａまでの高さＨT´は、 ＨT´＝ＨT−ＨP ・・・（２） また、テストステージ基準面２１ａから試験用端子接触
部５ａまでの高さＨ0´は、 Ｈ0´＝Ｈ0−ＨP＝ＨG＋ＨB＋ＨT´ ・・・（３） と表される。
【０００９】このようなＩＣ１の押し込み量ＨP（＝Ｈ0
−Ｈ0´）は、テストステージ基準面２１ａから試験用
端子接触部５ａまでの高さＨ0、及びテストステージ基
準面２１ａから上部押圧部材２４の押し込み終端面まで
の高さ（下降端面高さ）Ｈ0´が正確に設定されていな
いと、押し込み量不足によるリードピン１ａと金属端子
５との接触不良、あるいは過度の押し込み負荷によるリ
ードピン１ａの損傷や金属端子５を含むパフォーマンス
ボード１０の寿命を縮める等の不具合を生じる問題があ
る。ここで、テストステージ基準面２１ａから上部押圧
部材２４の押し込み終端面までの高さＨ0´は、ＩＣテ
スト装置２０の動作精度に関わるものであるが、一般に
１／１００ｍｍ以下の寸法精度を容易に実現できる。
−Ｈ0´）は、テストステージ基準面２１ａから試験用
端子接触部５ａまでの高さＨ0、及びテストステージ基
準面２１ａから上部押圧部材２４の押し込み終端面まで
の高さ（下降端面高さ）Ｈ0´が正確に設定されていな
いと、押し込み量不足によるリードピン１ａと金属端子
５との接触不良、あるいは過度の押し込み負荷によるリ
ードピン１ａの損傷や金属端子５を含むパフォーマンス
ボード１０の寿命を縮める等の不具合を生じる問題があ
る。ここで、テストステージ基準面２１ａから上部押圧
部材２４の押し込み終端面までの高さＨ0´は、ＩＣテ
スト装置２０の動作精度に関わるものであるが、一般に
１／１００ｍｍ以下の寸法精度を容易に実現できる。
【００１０】ところで、図４に示したようなパフォーマ
ンスボード１０の取り付け構造において、テストステー
ジ基準面２１ａから試験用端子接触部５ａまでの高さ寸
法Ｈ 0に最も影響を与える要素として、パフォーマンス
ボード１０のＰＣＢ６の厚み公差及び変形誤差がある。
リードピン１ａと試験用端子群４との良好な電気的接触
を実現できるＩＣ１の押し付け量として、例えば０．５
ｍｍ程度と１／１０ｍｍ台の精度が必要であるとする
と、ＰＣＢ６の厚み公差及び熱的環境等による変形誤差
はそれぞれ１／１０ｍｍ台であるのに対して、固定用ガ
イド２３の寸法精度は機械加工等により１／１００ｍｍ
台が容易に実現され、またテストヘッド２に係るＰＣＢ
６上面から金属端子接触部５ａまでの寸法精度において
も半導体製造技術等を適用して１／１００ｍｍ台の精度
が容易に実現される。このようにテストステージ基準面
２１ａから試験用端子接触部５ａまでの高さ寸法Ｈ0に
は、これらの誤差の合計が反映されるため、特にＰＣＢ
６の寸法精度及び変形誤差により寸法精度が悪化し、押
し込み量誤差を増大させてリードピン１ａと試験用端子
群４との接触不良を招いてＩＣの品質検査判定ミスを生
じたり、試験用端子群４への過度の押圧負荷による損傷
や劣化を招く問題があった。
ンスボード１０の取り付け構造において、テストステー
ジ基準面２１ａから試験用端子接触部５ａまでの高さ寸
法Ｈ 0に最も影響を与える要素として、パフォーマンス
ボード１０のＰＣＢ６の厚み公差及び変形誤差がある。
リードピン１ａと試験用端子群４との良好な電気的接触
を実現できるＩＣ１の押し付け量として、例えば０．５
ｍｍ程度と１／１０ｍｍ台の精度が必要であるとする
と、ＰＣＢ６の厚み公差及び熱的環境等による変形誤差
はそれぞれ１／１０ｍｍ台であるのに対して、固定用ガ
イド２３の寸法精度は機械加工等により１／１００ｍｍ
台が容易に実現され、またテストヘッド２に係るＰＣＢ
６上面から金属端子接触部５ａまでの寸法精度において
も半導体製造技術等を適用して１／１００ｍｍ台の精度
が容易に実現される。このようにテストステージ基準面
２１ａから試験用端子接触部５ａまでの高さ寸法Ｈ0に
は、これらの誤差の合計が反映されるため、特にＰＣＢ
６の寸法精度及び変形誤差により寸法精度が悪化し、押
し込み量誤差を増大させてリードピン１ａと試験用端子
群４との接触不良を招いてＩＣの品質検査判定ミスを生
じたり、試験用端子群４への過度の押圧負荷による損傷
や劣化を招く問題があった。
【００１１】本発明の目的は、このような問題を解決し
て、パフォーマンスボードのＰＣＢの厚み公差及び変形
誤差によるＩＣの押し込み量への影響を排除し、半導体
装置接触位置寸法の誤差を抑制してＩＣのリードピンと
試験用端子との良好な電気的接続を実現することができ
る半導体試験装置を提供することにある。
て、パフォーマンスボードのＰＣＢの厚み公差及び変形
誤差によるＩＣの押し込み量への影響を排除し、半導体
装置接触位置寸法の誤差を抑制してＩＣのリードピンと
試験用端子との良好な電気的接続を実現することができ
る半導体試験装置を提供することにある。
【００１２】
【課題を解決するための手段】上記の目的を達成するた
めに、請求項１記載の発明は、試験台上の基準面から所
定の参照寸法の位置に試験用基板を取り付け、該試験用
基板上面に突出する試験用端子に、被試験対象の半導体
装置を押圧し、前記試験用基板との電気的接続を行なう
半導体試験装置において、前記試験用基板の上面を、前
記参照寸法の位置への取り付け面とし、該参照寸法及び
前記試験用端子の突出寸法からなる半導体装置接触位置
に対して前記半導体装置を所定の押し込み量で押圧する
ことを特徴としている。
めに、請求項１記載の発明は、試験台上の基準面から所
定の参照寸法の位置に試験用基板を取り付け、該試験用
基板上面に突出する試験用端子に、被試験対象の半導体
装置を押圧し、前記試験用基板との電気的接続を行なう
半導体試験装置において、前記試験用基板の上面を、前
記参照寸法の位置への取り付け面とし、該参照寸法及び
前記試験用端子の突出寸法からなる半導体装置接触位置
に対して前記半導体装置を所定の押し込み量で押圧する
ことを特徴としている。
【００１３】このような請求項１記載の発明によれば、
半導体試験装置の試験台基準面から所定の寸法位置に試
験用基板の上面を直接取り付けているため、試験台基準
面から試験用基板上面までの寸法精度を、試験用基板を
取り付けている部材の精度によって制御することができ
る。すなわち、試験台基準面から試験用端子上端部まで
の寸法である半導体装置接触位置寸法に対して、寸法精
度の低い部材による誤差混入の影響を排除することがで
きるため、半導体装置を所定の押し込み量で押圧して、
半導体装置と試験用端子を良好に接触させて、半導体試
験に係る電気的接続状態を実現することができる。
半導体試験装置の試験台基準面から所定の寸法位置に試
験用基板の上面を直接取り付けているため、試験台基準
面から試験用基板上面までの寸法精度を、試験用基板を
取り付けている部材の精度によって制御することができ
る。すなわち、試験台基準面から試験用端子上端部まで
の寸法である半導体装置接触位置寸法に対して、寸法精
度の低い部材による誤差混入の影響を排除することがで
きるため、半導体装置を所定の押し込み量で押圧して、
半導体装置と試験用端子を良好に接触させて、半導体試
験に係る電気的接続状態を実現することができる。
【００１４】
【発明の実施の形態】以下、本発明を図面に基づいて説
明する。図１は、請求項１記載の発明に係る半導体試験
装置におけるパフォーマンスボードの取り付け構造の一
実施例を示す概略構成図である。図１において、１０は
テストヘッド２を搭載したパフォーマンスボード（試験
用基板）であって、テストヘッド２内部には被試験対象
のＩＣ１のリードピン１ａと同一配列、同一ピッチで試
験用端子群４が配列されている。パフォーマンスボード
１０はテストヘッド２が搭載されたＰＣＢ６上面を取り
付け面として、例えば固定用ガイド２２上部に庇状に突
出して設けられた取り付け固定部２２ａの下面側取り付
け面２２ｂに図示を略したボルト等の締結部材により固
定されている。ここで、固定用ガイド２２は少なくとも
テストステージ基準面（基準面）２１ａと接触する下面
からパフォーマンスボード１０のＰＣＢ６上面と接触す
る取り付け面２２ｂまでの寸法が、機械加工により１／
１００ｍｍ台の寸法精度を有するように作製され、また
ＰＣＢ６上面からテストヘッド２内の試験用端子接触部
５ａまでの高さ寸法も半導体製造技術により１／１００
ｍｍ台の寸法精度で作製されている。なお、固定用ガイ
ド２２は他の締結部材等によりテストステージ（試験
台）２１に固定されている。
明する。図１は、請求項１記載の発明に係る半導体試験
装置におけるパフォーマンスボードの取り付け構造の一
実施例を示す概略構成図である。図１において、１０は
テストヘッド２を搭載したパフォーマンスボード（試験
用基板）であって、テストヘッド２内部には被試験対象
のＩＣ１のリードピン１ａと同一配列、同一ピッチで試
験用端子群４が配列されている。パフォーマンスボード
１０はテストヘッド２が搭載されたＰＣＢ６上面を取り
付け面として、例えば固定用ガイド２２上部に庇状に突
出して設けられた取り付け固定部２２ａの下面側取り付
け面２２ｂに図示を略したボルト等の締結部材により固
定されている。ここで、固定用ガイド２２は少なくとも
テストステージ基準面（基準面）２１ａと接触する下面
からパフォーマンスボード１０のＰＣＢ６上面と接触す
る取り付け面２２ｂまでの寸法が、機械加工により１／
１００ｍｍ台の寸法精度を有するように作製され、また
ＰＣＢ６上面からテストヘッド２内の試験用端子接触部
５ａまでの高さ寸法も半導体製造技術により１／１００
ｍｍ台の寸法精度で作製されている。なお、固定用ガイ
ド２２は他の締結部材等によりテストステージ（試験
台）２１に固定されている。
【００１５】このような構成のＩＣテスト装置（半導体
試験装置）２０によれば、テストステージ基準面２１ａ
から試験用端子接触部５ａまでの寸法を構成する部材、
すなわち固定用ガイド２２及びテストヘッド２の高さ方
向の寸法精度は１／１００ｍｍ台で形成されているた
め、テストステージ基準面２１ａから固定用ガイド２３
取り付け面２２ｂまでの高さ（参照寸法）をＨA、ＰＣ
Ｂ６上面から金属端子接触部５ａまでの高さをＨTとす
ると、テストステージ基準面２１ａから試験用端子接触
部５ａまでの高さ（半導体装置接触位置）寸法Ｈ1は、 Ｈ1＝ＨA＋ＨT ・・・（４） となり、パフォーマンスボード１０のＰＣＢ６の厚み公
差及び変形誤差（１／１０ｍｍ台）の半導体接触位置寸
法Ｈ1への混入を排除することができる。すなわち、テ
ストステージ基準面２１ａから固定用ガイド２３取り付
け面２２ｂまでの高さＨA、及びＰＣＢ６上面から金属
端子接触部５ａまでの高さＨTのいずれもが１／１００
ｍｍ台の寸法精度を有しており、一般的なＩＣ１の押し
込み量ＨPの寸法精度１／１０ｍｍ台に比べて十分小さ
く、またリードピン１ａと試験用端子群５との押圧接触
に及ぼす影響を無視することができる。そのため、上部
押圧部材２４によるＩＣ１の押し込み量ＨPの誤差を、
半導体装置接触位置寸法Ｈ1の寸法精度（１／１００ｍ
ｍ台）で設定することができ、リードピン１ａと試験用
端子群５とを良好に接触させて、ＩＣ１とパフォーマン
スボードとの電気的接続状態を確実に実現することがで
きる。
試験装置）２０によれば、テストステージ基準面２１ａ
から試験用端子接触部５ａまでの寸法を構成する部材、
すなわち固定用ガイド２２及びテストヘッド２の高さ方
向の寸法精度は１／１００ｍｍ台で形成されているた
め、テストステージ基準面２１ａから固定用ガイド２３
取り付け面２２ｂまでの高さ（参照寸法）をＨA、ＰＣ
Ｂ６上面から金属端子接触部５ａまでの高さをＨTとす
ると、テストステージ基準面２１ａから試験用端子接触
部５ａまでの高さ（半導体装置接触位置）寸法Ｈ1は、 Ｈ1＝ＨA＋ＨT ・・・（４） となり、パフォーマンスボード１０のＰＣＢ６の厚み公
差及び変形誤差（１／１０ｍｍ台）の半導体接触位置寸
法Ｈ1への混入を排除することができる。すなわち、テ
ストステージ基準面２１ａから固定用ガイド２３取り付
け面２２ｂまでの高さＨA、及びＰＣＢ６上面から金属
端子接触部５ａまでの高さＨTのいずれもが１／１００
ｍｍ台の寸法精度を有しており、一般的なＩＣ１の押し
込み量ＨPの寸法精度１／１０ｍｍ台に比べて十分小さ
く、またリードピン１ａと試験用端子群５との押圧接触
に及ぼす影響を無視することができる。そのため、上部
押圧部材２４によるＩＣ１の押し込み量ＨPの誤差を、
半導体装置接触位置寸法Ｈ1の寸法精度（１／１００ｍ
ｍ台）で設定することができ、リードピン１ａと試験用
端子群５とを良好に接触させて、ＩＣ１とパフォーマン
スボードとの電気的接続状態を確実に実現することがで
きる。
【００１６】なお、本実施例においては、固定用ガイド
２２の構成として上部に庇状の取り付け固定部２２ａを
有する構成を示したが、従来構成同様に角状のガイド部
材上面に、別部材としての取り付け固定部材を庇状に張
り出させて固定し、その下側取り付け面（２２ｂに相
当）にＰＣＢ６上面を取り付けてもよい。また、本発明
は、実施例において示したＩＣテスト装置に限定され
ず、被試験対象を高い寸法精度で押圧接触させる機構を
有する機器に有効に適用することができることはいうま
でもない。
２２の構成として上部に庇状の取り付け固定部２２ａを
有する構成を示したが、従来構成同様に角状のガイド部
材上面に、別部材としての取り付け固定部材を庇状に張
り出させて固定し、その下側取り付け面（２２ｂに相
当）にＰＣＢ６上面を取り付けてもよい。また、本発明
は、実施例において示したＩＣテスト装置に限定され
ず、被試験対象を高い寸法精度で押圧接触させる機構を
有する機器に有効に適用することができることはいうま
でもない。
【００１７】
【発明の効果】以上説明したように、請求項１記載の発
明によれば、半導体試験装置の試験台基準面から所定の
寸法位置に試験用基板の上面を直接取り付け固定するこ
とにより、試験台基準面から試験用基板上面までの寸法
精度を、試験用基板を取り付けている固定用ガイドの精
度によって制御することができ、試験台基準面から試験
用端子上端部までの寸法である半導体装置接触位置寸法
に対して、寸法精度を悪化させるＰＣＢ等の部材による
影響を排除することができるため、半導体装置を所定の
押し込み量で正確に押圧して、半導体装置と試験用端子
を良好に接触させて、半導体試験に係る電気的接続状態
を実現することができる。そのため、半導体装置接触位
置寸法誤差に起因する半導体装置と試験用端子との接触
不良及び過度の接触状態を抑制することができ、半導体
試験における品質判定のミスを削減することができると
ともに、試験用基板への過度の負荷を軽減して寿命を長
期化することができる。
明によれば、半導体試験装置の試験台基準面から所定の
寸法位置に試験用基板の上面を直接取り付け固定するこ
とにより、試験台基準面から試験用基板上面までの寸法
精度を、試験用基板を取り付けている固定用ガイドの精
度によって制御することができ、試験台基準面から試験
用端子上端部までの寸法である半導体装置接触位置寸法
に対して、寸法精度を悪化させるＰＣＢ等の部材による
影響を排除することができるため、半導体装置を所定の
押し込み量で正確に押圧して、半導体装置と試験用端子
を良好に接触させて、半導体試験に係る電気的接続状態
を実現することができる。そのため、半導体装置接触位
置寸法誤差に起因する半導体装置と試験用端子との接触
不良及び過度の接触状態を抑制することができ、半導体
試験における品質判定のミスを削減することができると
ともに、試験用基板への過度の負荷を軽減して寿命を長
期化することができる。
【図１】本発明の請求項１に係る半導体試験装置の半導
体装置試験用基板の取り付け構造の第１の実施例を示す
概略構成図である。
体装置試験用基板の取り付け構造の第１の実施例を示す
概略構成図である。
【図２】半導体試験装置におけるテストヘッドの他を示
す概略構成図である。
す概略構成図である。
【図３】テストヘッド内部に配置されたＩＣの試験用端
子群の例を示す要部詳細図である。
子群の例を示す要部詳細図である。
【図４】従来技術に係る半導体試験装置の半導体装置試
験用基板の取り付け構造を示す概略構成図である。
験用基板の取り付け構造を示す概略構成図である。
１ ＩＣ（半導体装置） １ａ リードピン ２ テストヘッド ３ 凹部 ４ 試験用端子群（試験用端子） ５ 金属端子５ ６ ＰＣＢ６（プリント回路基板） ７ ソケットベース １０ パフォーマンスボード（試験用基板） ２０ ＩＣテスト装置（半導体試験装置） ２１ テストステージ（試験台） ２１ａ テストステージ基準面（基準面） ２２、２３ 固定用ガイド ２２ａ 取り付け固定部 ２２ｂ 取り付け面 ２４ 上部押圧部材
Claims (1)
- 【請求項１】試験台上の基準面から所定の参照寸法の位
置に試験用基板を取り付け、該試験用基板上面に突出す
る試験用端子に、被試験対象の半導体装置を押圧し、前
記試験用基板との電気的接続を行なう半導体試験装置に
おいて、 前記試験用基板の上面を、前記参照寸法の位置への取り
付け面とし、該参照寸法及び前記試験用端子の突出寸法
からなる半導体装置接触位置に対して前記半導体装置を
所定の押し込み量で押圧することを特徴とする半導体試
験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8315717A JPH10160788A (ja) | 1996-11-27 | 1996-11-27 | 半導体試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8315717A JPH10160788A (ja) | 1996-11-27 | 1996-11-27 | 半導体試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10160788A true JPH10160788A (ja) | 1998-06-19 |
Family
ID=18068697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8315717A Pending JPH10160788A (ja) | 1996-11-27 | 1996-11-27 | 半導体試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10160788A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005026754A1 (ja) * | 2003-09-11 | 2005-03-24 | Advantest Corporation | 半導体試験システム |
-
1996
- 1996-11-27 JP JP8315717A patent/JPH10160788A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005026754A1 (ja) * | 2003-09-11 | 2005-03-24 | Advantest Corporation | 半導体試験システム |
| US7135853B2 (en) | 2003-09-11 | 2006-11-14 | Avantest Corporation | Semiconductor test system |
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