JPH10151786A - 複数サーマルヘッド用制御システム - Google Patents
複数サーマルヘッド用制御システムInfo
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- JPH10151786A JPH10151786A JP31327296A JP31327296A JPH10151786A JP H10151786 A JPH10151786 A JP H10151786A JP 31327296 A JP31327296 A JP 31327296A JP 31327296 A JP31327296 A JP 31327296A JP H10151786 A JPH10151786 A JP H10151786A
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Abstract
(57)【要約】
【課題】 速い印字速度または印字周期を実現できる複
数サーマルヘッド制御システムを提供する。 【解決手段】 ホスト１から送られる印字データは、外
部インターフェース２を介して、ＣＰＵ３の処理によ
り、一時的にメモリ５へ格納される。メモリへの格納
時、各サーマルヘッドの印字データを最小処理単位で、
順番に配置する。印字動作時には、メモリ５からサーマ
ルヘッド制御回路８へ、ＣＰＵ３の最大処理単位で各サ
ーマルヘッドのデータが同時に転送される。サーマルヘ
ッド制御回路７は、各サーマルヘッドに対応した独立の
データ処理回路を持ち、同時に並行して処理を行う。処
理されたデータは、各サーマルヘッド８へ同時に転送さ
れ、同時に印字を行う。
数サーマルヘッド制御システムを提供する。 【解決手段】 ホスト１から送られる印字データは、外
部インターフェース２を介して、ＣＰＵ３の処理によ
り、一時的にメモリ５へ格納される。メモリへの格納
時、各サーマルヘッドの印字データを最小処理単位で、
順番に配置する。印字動作時には、メモリ５からサーマ
ルヘッド制御回路８へ、ＣＰＵ３の最大処理単位で各サ
ーマルヘッドのデータが同時に転送される。サーマルヘ
ッド制御回路７は、各サーマルヘッドに対応した独立の
データ処理回路を持ち、同時に並行して処理を行う。処
理されたデータは、各サーマルヘッド８へ同時に転送さ
れ、同時に印字を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、複数サーマルヘッ
ド用制御システムに関し、特に熱転写プリンタを始めと
するサーマルヘッドを使用したプリンタ装置において複
数のサーマルヘッドを制御するシステムに関する。
ド用制御システムに関し、特に熱転写プリンタを始めと
するサーマルヘッドを使用したプリンタ装置において複
数のサーマルヘッドを制御するシステムに関する。
【０００２】
【従来の技術】従来、この種の複数サーマルヘッド用制
御システムは、例えば、特開昭６２−２２１２７６号公
報に示されるように、短尺のラインサーマルヘッドを記
録紙の進行方向に対して複数本並列配列することによっ
て、Ａ０版等の大型の記録紙に文字や図形を記録するこ
とを目的として用いられる。また、特開昭６３−２９６
９６７号公報には、高速および高品質なカラー記録を目
的として、ラインサーマルヘッドを記録紙の進行方向に
対して複数本直列配列する方法が示されており、このよ
うな方法にも用いられる。
御システムは、例えば、特開昭６２−２２１２７６号公
報に示されるように、短尺のラインサーマルヘッドを記
録紙の進行方向に対して複数本並列配列することによっ
て、Ａ０版等の大型の記録紙に文字や図形を記録するこ
とを目的として用いられる。また、特開昭６３−２９６
９６７号公報には、高速および高品質なカラー記録を目
的として、ラインサーマルヘッドを記録紙の進行方向に
対して複数本直列配列する方法が示されており、このよ
うな方法にも用いられる。
【０００３】図７は、従来の複数サーマルヘッド用制御
システムの一例を示すブロック図である。ホスト１は、
複数サーマルヘッド用制御システムにて印字するデータ
の生成を行う。外部インターフェース２は、ホスト１か
らの印字データを受信する。ＣＰＵ３は、システム全体
の制御を行い、ＲＯＭ４にはその動作のプログラムを格
納する。メモリ５は、印字データを一時的に格納する。
ＤＭＡ（Ｄｉｒｅｃｔｍｅｍｏｒｙ ａｃｃｅｓｓ ｃ
ｏｎｔｒｏｌｌｅｒ）６は、ＣＰＵ３に依存しないで、
印字データを高速にＤＭＡ転送する制御を行う。サーマ
ルヘッド制御回路７は、印字データの演算、サーマルヘ
ッド制御信号の生成等を行う。サーマルヘッド８−１，
８−２，８−３，８−４は、発熱による記録を行う。図
では、サーマルヘッドが４本の場合を示している。なお
図において、１３はシステムデータバスである。
システムの一例を示すブロック図である。ホスト１は、
複数サーマルヘッド用制御システムにて印字するデータ
の生成を行う。外部インターフェース２は、ホスト１か
らの印字データを受信する。ＣＰＵ３は、システム全体
の制御を行い、ＲＯＭ４にはその動作のプログラムを格
納する。メモリ５は、印字データを一時的に格納する。
ＤＭＡ（Ｄｉｒｅｃｔｍｅｍｏｒｙ ａｃｃｅｓｓ ｃ
ｏｎｔｒｏｌｌｅｒ）６は、ＣＰＵ３に依存しないで、
印字データを高速にＤＭＡ転送する制御を行う。サーマ
ルヘッド制御回路７は、印字データの演算、サーマルヘ
ッド制御信号の生成等を行う。サーマルヘッド８−１，
８−２，８−３，８−４は、発熱による記録を行う。図
では、サーマルヘッドが４本の場合を示している。なお
図において、１３はシステムデータバスである。
【０００４】次に、動作を説明する。ホスト１にて生成
された印字データは、外部インターフェース２により受
信される。受信されたデータは、ＣＰＵ３またはＤＭＡ
Ｃ６によりメモリ５へ一時的に格納される。この時のメ
モリ５内部のデータ配置図を図８に示す。メモリ５内部
のデータ配置は、各ヘッド単位毎のデータが一固まりと
なって、アドレス順に配置されている。また、各ヘッド
データの並びについてもライン毎に順に配置されてい
る。すなわち、ヘッド１，２，３，４に対するデータで
ある、第１，第２，第３，第４のヘッドデータが一固ま
りとなって、アドレス順に配置されている。また、各ヘ
ッドデータでは第１から第ｎのラインの順に、また各ラ
インでは第１〜第ｍのデータの順に配置されている。
された印字データは、外部インターフェース２により受
信される。受信されたデータは、ＣＰＵ３またはＤＭＡ
Ｃ６によりメモリ５へ一時的に格納される。この時のメ
モリ５内部のデータ配置図を図８に示す。メモリ５内部
のデータ配置は、各ヘッド単位毎のデータが一固まりと
なって、アドレス順に配置されている。また、各ヘッド
データの並びについてもライン毎に順に配置されてい
る。すなわち、ヘッド１，２，３，４に対するデータで
ある、第１，第２，第３，第４のヘッドデータが一固ま
りとなって、アドレス順に配置されている。また、各ヘ
ッドデータでは第１から第ｎのラインの順に、また各ラ
インでは第１〜第ｍのデータの順に配置されている。
【０００５】ヘッド１〜４の各ヘッド毎の全データが受
信、格納終了後、印字動作を行う。印字動作では、メモ
リ５に格納された印字データをサーマルヘッド制御回路
７へ転送し、演算，信号生成を行い、サーマルヘッド８
−１，８−２，８−３，８−４へ転送、制御し印字を行
う。この時、複数のサーマルヘッドに対して、サーマル
ヘッド１，２，３，４の順に制御を行う。
信、格納終了後、印字動作を行う。印字動作では、メモ
リ５に格納された印字データをサーマルヘッド制御回路
７へ転送し、演算，信号生成を行い、サーマルヘッド８
−１，８−２，８−３，８−４へ転送、制御し印字を行
う。この時、複数のサーマルヘッドに対して、サーマル
ヘッド１，２，３，４の順に制御を行う。
【０００６】
【発明が解決しようとする課題】上述した従来の制御シ
ステムには、次のような問題点がある。
ステムには、次のような問題点がある。
【０００７】従来のシステムでは、サーマルヘッド制御
回路が１つしかなく、複数のサーマルヘッドに対して順
に制御する必要があるので、装置（システム）の印字速
度または印字周期が遅くなるという問題点がある。
回路が１つしかなく、複数のサーマルヘッドに対して順
に制御する必要があるので、装置（システム）の印字速
度または印字周期が遅くなるという問題点がある。
【０００８】またサーマルヘッド制御のなかでも特に、
サーマルヘッドへのデータ転送時間が大部分を占めてい
る。熱履歴制御等により１ライン中に複数回データ転送
をする場合は更に時間を要するため、印字処理速度が遅
くなるという問題点がある。
サーマルヘッドへのデータ転送時間が大部分を占めてい
る。熱履歴制御等により１ライン中に複数回データ転送
をする場合は更に時間を要するため、印字処理速度が遅
くなるという問題点がある。
【０００９】また従来のシステムでは、メモリ内のデー
タがヘッド毎に配置されているため、メモリから読み出
す際に、図にａ，ｂ，ｃ，ｄで示すようにアドレスが飛
んでおり、複数ヘッドのデータを同時にサーマルヘッド
制御回路へ転送できない。したがって、複数のサーマル
ヘッドを同時に動作させることができないという問題点
がある。その結果、サーマルヘッドまたは記録媒体を停
止させないで印字動作を行った場合、複数のサーマルヘ
ッドの間でズレが生じ、カラー印字の場合には色ズレ等
が発生する。
タがヘッド毎に配置されているため、メモリから読み出
す際に、図にａ，ｂ，ｃ，ｄで示すようにアドレスが飛
んでおり、複数ヘッドのデータを同時にサーマルヘッド
制御回路へ転送できない。したがって、複数のサーマル
ヘッドを同時に動作させることができないという問題点
がある。その結果、サーマルヘッドまたは記録媒体を停
止させないで印字動作を行った場合、複数のサーマルヘ
ッドの間でズレが生じ、カラー印字の場合には色ズレ等
が発生する。
【００１０】本発明の目的は、速い印字速度または印字
周期を実現できる複数サーマルヘッド制御システムを提
供することにある。
周期を実現できる複数サーマルヘッド制御システムを提
供することにある。
【００１１】本発明の他の目的は、複数のサーマルヘッ
ドを同時に制御するシステムを提供することにある。
ドを同時に制御するシステムを提供することにある。
【００１２】本発明のさらに他の目的は、メモリ内の複
数のサーマルヘッドの印字データを同時に対応するサー
マルヘッド制御回路へ転送するシステムを提供すること
にある。
数のサーマルヘッドの印字データを同時に対応するサー
マルヘッド制御回路へ転送するシステムを提供すること
にある。
【００１３】
【課題を解決するための手段】本発明は、記録紙の搬送
方向に対し直列あるいは並列に配列された複数のサーマ
ルヘッドを制御する複数サーマルヘッド用制御システム
において、前記複数のサーマルヘッドを個々に制御する
独立した複数のサーマルヘッド制御回路を有し、前記複
数のサーマルヘッドを同時に制御することを特徴とす
る。
方向に対し直列あるいは並列に配列された複数のサーマ
ルヘッドを制御する複数サーマルヘッド用制御システム
において、前記複数のサーマルヘッドを個々に制御する
独立した複数のサーマルヘッド制御回路を有し、前記複
数のサーマルヘッドを同時に制御することを特徴とす
る。
【００１４】本発明の複数サーマルヘッド用制御システ
ムは、前記複数のサーマルヘッド制御回路へデータバス
により接続され、印字データを格納するメモリをさらに
備え、このメモリには、最小処理データを単位として配
置されて印字データが格納されており、前記データバス
のバス幅で、転送単位毎に前記メモリから前記複数のサ
ーマルヘッド制御回路へデータを同時に読み出して書き
込むことができる。
ムは、前記複数のサーマルヘッド制御回路へデータバス
により接続され、印字データを格納するメモリをさらに
備え、このメモリには、最小処理データを単位として配
置されて印字データが格納されており、前記データバス
のバス幅で、転送単位毎に前記メモリから前記複数のサ
ーマルヘッド制御回路へデータを同時に読み出して書き
込むことができる。
【００１５】また本発明の複数サーマルヘッド用制御シ
ステムでは、前記メモリにおける印字データの配置は、
開始アドレスから順に、前記転送単位毎に前記複数のサ
ーマルヘッドへの最小処理データが並べられている。
ステムでは、前記メモリにおける印字データの配置は、
開始アドレスから順に、前記転送単位毎に前記複数のサ
ーマルヘッドへの最小処理データが並べられている。
【００１６】
【発明の実施の形態】本発明の実施の形態について図面
を参照して詳細に説明する。
を参照して詳細に説明する。
【００１７】図１は、本発明による複数サーマルヘッド
制御システムの第１の実施例を示すブロック図である。
この制御システムは、複数のサーマルヘッドに対応した
独立の複数のサーマルヘッド制御回路を有している。図
では、サーマルヘッドおよびサーマルヘッド制御回路が
それぞれ４個の場合を示している。
制御システムの第１の実施例を示すブロック図である。
この制御システムは、複数のサーマルヘッドに対応した
独立の複数のサーマルヘッド制御回路を有している。図
では、サーマルヘッドおよびサーマルヘッド制御回路が
それぞれ４個の場合を示している。
【００１８】本実施例において、ホスト１は、印字する
データを生成し、出力する。外部インターフェース２
は、ホスト１が出力するデータを受信し、受信検出信号
を発生する。また、外部インターフェース２は、システ
ムデータバス１３に接続されており、要求によりデータ
を出力する。ＣＰＵ３は、システムデータバス１３に接
続されており、データの入力や出力、各デバイスへの制
御信号の出力を行う。ＲＯＭ４は、コード化されたプロ
グラムを格納し、ＣＰＵ３の動作時にデータを出力す
る。メモリ５は、印字データの一時的な格納の機能を有
している。ＤＭＡＣ６は、ＣＰＵ３に依存しないで、高
速にデータの転送を行う。サーマルヘッド制御回路７−
１，７−２，７−３，７−４は、システムデータバス１
３より入力される印字データにより、それぞれサーマル
ヘッド８−１，８−２，８−３，８−４へ出力するデー
タを生成し、制御信号と共に出力する。サーマルヘッド
８（４個のサーマルヘッドを区別する必要のない場合に
は、枝番号を付けない参照番号とする）は、データの入
力と制御信号の入力により、印字動作を行う。
データを生成し、出力する。外部インターフェース２
は、ホスト１が出力するデータを受信し、受信検出信号
を発生する。また、外部インターフェース２は、システ
ムデータバス１３に接続されており、要求によりデータ
を出力する。ＣＰＵ３は、システムデータバス１３に接
続されており、データの入力や出力、各デバイスへの制
御信号の出力を行う。ＲＯＭ４は、コード化されたプロ
グラムを格納し、ＣＰＵ３の動作時にデータを出力す
る。メモリ５は、印字データの一時的な格納の機能を有
している。ＤＭＡＣ６は、ＣＰＵ３に依存しないで、高
速にデータの転送を行う。サーマルヘッド制御回路７−
１，７−２，７−３，７−４は、システムデータバス１
３より入力される印字データにより、それぞれサーマル
ヘッド８−１，８−２，８−３，８−４へ出力するデー
タを生成し、制御信号と共に出力する。サーマルヘッド
８（４個のサーマルヘッドを区別する必要のない場合に
は、枝番号を付けない参照番号とする）は、データの入
力と制御信号の入力により、印字動作を行う。
【００１９】次に、サーマルヘッド制御回路の構成につ
いて説明する。各サーマルヘッド制御回路の構成は同じ
であるから、１つの制御回路７の構成を説明する。
いて説明する。各サーマルヘッド制御回路の構成は同じ
であるから、１つの制御回路７の構成を説明する。
【００２０】図２は、本実施例におけるサーマルヘッド
制御回路７の構成例を示すブロック図である。サーマル
ヘッド制御回路は、たとえばレジスタ部と演算比較部と
信号生成部との組み合わせで実現できる。
制御回路７の構成例を示すブロック図である。サーマル
ヘッド制御回路は、たとえばレジスタ部と演算比較部と
信号生成部との組み合わせで実現できる。
【００２１】図２において、サーマルヘッド制御回路７
は、データレジスタ部９，演算比較部１０，信号生成部
１１，制御部１２から構成される。データレジスタ部９
は、システムデータバス１３を通して入力される印字デ
ータを印字ライン，次ライン，前ライン毎にそれぞれ保
持し、演算比較部１０へ出力する。演算比較部１０は、
各ラインのデータを演算し、サーマルヘッドの履歴制御
用のデータを信号生成部１１へ出力する。信号生成部１
１は、実際にサーマルヘッドへ転送するデータや制御信
号を生成する。制御部１２は、各部のタイミング等を制
御する。
は、データレジスタ部９，演算比較部１０，信号生成部
１１，制御部１２から構成される。データレジスタ部９
は、システムデータバス１３を通して入力される印字デ
ータを印字ライン，次ライン，前ライン毎にそれぞれ保
持し、演算比較部１０へ出力する。演算比較部１０は、
各ラインのデータを演算し、サーマルヘッドの履歴制御
用のデータを信号生成部１１へ出力する。信号生成部１
１は、実際にサーマルヘッドへ転送するデータや制御信
号を生成する。制御部１２は、各部のタイミング等を制
御する。
【００２２】次に、メモリ５内に印字データを一時格納
する場合のデータ配置について説明する。図３は、本発
明の実施例におけるメモリ内データ配置例を示す図であ
る。ただし、サーマルヘッド８−１，８−２，８−３，
８−４が、記録紙の進行方向に対し並列に配置されてい
る場合の例である。
する場合のデータ配置について説明する。図３は、本発
明の実施例におけるメモリ内データ配置例を示す図であ
る。ただし、サーマルヘッド８−１，８−２，８−３，
８−４が、記録紙の進行方向に対し並列に配置されてい
る場合の例である。
【００２３】印字データは、メモリ５のデータ格納開始
アドレスから順に並べられる。並ぶ順序は、データの最
小単位にて、サーマルヘッド１，２，３，４，１，２，
３，４…の繰り返しの順である。まず第１ラインのデー
タが、続いて第２ライン，第３ライン…のデータが順に
配置される。
アドレスから順に並べられる。並ぶ順序は、データの最
小単位にて、サーマルヘッド１，２，３，４，１，２，
３，４…の繰り返しの順である。まず第１ラインのデー
タが、続いて第２ライン，第３ライン…のデータが順に
配置される。
【００２４】各ラインのデータは、４つのサーマルヘッ
ド制御回路へ同時に転送される印字データ毎に、第１，
第２，…，第ｍデータと配置されている。第１〜第ｍデ
ータは、最小処理単位（バイト，ワード等）を構成す
る。この最小処理単位は、制御するサーマルヘッドの数
やＣＰＵ３の性能により決定すればよい。
ド制御回路へ同時に転送される印字データ毎に、第１，
第２，…，第ｍデータと配置されている。第１〜第ｍデ
ータは、最小処理単位（バイト，ワード等）を構成す
る。この最小処理単位は、制御するサーマルヘッドの数
やＣＰＵ３の性能により決定すればよい。
【００２５】図４は、図３のデータ配置を記録紙への印
字位置（●で示す）と対応させて示す模式図である。サ
ーマルヘッド制御回路７−１，７−２，７−３，７−４
に同時転送される図３の各ヘッド１，２，３，４の第１
ラインの第１データ３１，３２，３３，３４により、図
４に示す第１ラインの第１データの箇所が同時に印字さ
れることが理解されるであろう。
字位置（●で示す）と対応させて示す模式図である。サ
ーマルヘッド制御回路７−１，７−２，７−３，７−４
に同時転送される図３の各ヘッド１，２，３，４の第１
ラインの第１データ３１，３２，３３，３４により、図
４に示す第１ラインの第１データの箇所が同時に印字さ
れることが理解されるであろう。
【００２６】次に、図１のシステム動作について、図を
参照しながら説明する。
参照しながら説明する。
【００２７】オペレータの操作により、ホスト１にて印
字するデータが編集され、一般的なインターフェースを
通して、外部インターフェース２へ送信される。ここで
一般的なインターフェースとは、例えばセントロニク
ス，ＩＥＥＥ１２８４，ＳＣＳＩおよびＲＳ２３２Ｃ等
である。また、この時に使用されるデータの形式とし
て、ラスタイメージデータ形式等が挙げられる。ホスト
１からのデータを受信した外部インターフェース２は、
データを受信したことを通知する信号、例えば割り込み
信号やＤＭＡリクエスト信号を、ＣＰＵ３やＤＭＡＣ６
へ出力する。割り込み信号を受けたＣＰＵ３は、受信デ
ータを外部インターフェース２より読み込み、そのデー
タが何であるかを解析し、メモリ５の所定のアドレスへ
書き込みする。また、ＤＭＡＣ６はＤＭＡリクエスト信
号により、受信データを外部インターフェース２より読
み込み、あらかじめＣＰＵ３により指定されたメモリ５
のアドレスへデータを書き込む。この時のメモリ５への
データ配置構成例は、前述したように、図３に示したも
のである。
字するデータが編集され、一般的なインターフェースを
通して、外部インターフェース２へ送信される。ここで
一般的なインターフェースとは、例えばセントロニク
ス，ＩＥＥＥ１２８４，ＳＣＳＩおよびＲＳ２３２Ｃ等
である。また、この時に使用されるデータの形式とし
て、ラスタイメージデータ形式等が挙げられる。ホスト
１からのデータを受信した外部インターフェース２は、
データを受信したことを通知する信号、例えば割り込み
信号やＤＭＡリクエスト信号を、ＣＰＵ３やＤＭＡＣ６
へ出力する。割り込み信号を受けたＣＰＵ３は、受信デ
ータを外部インターフェース２より読み込み、そのデー
タが何であるかを解析し、メモリ５の所定のアドレスへ
書き込みする。また、ＤＭＡＣ６はＤＭＡリクエスト信
号により、受信データを外部インターフェース２より読
み込み、あらかじめＣＰＵ３により指定されたメモリ５
のアドレスへデータを書き込む。この時のメモリ５への
データ配置構成例は、前述したように、図３に示したも
のである。
【００２８】次に、一時的にメモリ５に格納された印字
データを複数のサーマルヘッド８へ転送し、印字を行う
迄の動作を説明する。図３に示されたデータ配置におい
て、ＣＰＵ３は、先ずサーマルヘッド１〜４のそれぞれ
の第１ライン・第１データを同時にシステムデータバス
１３のバス幅で読み出し、同時に転送し、サーマルヘッ
ド制御回路７のデータレジスタ部９へ書き込む。この
際、各サーマルヘッド８−１，８−２，８−３，８−４
のデータは、それぞれのサーマルヘッド制御回路７−
１，７−２，７−３，７−４へ分散して同時に書き込ま
れる。必要に応じてサーマルヘッドの履歴制御を行う場
合は、前ライン，次ラインのデータも同様にしてサーマ
ルヘッド制御回路７−１，７−２，７−３，７−４へ同
時に書き込まれる。
データを複数のサーマルヘッド８へ転送し、印字を行う
迄の動作を説明する。図３に示されたデータ配置におい
て、ＣＰＵ３は、先ずサーマルヘッド１〜４のそれぞれ
の第１ライン・第１データを同時にシステムデータバス
１３のバス幅で読み出し、同時に転送し、サーマルヘッ
ド制御回路７のデータレジスタ部９へ書き込む。この
際、各サーマルヘッド８−１，８−２，８−３，８−４
のデータは、それぞれのサーマルヘッド制御回路７−
１，７−２，７−３，７−４へ分散して同時に書き込ま
れる。必要に応じてサーマルヘッドの履歴制御を行う場
合は、前ライン，次ラインのデータも同様にしてサーマ
ルヘッド制御回路７−１，７−２，７−３，７−４へ同
時に書き込まれる。
【００２９】サーマルヘッド制御回路７の内部動作につ
いて、図２を参照して説明する。データレジスタ部９に
書き込まれたデータは、各ビットの情報を演算比較部１
０へ出力する。演算比較部１０では、入力されたビット
情報により、履歴データを生成する。この時の演算処理
として、例えばルックアップテーブル方式が用いられ
る。生成された履歴データは、信号生成部１１にてパラ
レル→シリアル変換や、サーマルヘッド制御信号との同
期化が行われる。以上の動作は、サーマルヘッド制御回
路７−１，７−２，７−３，７−４で同時に並行して行
われる。
いて、図２を参照して説明する。データレジスタ部９に
書き込まれたデータは、各ビットの情報を演算比較部１
０へ出力する。演算比較部１０では、入力されたビット
情報により、履歴データを生成する。この時の演算処理
として、例えばルックアップテーブル方式が用いられ
る。生成された履歴データは、信号生成部１１にてパラ
レル→シリアル変換や、サーマルヘッド制御信号との同
期化が行われる。以上の動作は、サーマルヘッド制御回
路７−１，７−２，７−３，７−４で同時に並行して行
われる。
【００３０】その後、サーマルヘッド８−１，８−２，
８−３，８−４へデータが転同時に送され、制御信号の
出力により同時に印字動作が行われる。サーマルヘッド
内の動作については、従来技術と同様であるため説明を
省略する。これらの一連の動作を、第１ライン・第２デ
ータ，第３データ…，第ｍデータと行い、また第２ライ
ン，第３ライン…，第ｎラインと繰り返すことにより、
１ページ分の印字動作が行える。
８−３，８−４へデータが転同時に送され、制御信号の
出力により同時に印字動作が行われる。サーマルヘッド
内の動作については、従来技術と同様であるため説明を
省略する。これらの一連の動作を、第１ライン・第２デ
ータ，第３データ…，第ｍデータと行い、また第２ライ
ン，第３ライン…，第ｎラインと繰り返すことにより、
１ページ分の印字動作が行える。
【００３１】以上の第１の実施例では、独立したサーマ
ルヘッド制御回路７を持つことと、メモリ５内データ配
置を図３のようにすることにより、複数のサーマルヘッ
ドを同時に制御でき、各サーマルヘッド間での動作のズ
レを防止できる。また、複数のサーマルヘッドの高速制
御，高速印字が実現できる。
ルヘッド制御回路７を持つことと、メモリ５内データ配
置を図３のようにすることにより、複数のサーマルヘッ
ドを同時に制御でき、各サーマルヘッド間での動作のズ
レを防止できる。また、複数のサーマルヘッドの高速制
御，高速印字が実現できる。
【００３２】次に、本発明の第２の実施例として、図５
を参照して詳細に説明する。
を参照して詳細に説明する。
【００３３】図５は、複数のサーマルヘッド８を記録紙
の進行方向に直列に配置した場合のメモリ５内のデータ
配置の例を示す図である。各サーマルヘッド毎のデータ
の印字ラインが異なっており、すなわちサーマルヘッド
データの配置がラインを単位としてずれている。この印
字ラインの差は、サーマルヘッドの物理的な配置間隔に
より決定される。図５の例では、サーマルヘッドの物理
的な配置間隔は、１０ライン分に相当する。
の進行方向に直列に配置した場合のメモリ５内のデータ
配置の例を示す図である。各サーマルヘッド毎のデータ
の印字ラインが異なっており、すなわちサーマルヘッド
データの配置がラインを単位としてずれている。この印
字ラインの差は、サーマルヘッドの物理的な配置間隔に
より決定される。図５の例では、サーマルヘッドの物理
的な配置間隔は、１０ライン分に相当する。
【００３４】図６は、図５のデータ５１，５２，５３，
５４に対する記録紙への印字配置（●で示す）と対応さ
せて示す模式図である。サーマルヘッド制御回路７−
１，７−２，７−３，７−４に同時転送される図５のヘ
ッド１：第３０ライン：第１データ５１と、ヘッド２：
第２０ライン：第１データ５２と、ヘッド３：第１０ラ
イン：第１データ５３と、ヘッド４：第１ライン：第１
データ５４とにより、図６に示す各ラインの第１データ
の箇所が同時に印字されることが理解されるであろう。
５４に対する記録紙への印字配置（●で示す）と対応さ
せて示す模式図である。サーマルヘッド制御回路７−
１，７−２，７−３，７−４に同時転送される図５のヘ
ッド１：第３０ライン：第１データ５１と、ヘッド２：
第２０ライン：第１データ５２と、ヘッド３：第１０ラ
イン：第１データ５３と、ヘッド４：第１ライン：第１
データ５４とにより、図６に示す各ラインの第１データ
の箇所が同時に印字されることが理解されるであろう。
【００３５】この第２の実施例によれば、直列に配属さ
れた複数のサーマルヘッドにおいても同時に制御でき、
各サーマルヘッド間での動作のズレを防止できる。ま
た、複数のサーマルヘッドの高速制御，高速印字が実現
できる。複数のサーマルヘッドによるカラーの印字に際
しては、色ズレ等の発生を防止できる。
れた複数のサーマルヘッドにおいても同時に制御でき、
各サーマルヘッド間での動作のズレを防止できる。ま
た、複数のサーマルヘッドの高速制御，高速印字が実現
できる。複数のサーマルヘッドによるカラーの印字に際
しては、色ズレ等の発生を防止できる。
【００３６】
【発明の効果】本発明によれば、複数のサーマルヘッド
に対し、独立した複数のサーマルヘッド制御回路を有し
ているため、複数のサーマルヘッドを同時に制御でき
る。このため、高速な記録が必要なプリンタ等に適用で
きる。また、高品質なカラー記録が必要なプリンタ等に
も利用できる。
に対し、独立した複数のサーマルヘッド制御回路を有し
ているため、複数のサーマルヘッドを同時に制御でき
る。このため、高速な記録が必要なプリンタ等に適用で
きる。また、高品質なカラー記録が必要なプリンタ等に
も利用できる。
【００３７】また、メモリ内のデータ配置を、ＣＰＵの
最小処理単位で各サーマルヘッド毎の順に並べているた
め、メモリから各複数のサーマルヘッド制御回路へのデ
ータ転送が同時に可能となる。このため、高速な記録が
必要なプリンタ等に適用できる。
最小処理単位で各サーマルヘッド毎の順に並べているた
め、メモリから各複数のサーマルヘッド制御回路へのデ
ータ転送が同時に可能となる。このため、高速な記録が
必要なプリンタ等に適用できる。
【図１】本発明による複数サーマルヘッド制御システム
を示すブロック図である。
を示すブロック図である。
【図２】図１のサーマルヘッド制御回路を示すブロック
図である。
図である。
【図３】サーマルヘッドを並列に配置したシステムにお
ける、メモリ内部のデータ配置方法を示す図である。
ける、メモリ内部のデータ配置方法を示す図である。
【図４】図３のデータ配置と印字配置との対応を示す模
式図である。
式図である。
【図５】サーマルヘッドを直列に配置したシステムにお
ける、メモリ内部のデータ配置方法を示す図である。
ける、メモリ内部のデータ配置方法を示す図である。
【図６】図５のデータ配置と印字配置との対応を示す模
式図である。
式図である。
【図７】従来の制御システムを示すブロック図である。
【図８】従来システムにおける、メモリ内部のデータ配
置方法を示す図である。
置方法を示す図である。
１ ホストコンピュータ ２ 外部インターフェース部 ３ ＣＰＵ ４ ＲＯＭ ５ メモリ ６ ＤＭＡコントローラ ７ サーマルヘッド制御回路 ８ サーマルヘッド ９ データレジスタ部 ９ａ 次ラインデータレジスタ ９ｂ 印字ラインデータレジスタ ９ｃ 前ラインデータレジスタ １０ 演算比較部 １１ 信号生成部 １２ 制御部 １３ システムデータバス
Claims (6)
- 【請求項１】記録紙の搬送方向に対し直列あるいは並列
に配列された複数のサーマルヘッドを制御する複数サー
マルヘッド用制御システムにおいて、 前記複数のサーマルヘッドを個々に制御する独立した複
数のサーマルヘッド制御回路を有し、前記複数のサーマ
ルヘッドを同時に制御することを特徴とする複数サーマ
ルヘッド用制御システム。 - 【請求項２】前記複数のサーマルヘッド制御回路へデー
タバスにより接続され、印字データを格納するメモリを
さらに備え、このメモリには、最小処理データを単位と
して配置されて印字データが格納されており、前記デー
タバスのバス幅で、転送単位毎に前記メモリから前記複
数のサーマルヘッド制御回路へデータを同時に読み出し
て書き込むことを特徴とする請求項１記載の複数サーマ
ルヘッド用制御システム。 - 【請求項３】前記メモリにおける印字データの配置は、
開始アドレスから順に、前記転送単位毎に前記複数のサ
ーマルヘッドへの最小処理データが並べられていること
を特徴とする請求項２記載の複数サーマルヘッド用制御
システム。 - 【請求項４】前記複数のサーマルヘッドが並列に配列さ
れている場合には、前記最小処理データは、ラインの順
に配置されることを特徴とする請求項３記載の複数サー
マルヘッド用制御システム。 - 【請求項５】前記複数のサーマルヘッドが直列に配列さ
れている場合には、前記最小処理データは、ラインをず
らして配置されることを特徴とする請求項３記載の複数
サーマルヘッド用制御システム。 - 【請求項６】前記システムバスに接続され、ホストから
の印字データを受信する外部インターフェースと、 前記システムバスに接続され、受信した印字データを管
理するＣＰＵと、 前記システムバスに接続され、ＤＭＡ転送を行うＤＭＡ
コントローラと、をさらに備えることを特徴とする請求
項１〜５のいずれかに記載の複数サーマルヘッド用制御
システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31327296A JP3098435B2 (ja) | 1996-11-25 | 1996-11-25 | 複数サーマルヘッド用制御システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31327296A JP3098435B2 (ja) | 1996-11-25 | 1996-11-25 | 複数サーマルヘッド用制御システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10151786A true JPH10151786A (ja) | 1998-06-09 |
| JP3098435B2 JP3098435B2 (ja) | 2000-10-16 |
Family
ID=18039220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31327296A Expired - Fee Related JP3098435B2 (ja) | 1996-11-25 | 1996-11-25 | 複数サーマルヘッド用制御システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3098435B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111591057A (zh) * | 2020-03-29 | 2020-08-28 | 许铂 | 一种多热敏头打印机打印方法 |
-
1996
- 1996-11-25 JP JP31327296A patent/JP3098435B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111591057A (zh) * | 2020-03-29 | 2020-08-28 | 许铂 | 一种多热敏头打印机打印方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3098435B2 (ja) | 2000-10-16 |
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