JPH10145638A - テレビジョン映像信号の水平アドレス発生回路 - Google Patents

Abstract

(57)【要約】 【課題】 複合同期信号に対して複数のスタート点を持
たずかつ複合同期信号にジッタやスパイク状のパルスが
ある場合でも乱れることのない水平アドレスを発生させ
ることが可能な水平アドレス発生回路を提供する。 【解決手段】 ディジタル積分部１は複合同期信号を積
分し、スパイク状のパルスを除去する。水平同期幅検出
部２は積分された複合同期信号の前縁から後縁までの幅
を検出し、水平同期信号のみの位相を取り出す。水平位
相検出部３は水平同期信号のみの位相とカウンタ部４の
出力の位相とを位相比較し、水平同期信号のみの位相が
一定方向に偏っている場合に外部クリアパルスを出力す
る。カウンタ部４は外部クリアパルスによってスタート
点を決定し，外部クリアパルスが水平周期に与えられな
くても内部のカウンタ値から発生する内部クリアパルス
によって外部クリアパルスの位相を保持させる水平アド
レスを発生させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はテレビジョン映像信
号の水平アドレス発生回路に関し、特にフレームシンク
ロナイザ装置のように回線歪み等によってジッタや雑音
が重畳されたテレビジョン映像信号の画像処理を行う場
合に必要となる水平アドレス発生回路に関する。

【０００２】

【従来の技術】従来、この種の水平アドレス発生回路に
おいては、図９に示すように、モノマルチ１１と、フリ
ップフロップ回路（ＤＦＦ）１２〜１５と、インバータ
回路１６と、排他的論理和回路１７と、アンド回路１
８，１９と、オア回路２０と、１０ビットカウンタ２１
と、デコーダ２２，２３とから構成されている。

【０００３】上記の水平アドレス回路はＮＴＳＣ（Ｎａ
ｔｉｏｎａｌ Ｔｅｌｅｖｉｓｉｏｎ Ｓｙｓｔｅｍ
Ｃｏｍｍｉｔｔｅｅ）方式のテレビジョン映像信号の水
平アドレス発生回路を示しており、そのタイミングチャ
ートを図１０及び図１１（図１１は図１０のＣ部の詳細
を示す）に示す。尚、図９に示すクロック信号１０２と
してはサブキャリア信号１０３の４倍周期の信号を使用
している。

【０００４】入力されたテレビジョン映像信号の複合同
期信号１０１は、同期前縁を始まりとした３／４Ｈ幅
（約４７μＳ）のモノマルチ１１（３／４Ｈ幅はモノマ
ルチに接続された抵抗ＲとコンデンサＣとの時定数によ
って決定される）を用いることで、１／２Ｈ周期の同期
信号が除去された水平同期周期だけの水平同期信号１５
１となる。

【０００５】水平同期信号１５１をインバータ回路１６
で反転した水平同期反転信号１５２と、フィリップフロ
ップ１３，１５によって２クロック分遅延させた水平同
期遅延信号１５３と、サブキャリア信号１０３の２倍周
期の２ＦＳＣ信号１５４と、１０ビットカウンタ２１の
カウント値をデコーダ２２でデコードして得たデコード
パルス１５５とからアンド回路１９で外部クリア（ＣＬ
Ｒ）パルス１５６を作り出す。

【０００６】また、１０ビットカウンタ２１のカウント
値をデコーダ２３でデコードして得たデコードパルス１
５７と、２ＦＳＣ信号１５４とからアンド回路１８で内
部クリアパルス１５８を作り出す。

【０００７】外部クリアパルス１５６及び内部クリアパ
ルス１５８を１０ビットカウンタ２１のクリア端子ＣＬ
Ｒに入力することによって、１０ビットカウンタ２１の
カウンタ値は水平同期の周期で「０」から「９０９」を
繰り返すテレビジョン映像信号の水平アドレス１５９と
なる。

【０００８】尚、デコードパルス１５５は外部クリア禁
止領域を設定するものであり、この幅（本回路では「９
０６」から「１」の２ＦＳＣ信号３個分）の範囲では外
部クリアパルス１５６が出力されない。つまり、この範
囲で複合同期信号１０１にジッタがあっても水平アドレ
ス１５９は変化しない。

【０００９】従来の技術では、上記のように２ＦＳＣ信
号２個分以上の幅の外部クリア禁止領域を設け、複合同
期信号１０１のジッタによる水平アドレス１５９の乱れ
を防止している。

【００１０】

【発明が解決しようとする課題】上述した従来の水平ア
ドレス発生回路では、複合同期信号のジッタによる水平
アドレスの乱れを防止するために、２ＦＳＣ信号２個分
以上の幅の外部クリア禁止領域が必要となる。

【００１１】しかしながら、外部クリアパルスの位置は
２ＦＳＣ信号で決定されるため、外部クリア禁止領域の
幅が２ＦＳＣの信号の２個以上であれば、その個数分だ
け水平アドレスの０番地のスタート点が存在することに
なり、水平アドレスが複合同期信号に対してずれてしま
う。

【００１２】また、水平アドレスとサブキャリア信号と
の位相関係が不確定となり、カラーフレーム判定（テレ
ビジョン映像信号の第１フレームか第２フレームの判
定）が出来なくなってしまう。２ＦＳＣ信号３個分の幅
の外部クリア禁止領域を用いた場合に発生する３種類の
水平アドレスの位相を図１２のケース、ケース、ケ
ースに示す。

【００１３】すなわち、ケースでは外部クリアパルス
１５６の位置が外部クリア禁止領域［デコーダパルス１
５５がＨ（ハイ）レベルの範囲］にある時に内部クリア
パルス（デコーダパルス１５７）が外部クリアパルス１
５６よりも２ＦＳＣ信号１個分前に発生する場合を示し
ている。

【００１４】また、ケースでは外部クリアパルス１５
６の位置が外部クリア禁止領域［デコーダパルス１５５
がＨ（ハイ）レベルの範囲］にある時に内部クリアパル
ス（デコーダパルス１５７）が外部クリアパルス１５６
と同時に発生する場合を示している。つまり、ケース
では内部クリアパルスが正しく出力される場合を示して
いる。

【００１５】さらに、ケースでは外部クリアパルス１
５６の位置が外部クリア禁止領域［デコーダパルス１５
５がＨ（ハイ）レベルの範囲］にある時に内部クリアパ
ルス（デコーダパルス１５７）が外部クリアパルス１５
６よりも２ＦＳＣ信号１個分後に発生する場合を示して
いる。尚、外部クリア禁止領域を広くとればとるほど、
内部クリアパルスと外部クリアパルスとのずれが大きく
なり、それらの組合せが多くなる。

【００１６】また，回線歪みで発生するテレビジョン映
像信号のフロントポーチ（ｆｒｏｎｔ ｐｏｒｃｈ）の
アンダーシュート（ｕｎｄｅｒ ｓｈｏｏｔ）が同期分
離した複合同期信号にスパイク状のパルスとなつて発生
した場合，同期前縁から始まる３／４Ｈ幅の水平同期信
号の始まりがずれ、そのずれた水平同期信号をもとに外
部クリアパルスを作り出すために水平アドレスがずれて
しまう。

【００１７】そこで、本発明の目的は上記の問題点を解
消し、複合同期信号に対して複数のスタート点を持たず
かつ複合同期信号にジッタやスパイク状のパルスがある
場合でも乱れることのない水平アドレスを発生させるこ
とができる水平アドレス発生回路を提供することにあ
る。

【００１８】

【課題を解決するための手段】本発明による水平アドレ
ス発生回路は、テレビジョン映像信号から同期分離され
た複合同期信号に基づいて水平アドレスを発生させるカ
ウンタ部を含むテレビジョン映像信号の水平アドレス発
生回路であって、前記複合同期信号を積分して前記複合
同期信号のスパイク状のパルスを除去する積分手段と、
前記積分手段で積分された前記複合同期信号の前縁から
後縁までの幅を検出して水平同期信号のみの位相を取出
す水平同期幅検出手段と、前記水平同期幅検出手段で取
出した水平同期信号のみの位相と前記カウンタ部出力の
位相とを位相比較して前記水平同期信号のみの位相が一
定方向に偏っている時に前記カウンタ部のカウンタ値を
クリアする水平位相検出手段とを備えている。

【００１９】テレビジョン映像信号の伝送回線の影響に
よって波形歪みや雑音の重畳が発生したテレビジョン映
像信号を同期分離した場合、ジッタやスパイク状のパル
スがある複合同期信号が得られる。

【００２０】こうしたジッタやスパイク状のパルスがあ
る複合同期信号のスパイク状のパルスをディジタル積分
部でアップダウンカウンタを用いて除去し、この積分さ
れた複合同期信号の前縁から後縁までの幅を水平同期幅
検出部でカウンタを用いて検出して水平同期信号のみの
位相を取り出し、取り出した水平同期信号のみの位相と
水平アドレス用のカウンタ出力の位相とを水平位相検出
部でアップダウンカウンタを用いて位相比較し、水平同
期信号のみの位相が一定方向に偏っている場合に水平ア
ドレス用のカウンタに外部クリアパルスを出力する。

【００２１】水平アドレス用のカウンタはこの外部クリ
アパルスによってスタート点を決定し，外部クリアパル
スが水平周期に与えられなくても内部のカウンタ値から
発生する内部クリアパルスによって外部クリアパルスの
位相を保持させる水平アドレスを発生させることで、安
定した水平アドレスを発生させる。

【００２２】これによって、複合同期信号に対して複数
のスタート点を持たずかつ複合同期信号にジッタやスパ
イク状のパルスがある場合でも乱れることのない水平ア
ドレスを発生させることが可能となる。

【００２３】

【発明の実施の形態】次に、本発明の一実施例について
図面を参照して説明する。図１は本発明の一実施例の構
成を示すブロック図である。図において、本発明の一実
施例による水平アドレス発生回路はディジタル積分部１
と、水平同期幅検出部２と、水平位相検出部３と、カウ
ンタ部４とから構成されている。

【００２４】テレビジョン映像信号の伝送回線の影響に
よって波形歪みや雑音の重畳が発生したテレビジョン映
像信号を同期分離する場合、ジッタやスパイク状のパル
スがある複合同期信号が得られる。

【００２５】ディジタル積分部１は上記の複合同期信号
１０１を積分し、スパイク状のパルスを除去する。水平
同期幅検出部２はディジタル積分部１で積分された複合
同期信号１１１の前縁から後縁までの幅を検出し、水平
同期信号１２１のみの位相を取り出す。

【００２６】水平位相検出部３は水平同期幅検出部２で
取り出した水平同期信号１２１のみの位相と水平アドレ
ス用のカウンタ部４の出力の位相［カウンタ部４のデコ
ーダ（図示せず）からのデコーダパルス１４２〜１４
４］とを位相比較し、水平同期信号１２１のみの位相が
一定方向に偏っている場合にカウンタ部４に外部クリア
パルス１３１を出力する。

【００２７】カウンタ部４はこの外部クリアパルス１３
１によってスタート点を決定し，外部クリアパルス１３
１が水平周期に与えられなくても内部のカウンタ値から
発生する内部クリアパルスによって外部クリアパルス１
３１の位相を保持させる水平アドレス１４１を発生させ
る。

【００２８】図２は図１のディジタル積分部１の構成を
示すブロック図である。図において、ディジタル積分部
１は４ビットアップダウンカウンタ１ａと、デコーダ１
ｂ，１ｃと、インバータ回路１ｄ，１ｋと、アンド回路
１ｅ，１ｆと、ナンド回路１ｇ，１ｈと、オア回路１ｉ
と、フリップフロップ回路（ＤＦＦ）１ｊとから構成さ
れている。

【００２９】図３は図１の水平同期幅検出部２の構成を
示すブロック図である。図において、水平同期幅検出部
２はフリップフロップ回路（ＤＦＦ）２ａ，２ｋと、イ
ンバータ回路２ｂ，２ｌと、アンド回路２ｃと、ナンド
回路２ｄ，２ｉ，２ｍと、７ビットカウンタ２ｅと、デ
コーダ２ｆ〜２ｈと、オア回路２ｊとから構成されてい
る。

【００３０】図４は図１の水平位相検出部３の構成を示
すブロック図である。図において、水平位相検出部３は
インバータ回路３ａ，３ｍと、アンド回路３ｂ，３ｃ，
３ｒ，３ｓと、ナンド回路３ｄ，３ｅ，３ｈと、オア回
路３ｆ，３ｇ，３ｔ，３ｖと、フリップフロップ回路
（ＤＦＦ）３ｉ〜３ｌ，３ｎ，３ｕと、４ビットアップ
ダウンカウンタ３ｏと、デコーダ３ｐ，３ｑとから構成
されている。

【００３１】図５は図１のカウンタ部４の構成を示すブ
ロック図である。図において、カウンタ部４はフリップ
フロップ回路（ＤＦＦ）４ａ，４ｂと、排他的論理和回
路４ｃと、アンド回路４ｄ，４ｅと、オア回路４ｆと、
１０ビットカウンタ４ｇと、デコーダ４ｈ〜４ｋとから
構成されている。

【００３２】図６は本発明の一実施例の動作を示すタイ
ミングチャートであり、図７は図６のＡ部の詳細を示す
タイミングチャートであり、図８は図６のＢ部の詳細を
示すタイミングチャートである。

【００３３】これら図１〜図８を参照して本発明の一実
施例の動作について説明する。尚、本発明の一実施例で
はクロック信号１０２としてサブキャリア信号１０３の
４倍周期の信号を使用している。

【００３４】入力された複合同期信号１０１はディジタ
ル積分部１に送られる。ディジタル積分部１では複合同
期信号１０１を４ビットアップダウンカウンタ１ａのア
ップダウン制御に使用している。

【００３５】すなわち、４ビットアップダウンカウンタ
１ａは複合同期信号１０１の立下り変化点でカウントダ
ウン動作となり、そのカウンタ値１１２は「１５」から
順に「０」へと変化する。このカウンタ値１１２が
「０」の状態でかつ複合同期信号１０１がＬ（ロウ）レ
ベルつまりカウントダウン動作にある場合、カウントイ
ネーブル信号１１３がＨ（ハイ）レベルになり、４ビッ
トアッブダウンカウンタ１ａの動作が停止する。

【００３６】また，４ビットアップダウンカウンタ１ａ
は複合同期信号１０１の立上り変化点でカウントアップ
動作となり、そのカウンタ値１１２は「０」から順に
「１５」へと変化する。このカウンタ値１１２が「１
５」の状態でかつ複合同期信号１０１がＨレベルつまり
カウントアップ動作にある場合、カウントイネーブル信
号１１３がＨレベルになり、４ビットアップダウンカウ
ンタ１ａの動作が停止する。そして、カウント値１１２
が「０」の状態の時にフリップフロップ回路１ｊをＬレ
ベルにし、カウント値１１２が「１５」になるまでフィ
リップフロップ回路１ｊの状態を保持することによって
複合同期信号１１１に復元される。

【００３７】ディジタル積分部１の動作原理によって、
入力された複合同期信号１０１に１４クロック幅（約１
μＳ）までのパルスが重畳されていても、復元された複
合同期信号１１１ではそのパルスが除去されることにな
る。

【００３８】ディジタル積分部１から出力された複合同
期信号１１１は水平同期幅検出部２へと送られる。水平
同期幅検出部２では複合同期信号１１１の同期部前縁に
１クロック幅の前縁パルス１２２及び同期部後縁に１ク
ロック幅の後縁パルス１２３を作り出す。

【００３９】前縁パルス１２２は７ビットカウンタ２ｅ
のクリア制御に使用され、複合同期信号１１１の前縁部
をスタート点として７ビットカウンタ２ｅのカウント値
１２４が「０」から順に「７４」へと変化し、７ビット
カウンタ２ｅのカウント値１２４が「７４」になった時
点で７ビットカウンタ２ｅのイネーブル端子ＥＮに接続
されたデコーダ２ｈからのカウントイネーブル信号１２
５がＬレベルになり、７ビットカウンタ２ｅの動作が停
止する。

【００４０】７ビットカウンタ２ｅのカウント値１２４
が「６３」の時にＬレベルを出力するデコーダ２ｆから
のデコードパルス１２６と後縁パルス１２３の位相とが
一致していない場合、デコードパルス１２６によってフ
ィリップフロップ回路２ｋの出力であるゲート信号１２
７はＬレベルとなり、後縁パルス１２３が入力されるま
でＬレベルの状態が保持される。そして、７ビットカウ
ンタ２ｅのカウント値１２４が「７３」の時にＨレベル
となるデコーダ２ｇからのデコードパルス１２８を、ゲ
ート信号１２７がＨレベルの時のみナンド回路２ｍを通
過させることによって水平同期信号１２１を作り出す。

【００４１】水平同期幅検出部２の動作原理によって、
入力された複合同期信号１１１の同期部が６４クロック
幅（約４．４μＳ）から７２クロック幅（約５μＳ）の
範囲内にある場合にのみ複合同期信号１１１の前縁パル
ス１２３を７４クロック分遅延したデコードパルス１２
８が出力される。このため、垂直同期パルス部（約２７
μＳ）や等化パルス部（約２．３５μＳ）では同期幅が
規定外となり、水平同期信号１２１が出力されず、水平
同期パルス部（約４．７μＳ）の場合にのみ水平同期信
号１２１が出力されることになる。

【００４２】水平同期幅検出部２から出力された水平同
期信号１２１は水平位相検出部３へと送られる。カウン
タ部４の水平アドレスを発生させる１０ビットカウンタ
４ｇのカウント値が「９０５」から「９０７」までＬレ
ベルとなるデコーダ４ｉからのデコードパルス１４３に
対して、水平同期信号１２１の位相がＬレベルの範囲に
ある場合には４ビットアップダウンカウンタ３ｏのクリ
ア制御として使用され、４ビットアップダウンカウンタ
３ｏのカウント値は「０」となる。また、デコードパル
ス１４３に対して水平同期信号１２１の位相がＨレベル
の範囲にある場合には、４ビットアップダウンカウンタ
３ｏのディセーブル制御として使用される。

【００４３】ディセーブル時にアップダウン制御信号１
３２がＨレベルであれば、４ビットアップダウンカウン
タ３ｏはカウントアップ動作となり、そのカウント値１
３３が＋１される。また、ディセーブル時にアップダウ
ン制御信号１３２がＬレベルであれば、４ビットアップ
ダウンカウンタ３ｏはカウントダウン動作となり、その
カウント値１３３が−１される。

【００４４】このようにして、４ビットアッブダウンカ
ウンタ３ｏのカウント値１３３が「＋７」または「−
７」に達した時に水平同期信号１２１は２クロック幅に
変換され、１０ビットカウンタ４ｇの外部クリアパルス
１３１として出力される。尚、アップダウン制御信号１
３２はフィリップフロップ回路３ｌによって、１０ビッ
トカウンタ４ｇのカウント値が「４４８」から「４５
５」までＨレベルとなるデコーダ４ｈからのデコードパ
ルス１４４に対して水平同期信号１２１の位置がＬレベ
ルの範囲にある場合には１０ビットカウンタ４ｇのカウ
ント値が「４５２」から「９０６」までＨレベルとなる
デコーダ４ｊからのデコードパルス１４２と同一の極性
になる。

【００４５】また、デコーダ４ｈからのデコードパルス
１４４に対して水平同期信号１２１の位置がＨレベルの
範囲にある場合にはアップダウン制御信号１３２に前の
状態が保持される。このため、アップダウン制御信号１
３２にデコードパルス１４４のクロック幅分のヒステリ
シスを持たせることができ、デコードパルス１４２がＬ
レベルからＨレベルに切替わる点に水平同期信号１２１
がある場合においてもアップダウンの判定が不安定にな
ることがなく、外部クリアパルス１３１を正常に出力す
ることができる。

【００４６】水平同期検出部３の動作原理によって、４
ビットアップダウンカウンタ３ｏのカウント値１３３は
水平同期信号１２１が水平アドレス１４１に対して左方
向に片寄っている場合にアップ量が増加して「＋７」に
達し、右方向に片寄っている場合にダウン量が増加して
「−７」に達する。４ビットアップダウンカウンタ３ｏ
のカウント値１３３が「＋７」あるいは「−７」に達し
た時点で外部クリアパルス１３１が出力されるため、水
平同期信号１２１に対して水平アドレス１４１の位相は
アップ量とダウン量とのバランスがとれた点となる。つ
まり、複合同期信号１０１にジッタがある場合において
も、そのジッタの中心点を基準として水平アドレス１４
１の位相が決定されることになる。

【００４７】水平位相検出部３から出力された外部クリ
アパルス１３１はカウンタ部４ヘと送られる。外部クリ
アパルス１３１がＬレベルでかつサブキャリア信号１０
３の２倍周期の２ＦＳＣ信号１４５がＬレベルの時、１
０ビットカウンタ４ｇの出力である水平アドレス１４１
が「０」となり、順に「９０９」まで変化する。また、
１０ビットカウンタ４ｇは水平アドレス１４１が「９０
８」または「９０９」でかつ２ＦＳＣ信号１４５がＬレ
ベルの時にそのカウント値が「０」となり、順に「９０
９」へと変北する。このため、水平位相検出部３から外
部クリアパルス１３１が送られない場合でも、水平アド
レス１４１は外部クリアパルス１３１によって決定され
た位相を保持した状態となる。

【００４８】このように、入力される複合同期信号１０
１をディジタル積分部１で積分し、かつ水平同期幅検出
部２でその水平同期幅を検出して水平同期信号１２１の
位相情報を取り出すことによって、回線歪みや雑音の重
畳が原因で発生する複合同期信号１０１に発生するパル
ス状のノイズを除去することができる。

【００４９】さらに、水平同期幅検出部２で取り出した
水平同期信号１２１の位置が水平アドレス１４１に対し
て同一方向（左方向または右方向）に片寄ったことが水
平位相検出部３で検出された場合にのみ外部クリアパル
ス１３１が出力され、その外部クリアパルス１３１を水
平アドレス１４１のスタート点として取り込むことによ
って、水平同期信号１２１の位相のジッタの中心点で水
平アドレス１４１の位相が決定されるため、結果として
複合同期信号１０１のジッタに対しての位相乱れが無
く、かつ複数のスタート点が存在しない水平アドレス１
４１をカウンタ部４から得ることができる。

【００５０】

【発明の効果】以上説明したように本発明によれば、テ
レビジョン映像信号から同期分離された複合同期信号に
基づいて水平アドレスを発生させるカウンタ部を含むテ
レビジョン映像信号の水平アドレス発生回路において、
複合同期信号を積分して複合同期信号のスパイク状のパ
ルスを除去した後に複合同期信号の前縁から後縁までの
幅を検出して水平同期信号のみの位相を取出し、この水
平同期信号のみの位相とカウンタ部出力の位相とを位相
比較して水平同期信号のみの位相が一定方向に偏ってい
る時にカウンタ部のカウンタ値をクリアするようにする
ことによって、複合同期信号に対して複数のスタート点
を持たずかつ複合同期信号にジッタやスパイク状のパル
スがある場合でも乱れることのない水平アドレスを発生
させることができるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示すブロック図であ
る。

【図２】図１のディジタル積分部の構成を示すブロック
図である。

【図３】図１の水平同期幅検出部の構成を示すブロック
図である。

【図４】図１の水平位相検出部の構成を示すブロック図
である。

【図５】図１のカウンタ部の構成を示すブロック図であ
る。

【図６】本発明の一実施例の動作を示すタイミングチャ
ートである。

【図７】図６のＡ部の詳細を示すタイミングチャートで
ある。

【図８】図６のＢ部の詳細を示すタイミングチャートで
ある。

【図９】従来例の構成を示すブロック図である。

【図１０】従来例の動作を示すタイミングチャートであ
る。

【図１１】図１０のＣ部の詳細を示すタイミングチャー
トである。

【図１２】２ＦＳＣ信号３個分の幅の外部クリア禁止領
域を用いた場合に発生する３種類の水平アドレスの位相
を示すタイミングチャートである。

【符号の説明】

１ ディジタル積分部 １ａ，３ｏ ４ビットアップダウンカウンタ １ｂ，１ｃ，２ｆ〜２ｈ，３ｐ，３ｑ，４ｈ〜４ｋ デ
コーダ １ｊ，２ａ，２ｋ，３ｉ〜３ｌ，３ｎ，３ｕ，４ａ，４
ｂ フリップフロップ回路 ２ 水平同期幅検出部 ２ｅ ７ビットカウンタ ３ 水平位相検出部 ４ カウンタ部 ４ｇ １０ビットカウンタ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 テレビジョン映像信号から同期分離され
   た複合同期信号に基づいて水平アドレスを発生させるカ
   ウンタ部を含むテレビジョン映像信号の水平アドレス発
   生回路であって、前記複合同期信号を積分して前記複合
   同期信号のスパイク状のパルスを除去する積分手段と、
   前記積分手段で積分された前記複合同期信号の前縁から
   後縁までの幅を検出して水平同期信号のみの位相を取出
   す水平同期幅検出手段と、前記水平同期幅検出手段で取
   出した水平同期信号のみの位相と前記カウンタ部出力の
   位相とを位相比較して前記水平同期信号のみの位相が一
   定方向に偏っている時に前記カウンタ部のカウンタ値を
   クリアする水平位相検出手段とを有することを特徴とす
   る水平アドレス発生回路。
2. 【請求項２】 前記積分手段は、前記複合同期信号を積
   分するためのアップダウンカウンタを含むことを特徴と
   する請求項１記載の水平アドレス発生回路。
3. 【請求項３】 前記水平同期幅検出手段は、前記積分手
   段で積分された前記複合同期信号の前縁から後縁までの
   幅を検出するためのカウンタを含むことを特徴とする請
   求項１または請求項２記載の水平アドレス発生回路。
4. 【請求項４】 前記水平位相検出手段は、前記水平同期
   幅検出手段で取出した前記水平同期信号のみの位相と水
   平アドレス用のカウンタの位相とを位相比較するための
   アップダウンカウンタを含むことを特徴とする請求項１
   から請求項３のいずれか記載の水平アドレス発生回路。