JPH05308545A - 同期信号分離器 - Google Patents
同期信号分離器Info
- Publication number
- JPH05308545A JPH05308545A JP13451392A JP13451392A JPH05308545A JP H05308545 A JPH05308545 A JP H05308545A JP 13451392 A JP13451392 A JP 13451392A JP 13451392 A JP13451392 A JP 13451392A JP H05308545 A JPH05308545 A JP H05308545A
- Authority
- JP
- Japan
- Prior art keywords
- output
- sync signal
- pulse
- gate circuit
- horizontal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】 単発的に発生する同期信号のみだれ追従する
ことなく安定な同期信号の分離を可能にした同期信号分
離器を得る。 【構成】 電圧比較部１と、水平同期信号分離器２と、
ＰＬＬクロック発生器３と、水平同期信号の周期のＨカ
ウンタ５と、単発現象かどうかを弁別するための時間を
設定するリトリガ型モノマルチバイブレータ７と、その
他の組み合わせ論理回路４，８，９，１０等で構成さ
れ、同期信号の乱れが単発現象がどうかを判定し、単発
現象には追従しない同期信号分離を可能とする。
ことなく安定な同期信号の分離を可能にした同期信号分
離器を得る。 【構成】 電圧比較部１と、水平同期信号分離器２と、
ＰＬＬクロック発生器３と、水平同期信号の周期のＨカ
ウンタ５と、単発現象かどうかを弁別するための時間を
設定するリトリガ型モノマルチバイブレータ７と、その
他の組み合わせ論理回路４，８，９，１０等で構成さ
れ、同期信号の乱れが単発現象がどうかを判定し、単発
現象には追従しない同期信号分離を可能とする。
Description
【０００１】
【産業上の利用分野】本発明はビデオ信号から水平同期
信号を分離するための分離器に関する。
信号を分離するための分離器に関する。
【０００２】
【従来の技術】従来の同期信号分離器は図３に示すよう
な複合同期信号分離器１と水平同期信号分離器２を備え
ている。即ち、複合同期信号分離器１では、電圧比較器
１２によりビデオ信号ＶＩＮを基準電圧源１１の一定の
基準電圧と比較することによってビデオ信号から複合同
期信号を分離し、更に水平同期信号分離器２によって複
合同期信号から水平同期信号を分離している。
な複合同期信号分離器１と水平同期信号分離器２を備え
ている。即ち、複合同期信号分離器１では、電圧比較器
１２によりビデオ信号ＶＩＮを基準電圧源１１の一定の
基準電圧と比較することによってビデオ信号から複合同
期信号を分離し、更に水平同期信号分離器２によって複
合同期信号から水平同期信号を分離している。
【０００３】
【発明が解決しようとする課題】このような従来の同期
信号分離器では、図４のＡの部分のようにノイズのある
場合、又、Ｂの部分のようにビデオ信号ＶＩＮの同期信
号の振幅が基準電圧より小さくなった場合等に同期信号
分離が乱れてしまうという問題がある。本発明の目的
は、このように単発的に発生する同期信号の乱れに対し
ても安定な同期分離を可能にした同期信号分離器を提供
することにある。
信号分離器では、図４のＡの部分のようにノイズのある
場合、又、Ｂの部分のようにビデオ信号ＶＩＮの同期信
号の振幅が基準電圧より小さくなった場合等に同期信号
分離が乱れてしまうという問題がある。本発明の目的
は、このように単発的に発生する同期信号の乱れに対し
ても安定な同期分離を可能にした同期信号分離器を提供
することにある。
【０００４】
【課題を解決するための手段】本発明は、ビデオ信号か
ら複合同期信号を分離する複合同期信号分離器と、複合
同期信号から水平同期信号を分離する水平同期信号分離
器と、水平同期信号の周期に同期されるクロックを発生
するクロック発生器と、水平同期信号の立ち下がりエッ
ジを取出すエッジ検出器と、前記クロックに基づいて１
水平同期期間に１回のパルスを出力するＨカウンタと、
そのパルスと上記水平同期信号の立下がりエッジの位相
が一致した時のみ、そのパルスをリセットパルスとして
通過させるゲート回路と、そのパルスをトリガ入力と
し、出力パルス幅が水平走査周期以上に設定されたリト
リガ型モノマルチバイブレータと、これらリセットパル
ス，セットパルスによって動作するＲＳフリップフロッ
プと、このＲＳフリップフロップの出力によって同期信
号の立下がりエッジの通過を制御するゲート回路と、ゲ
ート回路の出力と前記Ｈカウントの出力パルスのいずれ
かをＨカウンタのリセットとして入力するためのＯＲゲ
ートとを備える。
ら複合同期信号を分離する複合同期信号分離器と、複合
同期信号から水平同期信号を分離する水平同期信号分離
器と、水平同期信号の周期に同期されるクロックを発生
するクロック発生器と、水平同期信号の立ち下がりエッ
ジを取出すエッジ検出器と、前記クロックに基づいて１
水平同期期間に１回のパルスを出力するＨカウンタと、
そのパルスと上記水平同期信号の立下がりエッジの位相
が一致した時のみ、そのパルスをリセットパルスとして
通過させるゲート回路と、そのパルスをトリガ入力と
し、出力パルス幅が水平走査周期以上に設定されたリト
リガ型モノマルチバイブレータと、これらリセットパル
ス，セットパルスによって動作するＲＳフリップフロッ
プと、このＲＳフリップフロップの出力によって同期信
号の立下がりエッジの通過を制御するゲート回路と、ゲ
ート回路の出力と前記Ｈカウントの出力パルスのいずれ
かをＨカウンタのリセットとして入力するためのＯＲゲ
ートとを備える。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の実施例のブロック回路図である。同
図において、１は入力ビデオ信号を基準電圧と比較して
複合同期信号を分離する複合同期信号分離器、２はこの
複合同期信号から水平同期信号を分離する水平同期信号
分離器、３は水平同期信号の周期に同期する周波数、こ
こではＮＴＳＣビデオ信号の色副搬送波に同期してその
４倍の周波数のクロックを発生するＰＬＬクロック発生
器である。又、４は水平同期信号の立ち下がりエッジを
検出するエッジ検出器、５はＰＬＬクロック発生器３か
らのクロックに基づいて１水平同期期間に１回のパルス
を出力するＨカウンタである。６はＨカウンタ５のパル
スとエッジ検出器４の検出エッジが一致したときのみそ
のパルスをリセットパルスとして通過させるゲート回
路、７はこのゲート回路６のパルスをトリガ入力として
出力パルス幅がＦSEC （＞水平走査周期）に設定された
リトリガ型モノマルチバイブレータである。
る。図１は本発明の実施例のブロック回路図である。同
図において、１は入力ビデオ信号を基準電圧と比較して
複合同期信号を分離する複合同期信号分離器、２はこの
複合同期信号から水平同期信号を分離する水平同期信号
分離器、３は水平同期信号の周期に同期する周波数、こ
こではＮＴＳＣビデオ信号の色副搬送波に同期してその
４倍の周波数のクロックを発生するＰＬＬクロック発生
器である。又、４は水平同期信号の立ち下がりエッジを
検出するエッジ検出器、５はＰＬＬクロック発生器３か
らのクロックに基づいて１水平同期期間に１回のパルス
を出力するＨカウンタである。６はＨカウンタ５のパル
スとエッジ検出器４の検出エッジが一致したときのみそ
のパルスをリセットパルスとして通過させるゲート回
路、７はこのゲート回路６のパルスをトリガ入力として
出力パルス幅がＦSEC （＞水平走査周期）に設定された
リトリガ型モノマルチバイブレータである。
【０００６】更に、８は前記リセットパルスとセットパ
ルスによって動作するＲＳフリップフロップ、９はフリ
ップフロップ８の出力によって同期信号の立ち下がりエ
ッジの通過を制御するゲート回路、１０はゲート回路９
の出力とＨカウンタ５の出力パルスのいずれかをＨカウ
ンタ５のリセットとして入力させるためのＯＲゲートで
ある。前記複合同期信号分離器１は、基準電圧源１１と
電圧比較器１２とで構成される。
ルスによって動作するＲＳフリップフロップ、９はフリ
ップフロップ８の出力によって同期信号の立ち下がりエ
ッジの通過を制御するゲート回路、１０はゲート回路９
の出力とＨカウンタ５の出力パルスのいずれかをＨカウ
ンタ５のリセットとして入力させるためのＯＲゲートで
ある。前記複合同期信号分離器１は、基準電圧源１１と
電圧比較器１２とで構成される。
【０００７】この構成の動作を図２のタイミングチャー
トを参照して説明する。複合同期信号分離器１では、電
圧比較器１２によって入力ビデオ信号ＶＩＮと基準電圧
源１１の基準電圧とを比較してビデオ信号から複合同期
信号を分離し、更に水平同期信号分離器２によって複合
同期信号から水平同期信号ＨＰを分離する。更に、エッ
ジ検出器４によりＨＰの立下がりエッジＨＰＥを抽出す
る。この時、Ｈカウンタ５の出力ＨＣとＨＰＥの位相が
図２のａの区間のように一致していれば、ゲート回路６
から出力信号Ｒが出力される。
トを参照して説明する。複合同期信号分離器１では、電
圧比較器１２によって入力ビデオ信号ＶＩＮと基準電圧
源１１の基準電圧とを比較してビデオ信号から複合同期
信号を分離し、更に水平同期信号分離器２によって複合
同期信号から水平同期信号ＨＰを分離する。更に、エッ
ジ検出器４によりＨＰの立下がりエッジＨＰＥを抽出す
る。この時、Ｈカウンタ５の出力ＨＣとＨＰＥの位相が
図２のａの区間のように一致していれば、ゲート回路６
から出力信号Ｒが出力される。
【０００８】この出力Ｒによりリトリガ型モノマルチバ
イブレータ７は常時リトリガされているため、その出力
は常にHighであり、ＲＳフリップフロップ８はセットさ
れない。又、ＲＳフリップフロップ８は出力Ｒによって
リセットされるため出力ＱはHighとなる。したがって、
ゲート回路９のゲートは閉じたままとなりゲート回路９
の出力は出力されず、Ｈカウンタ５の出力がＯＲゲート
１０によりＯＲゲート１０の出力としてＨカウンタ５に
入力される。エッジ検出器４，Ｈカウンタ５のクロック
は、ＰＬＬクロック発生器３によって生成された色副搬
送波の４倍の周波数であり、 910クロックで１水平同期
信号の周期に一致する。Ｈカウンタ５はＯＲゲート１０
の出力が入力されてから 910クロック後に出力するた
め、このようにＨカウンタ５の出力をＯＲゲート１０の
出力とすれば１Ｈを周期とするカウンタとなる。
イブレータ７は常時リトリガされているため、その出力
は常にHighであり、ＲＳフリップフロップ８はセットさ
れない。又、ＲＳフリップフロップ８は出力Ｒによって
リセットされるため出力ＱはHighとなる。したがって、
ゲート回路９のゲートは閉じたままとなりゲート回路９
の出力は出力されず、Ｈカウンタ５の出力がＯＲゲート
１０によりＯＲゲート１０の出力としてＨカウンタ５に
入力される。エッジ検出器４，Ｈカウンタ５のクロック
は、ＰＬＬクロック発生器３によって生成された色副搬
送波の４倍の周波数であり、 910クロックで１水平同期
信号の周期に一致する。Ｈカウンタ５はＯＲゲート１０
の出力が入力されてから 910クロック後に出力するた
め、このようにＨカウンタ５の出力をＯＲゲート１０の
出力とすれば１Ｈを周期とするカウンタとなる。
【０００９】この時、図２のｂの区間のようにビデオ信
号ＶＩＮの同期信号の振幅が低下あるいはノイズがあっ
た場合、ＨＰＥとＨＣは一致せずゲート回路６のゲート
が閉じているため、リトリガ型モノマルチバイブレータ
７とＲＳフリップフロップ８にリセットパルスＲが入力
されない。リトリガ型モノマルチバイブレータ７の出力
Ｓは信号Ｒが入力されなければ、最後に信号Ｒが入力さ
れてからその出力パルス幅Ｆsec （＞水平走査線周期）
後に Lowとなる。したがって、それまではＲＳフリップ
フロップ８はセットされず、出力ＱはHighのままなので
ゲート回路９ゲートは開かず、ＯＲゲート１０の出力は
ＨＣのみが入力される。このＦsec の期間中に図２のｂ
の区間のように乱れた水平同期信号が入力されてもゲー
ト回路６，ゲート回路９によって無視される。
号ＶＩＮの同期信号の振幅が低下あるいはノイズがあっ
た場合、ＨＰＥとＨＣは一致せずゲート回路６のゲート
が閉じているため、リトリガ型モノマルチバイブレータ
７とＲＳフリップフロップ８にリセットパルスＲが入力
されない。リトリガ型モノマルチバイブレータ７の出力
Ｓは信号Ｒが入力されなければ、最後に信号Ｒが入力さ
れてからその出力パルス幅Ｆsec （＞水平走査線周期）
後に Lowとなる。したがって、それまではＲＳフリップ
フロップ８はセットされず、出力ＱはHighのままなので
ゲート回路９ゲートは開かず、ＯＲゲート１０の出力は
ＨＣのみが入力される。このＦsec の期間中に図２のｂ
の区間のように乱れた水平同期信号が入力されてもゲー
ト回路６，ゲート回路９によって無視される。
【００１０】一般的には、同期信号の振幅低下，ノイズ
等の現象は長期間続くものではなく、非常に短時間だけ
単発的に発生（例えば１画面（１フィールド）に１回）
するものであり、この単発的な発生時間よりも長い時間
となるようにリトリガ型モノマルチバイブレータ７の出
力パルス幅Ｆsec を設定しておけば、これらの影響を受
けない回路とすることができる。このような同期信号の
変化が長時間連続した場合、特に周期がそれまでとは異
なったり図２のｃの区間のように同期信号の位相がそれ
までとは異なったりした状態がＦsec を越えるほど長時
間連続した場合、これは一般的には新たにそのようなビ
デオ信号が入力されたと考えられ、その信号に改めて追
従する必要がある。
等の現象は長期間続くものではなく、非常に短時間だけ
単発的に発生（例えば１画面（１フィールド）に１回）
するものであり、この単発的な発生時間よりも長い時間
となるようにリトリガ型モノマルチバイブレータ７の出
力パルス幅Ｆsec を設定しておけば、これらの影響を受
けない回路とすることができる。このような同期信号の
変化が長時間連続した場合、特に周期がそれまでとは異
なったり図２のｃの区間のように同期信号の位相がそれ
までとは異なったりした状態がＦsec を越えるほど長時
間連続した場合、これは一般的には新たにそのようなビ
デオ信号が入力されたと考えられ、その信号に改めて追
従する必要がある。
【００１１】その場合、リトリガ型モノマルチバイブレ
ータ７のトリガパルスが設定された時間Ｆsec 以上に渡
ってゲート回路６から入力されないため、最後のトリガ
Ｒが入力されてからＦsec 後にリトリガ型モルマルチバ
イブレータ７のパルス出力が終了し、Ｓは Lowとなり、
ＲＳフリップフロップ８はリセットパルスＲがないため
そのＳによってセットされ、出力Ｑはここで Lowとな
る。すると、ゲート回路９のゲートが開き、ビデオ信号
から同期分離されたＨＰＥがゲート回路９の出力ＧＨＰ
Ｅ，ＯＲゲート１０の出力ＣＬＲとしてＨカウンタ５に
入力される。Ｈカウンタ５はこのＣＬＲによってリセッ
トされ、図２のｄの区間のように改めてビデオ信号に同
期した動作を行なうことになる。
ータ７のトリガパルスが設定された時間Ｆsec 以上に渡
ってゲート回路６から入力されないため、最後のトリガ
Ｒが入力されてからＦsec 後にリトリガ型モルマルチバ
イブレータ７のパルス出力が終了し、Ｓは Lowとなり、
ＲＳフリップフロップ８はリセットパルスＲがないため
そのＳによってセットされ、出力Ｑはここで Lowとな
る。すると、ゲート回路９のゲートが開き、ビデオ信号
から同期分離されたＨＰＥがゲート回路９の出力ＧＨＰ
Ｅ，ＯＲゲート１０の出力ＣＬＲとしてＨカウンタ５に
入力される。Ｈカウンタ５はこのＣＬＲによってリセッ
トされ、図２のｄの区間のように改めてビデオ信号に同
期した動作を行なうことになる。
【００１２】
【発明の効果】以上説明したように本発明は長時間にわ
たる連続した同期信号の変化、特に周期がそれまでとは
異なったり、同期信号の位相がそれまでとは異なったり
した状態がモノマルチバイブレータの設定時間以上連続
した場合に、これは一般的には新たにそのようなビデオ
信号が入力されたと考えられ、その場合のみ新たな同期
信号に追従し、単発的に発生する同期信号の変化（乱
れ）には追従しない安定な同期分離器が実現できる。
たる連続した同期信号の変化、特に周期がそれまでとは
異なったり、同期信号の位相がそれまでとは異なったり
した状態がモノマルチバイブレータの設定時間以上連続
した場合に、これは一般的には新たにそのようなビデオ
信号が入力されたと考えられ、その場合のみ新たな同期
信号に追従し、単発的に発生する同期信号の変化（乱
れ）には追従しない安定な同期分離器が実現できる。
【図１】本発明の一実施例のブロック図である。
【図２】図１の動作を説明するためのタイミングチャー
トである。
トである。
【図３】従来の同期信号分離器のブロック図である。
【図４】従来の同期信号分離器における問題を説明する
ためのタイミングチャートである。
ためのタイミングチャートである。
１ 電圧比較部 ２ 水平同期信号分離器 ３ ＰＬＬクロック発生器 ４ エッジ検出器 ５ Ｈカウンタ ７ リトリガ型モノマルチバイブレータ ８ ＲＳフリップフロップ
Claims (2)
- 【請求項１】 ビデオ信号から複合同期信号を分離する
複合同期信号分離器と、複合同期信号から水平同期信号
を分離する水平同期信号分離器と、水平同期信号の周期
に同期されるクロックを発生するクロック発生器と、水
平同期信号の立ち下がりエッジを取出すエッジ検出器
と、前記クロックに基づいて１水平同期期間に１回のパ
ルスを出力するＨカウンタと、そのパルスと上記水平同
期信号の立下がりエッジの位相が一致した時のみ、その
パルスをリセットパルスとして通過させるゲート回路
と、そのパルスをトリガ入力とし、出力パルス幅が水平
走査周期以上に設定されたリトリガ型モノマルチバイブ
レータと、これらリセットパルス，セットパルスによっ
て動作するＲＳフリップフロップと、このＲＳフリップ
フロップの出力によって同期信号の立下がりエッジの通
過を制御するゲート回路と、ゲート回路の出力と前記Ｈ
カウントの出力パルスのいずれかをＨカウンタのリセッ
トとして入力するためのＯＲゲートとを備えることを特
徴とする同期信号分離器。 - 【請求項２】 クロック発生器は、色副搬送波の４倍の
周波数を出力するＰＬＬクロック発生器である請求項１
の同期信号分離器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13451392A JPH05308545A (ja) | 1992-04-28 | 1992-04-28 | 同期信号分離器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13451392A JPH05308545A (ja) | 1992-04-28 | 1992-04-28 | 同期信号分離器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05308545A true JPH05308545A (ja) | 1993-11-19 |
Family
ID=15130087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13451392A Pending JPH05308545A (ja) | 1992-04-28 | 1992-04-28 | 同期信号分離器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05308545A (ja) |
-
1992
- 1992-04-28 JP JP13451392A patent/JPH05308545A/ja active Pending
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