JPH10143644A - 画像処理装置 - Google Patents
画像処理装置Info
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- JPH10143644A JPH10143644A JP8316933A JP31693396A JPH10143644A JP H10143644 A JPH10143644 A JP H10143644A JP 8316933 A JP8316933 A JP 8316933A JP 31693396 A JP31693396 A JP 31693396A JP H10143644 A JPH10143644 A JP H10143644A
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Abstract
(57)【要約】
【課題】 バスの使用効率を向上させることにより、画
像処理の高速実行が可能な画像処理装置を提供する。 【解決手段】 入力画像データ101 を記憶手段103 に格
納するための処理を行う入力手段105 と、画像データ10
1 に対し何等かの処理を行う演算手段104 とを有し、記
憶手段103 と入力手段105 及び演算手段104 が共通のバ
ス106 に接続されている構成をもつ画像処理装置におい
て、前記入力手段105 を、入力画像データ101 をメモリ
等の記憶手段103 に適したデータ長に変換するデータ長
変換部107と、前記記憶手段103 への前記データ長変換
部107 で変換された変換データの書き込みを制御する信
号を生成する格納制御部108 とで構成する。
像処理の高速実行が可能な画像処理装置を提供する。 【解決手段】 入力画像データ101 を記憶手段103 に格
納するための処理を行う入力手段105 と、画像データ10
1 に対し何等かの処理を行う演算手段104 とを有し、記
憶手段103 と入力手段105 及び演算手段104 が共通のバ
ス106 に接続されている構成をもつ画像処理装置におい
て、前記入力手段105 を、入力画像データ101 をメモリ
等の記憶手段103 に適したデータ長に変換するデータ長
変換部107と、前記記憶手段103 への前記データ長変換
部107 で変換された変換データの書き込みを制御する信
号を生成する格納制御部108 とで構成する。
Description
【０００１】
【発明の属する技術分野】この発明は、入力される画像
データをメモリ等の記憶手段に格納し、その格納された
画像データに対し何等かの演算処理を行う画像処理装置
に関し、特に画像入力処理及び演算処理を並列に行うた
めの機能を備えた画像処理装置に関する。
データをメモリ等の記憶手段に格納し、その格納された
画像データに対し何等かの演算処理を行う画像処理装置
に関し、特に画像入力処理及び演算処理を並列に行うた
めの機能を備えた画像処理装置に関する。
【０００２】
【従来の技術】従来の、画像処理装置としては、入力さ
れる画像データをバスを介して記憶手段に格納する入力
処理、バスを介して記憶手段より読み出した画像データ
に対して演算を行う演算処理、画像演算処理の結果を出
力する出力処理の各処理単位を、１垂直走査期間の周期
でサイクリックに切り替える構成を採用したものが知ら
れている。
れる画像データをバスを介して記憶手段に格納する入力
処理、バスを介して記憶手段より読み出した画像データ
に対して演算を行う演算処理、画像演算処理の結果を出
力する出力処理の各処理単位を、１垂直走査期間の周期
でサイクリックに切り替える構成を採用したものが知ら
れている。
【０００３】その一例として、特開昭５９−６１３８３
号公報には図７に示すような構成の画像処理装置が開示
されている。図７において、カメラ１からＡ／Ｄ変換器
20を介して形成された処理対象の画像データは、切り替
え器22により１フレーム分づつ、１垂直走査周期（１
Ｖ）毎に、フレームメモリ５〜７に順番にサイクリック
に格納される。このフレームメモリ５〜７には、画像バ
ス８〜10が１対１に設けられ、フレームメモリ５〜７の
画像データは、それぞれ１Ｖ毎に順次入出力バッファ11
〜13に転送され、画像処理プロセッサ14は１Ｖ毎に切り
替え器24を介しバッファ11〜13を順番に切り替え、その
画像データを処理し、その結果を入出力バッファ15を介
して例えばデータバス16に出力し、制御ＣＰＵ17及び出
力インターフェース18を介し外部へ出力させるようにな
っている。なお、図７において、２は画像入出力ボー
ド、３は画像処理プロセッサボード、４は制御ＣＰＵボ
ード、19はバスインターフェース、21はＤ／Ａ変換器、
23は切り替え器、30はモニタＴＶを示している。
号公報には図７に示すような構成の画像処理装置が開示
されている。図７において、カメラ１からＡ／Ｄ変換器
20を介して形成された処理対象の画像データは、切り替
え器22により１フレーム分づつ、１垂直走査周期（１
Ｖ）毎に、フレームメモリ５〜７に順番にサイクリック
に格納される。このフレームメモリ５〜７には、画像バ
ス８〜10が１対１に設けられ、フレームメモリ５〜７の
画像データは、それぞれ１Ｖ毎に順次入出力バッファ11
〜13に転送され、画像処理プロセッサ14は１Ｖ毎に切り
替え器24を介しバッファ11〜13を順番に切り替え、その
画像データを処理し、その結果を入出力バッファ15を介
して例えばデータバス16に出力し、制御ＣＰＵ17及び出
力インターフェース18を介し外部へ出力させるようにな
っている。なお、図７において、２は画像入出力ボー
ド、３は画像処理プロセッサボード、４は制御ＣＰＵボ
ード、19はバスインターフェース、21はＤ／Ａ変換器、
23は切り替え器、30はモニタＴＶを示している。
【０００４】
【発明が解決しようとする課題】ところで、上記公報開
示の画像処理装置においては、入力手段や演算手段等の
処理単位がバスを占有する時間を減少させることにより
画像処理を高速に実行させるという観点について何も考
慮がなされていない。本発明では、この点に着目し、バ
スの使用効率を向上させることにより、画像処理の高速
実行が可能な画像処理装置を提供することを目的とす
る。
示の画像処理装置においては、入力手段や演算手段等の
処理単位がバスを占有する時間を減少させることにより
画像処理を高速に実行させるという観点について何も考
慮がなされていない。本発明では、この点に着目し、バ
スの使用効率を向上させることにより、画像処理の高速
実行が可能な画像処理装置を提供することを目的とす
る。
【０００５】
【課題を解決するための手段】上記課題を解決するた
め、請求項１記載の発明は、入力される画像データを記
憶手段に格納するための処理を行う入力手段と、画像デ
ータに対し何等かの処理を行う演算手段とを有し、記憶
手段と入力手段及び演算手段が共通のバスに接続されて
いる構成をもつ画像処理装置において、前記入力手段
を、入力される画像データをメモリ等の記憶手段に適し
たデータ長に変換するデータ長変換部と、該データ長変
換部から出力される変換データの前記記憶手段への書き
込みを制御する信号を生成する格納制御部とで構成する
もので、この発明に関する実施の形態は、第１の実施の
形態が対応する。
め、請求項１記載の発明は、入力される画像データを記
憶手段に格納するための処理を行う入力手段と、画像デ
ータに対し何等かの処理を行う演算手段とを有し、記憶
手段と入力手段及び演算手段が共通のバスに接続されて
いる構成をもつ画像処理装置において、前記入力手段
を、入力される画像データをメモリ等の記憶手段に適し
たデータ長に変換するデータ長変換部と、該データ長変
換部から出力される変換データの前記記憶手段への書き
込みを制御する信号を生成する格納制御部とで構成する
もので、この発明に関する実施の形態は、第１の実施の
形態が対応する。
【０００６】このように構成された画像処理装置におい
ては、入力手段のデータ長変換部において、ｎビットの
入力データを記憶手段のデータ長ｍビット以下の最適な
データ長ａ×ｎ（ａは整数）に変換することにより、記
憶手段への書き込みはａ画素に１回となる。このため、
入力手段が記憶手段へ書き込むためにバスを占有する時
間を減少させることが可能となる。
ては、入力手段のデータ長変換部において、ｎビットの
入力データを記憶手段のデータ長ｍビット以下の最適な
データ長ａ×ｎ（ａは整数）に変換することにより、記
憶手段への書き込みはａ画素に１回となる。このため、
入力手段が記憶手段へ書き込むためにバスを占有する時
間を減少させることが可能となる。
【０００７】請求項２記載の発明は、入力される画像デ
ータを記憶手段に格納するための処理を行う入力手段
と、画像データに対し何等かの処理を行う演算手段とを
有し、記憶手段と入力手段及び演算手段が共通のバスに
接続されている構成をもつ画像処理装置において、前記
入力手段を、入力される画像データをメモリ等の記憶手
段に適したデータ長に変換するデータ長変換部と、該デ
ータ長変換部から出力される変換データの前記記憶手段
への書き込みを制御する信号を生成する格納制御部と、
前記データ長変換部の後段に介在させた、１水平走査周
期の有効期間の変換データを格納するバッファメモリ等
の一時記憶部とで構成するものであり、この発明に関す
る実施の形態は、第２の実施の形態が対応する。
ータを記憶手段に格納するための処理を行う入力手段
と、画像データに対し何等かの処理を行う演算手段とを
有し、記憶手段と入力手段及び演算手段が共通のバスに
接続されている構成をもつ画像処理装置において、前記
入力手段を、入力される画像データをメモリ等の記憶手
段に適したデータ長に変換するデータ長変換部と、該デ
ータ長変換部から出力される変換データの前記記憶手段
への書き込みを制御する信号を生成する格納制御部と、
前記データ長変換部の後段に介在させた、１水平走査周
期の有効期間の変換データを格納するバッファメモリ等
の一時記憶部とで構成するものであり、この発明に関す
る実施の形態は、第２の実施の形態が対応する。
【０００８】このように構成された画像形成装置におい
ては、１水平走査周期の有効期間分のデータを一時記憶
部へ蓄積した後、メモリ等の記憶手段へ一括して書き込
むことにより、入力手段がバスを占有する期間は水平走
査周期のブランキング期間のみとなる。このため、有効
期間には演算手段等の入力手段以外の他ブロックが、記
憶手段に格納されたデータをバスを介して読み出して処
理を行うことが可能となり、バスの使用開始及び終了手
続処理を行う回数が減少し、バスの使用効率が向上す
る。
ては、１水平走査周期の有効期間分のデータを一時記憶
部へ蓄積した後、メモリ等の記憶手段へ一括して書き込
むことにより、入力手段がバスを占有する期間は水平走
査周期のブランキング期間のみとなる。このため、有効
期間には演算手段等の入力手段以外の他ブロックが、記
憶手段に格納されたデータをバスを介して読み出して処
理を行うことが可能となり、バスの使用開始及び終了手
続処理を行う回数が減少し、バスの使用効率が向上す
る。
【０００９】請求項３記載の発明は、請求項１又は２記
載の画像形成装置において、前記入力手段は、該入力手
段が選択中の前記記憶手段を示す信号を前記演算手段へ
出力するように構成されていることを特徴とするもので
ある。このように構成された画像形成装置においては、
入力手段内の格納制御部において生成される制御信号の
うち入力手段が選択中である記憶手段を示す信号を演算
手段へ出力することにより、複雑な制御回路を追加する
ことなく記憶手段を切り替えることが可能となり、画像
処理装置全体のシステム使用効率を向上させることが可
能となる。
載の画像形成装置において、前記入力手段は、該入力手
段が選択中の前記記憶手段を示す信号を前記演算手段へ
出力するように構成されていることを特徴とするもので
ある。このように構成された画像形成装置においては、
入力手段内の格納制御部において生成される制御信号の
うち入力手段が選択中である記憶手段を示す信号を演算
手段へ出力することにより、複雑な制御回路を追加する
ことなく記憶手段を切り替えることが可能となり、画像
処理装置全体のシステム使用効率を向上させることが可
能となる。
【００１０】
【発明の実施の形態】次に、発明の実施の形態について
説明する。まず図１に示すブロック図に基づいて、本発
明に係る画像処理装置の基本的な実施の形態について説
明する。図１において、101 は入力されるｎビットの画
像データ、102 は入力画像データに同期した垂直・水平
走査信号、103 はメモリ等の記憶手段、104 は画像デー
タに対し演算処理を行うプロセッサ等の演算手段、105
は入力画像データを記憶手段103 に書き込む等の処理を
行う入力手段であり、記憶手段103 と入力手段105 及び
演算手段104 は１本又は複数の共通のバス106 に接続さ
れている。また、107 は入力画像データ101 を記憶手段
103 のデータ長に適したサイズに変換するデータ長変換
部、108 はデータ長変換部107 において変換されたデー
タを、バス106 を介して記憶手段103 へ書き込むための
制御を行う格納制御部であり、入力手段105 はデータ長
変換部107 及び格納制御部108 にて構成されている。
説明する。まず図１に示すブロック図に基づいて、本発
明に係る画像処理装置の基本的な実施の形態について説
明する。図１において、101 は入力されるｎビットの画
像データ、102 は入力画像データに同期した垂直・水平
走査信号、103 はメモリ等の記憶手段、104 は画像デー
タに対し演算処理を行うプロセッサ等の演算手段、105
は入力画像データを記憶手段103 に書き込む等の処理を
行う入力手段であり、記憶手段103 と入力手段105 及び
演算手段104 は１本又は複数の共通のバス106 に接続さ
れている。また、107 は入力画像データ101 を記憶手段
103 のデータ長に適したサイズに変換するデータ長変換
部、108 はデータ長変換部107 において変換されたデー
タを、バス106 を介して記憶手段103 へ書き込むための
制御を行う格納制御部であり、入力手段105 はデータ長
変換部107 及び格納制御部108 にて構成されている。
【００１１】入力手段105 は、入力された画像データ10
1 をバス106 を介し記憶手段103 に格納するものであ
り、演算手段104 は格納されたデータをバス106 を介し
記憶手段103 より読み出し、演算処理を行う画像処理装
置である。ここで、入力手段105 の構成要素であるデー
タ長変換部107 では、記憶手段103 のデータ長ｍビット
以下の最適なデータ長ａ×ｎになるまでａ画素分保持
し、格納制御部108 ではａ×ｎビット蓄積された時点
で、バス106 へデータを出力することにより、入力手段
105 のバス占有時間を低下させることが可能である。こ
のように、本発明は、上記入力手段に関し、バスを効率
よく使用する構成をもつことにより、画像処理を高速に
連続実行可能な画像処理装置を提供することができる。
1 をバス106 を介し記憶手段103 に格納するものであ
り、演算手段104 は格納されたデータをバス106 を介し
記憶手段103 より読み出し、演算処理を行う画像処理装
置である。ここで、入力手段105 の構成要素であるデー
タ長変換部107 では、記憶手段103 のデータ長ｍビット
以下の最適なデータ長ａ×ｎになるまでａ画素分保持
し、格納制御部108 ではａ×ｎビット蓄積された時点
で、バス106 へデータを出力することにより、入力手段
105 のバス占有時間を低下させることが可能である。こ
のように、本発明は、上記入力手段に関し、バスを効率
よく使用する構成をもつことにより、画像処理を高速に
連続実行可能な画像処理装置を提供することができる。
【００１２】（第１の実施の形態）次に、具体的な第１
の実施の形態について説明する。図２は本発明の具体的
な第１の実施の形態の構成を示すブロック構成図であ
る。この実施の形態は、入力される６ビットの画像デー
タを２値化した後、データ長16ビットのフレームメモリ
に書き込み、２値化された画像データに対して演算を行
うように構成したものである。図２において、201 は６
ビットの入力画像データ、202 は垂直・水平走査信号、
203 は複数の16ビットフレームメモリ209 で構成される
記憶手段、204はプロセッサ等の演算手段、205 は入力
される多値画像データを２値化しメモリに書き込む入力
手段、206 は記憶手段203 と演算手段204 及び入力手段
205 に共通に接続されたバスである。また、入力手段20
5 は、２値化部210 とレジスタ制御部208 及び16ビット
レジスタ207 とで構成され、16ビットレジスタ207 は図
１に示した基本実施の形態におけるデータ長変換部に、
レジスタ制御部208 は格納制御部に対応する。
の実施の形態について説明する。図２は本発明の具体的
な第１の実施の形態の構成を示すブロック構成図であ
る。この実施の形態は、入力される６ビットの画像デー
タを２値化した後、データ長16ビットのフレームメモリ
に書き込み、２値化された画像データに対して演算を行
うように構成したものである。図２において、201 は６
ビットの入力画像データ、202 は垂直・水平走査信号、
203 は複数の16ビットフレームメモリ209 で構成される
記憶手段、204はプロセッサ等の演算手段、205 は入力
される多値画像データを２値化しメモリに書き込む入力
手段、206 は記憶手段203 と演算手段204 及び入力手段
205 に共通に接続されたバスである。また、入力手段20
5 は、２値化部210 とレジスタ制御部208 及び16ビット
レジスタ207 とで構成され、16ビットレジスタ207 は図
１に示した基本実施の形態におけるデータ長変換部に、
レジスタ制御部208 は格納制御部に対応する。
【００１３】次に、このように構成されている第１の実
施の形態の動作について説明する。まず、入力された６
ビットの画像データ201 は、２値化部210 において１ビ
ットの２値データに変換され、16ビットのフレームメモ
リに格納するために最適なデータ長である16ビットレジ
スタ207 へ蓄積される。16ビットレジスタ207 に蓄積さ
れた２値データは、16画素分蓄積された時点でバス206
を介しフレームメモリ209 へ書き込まれる。フレームメ
モリ209 へ格納されたデータは、バス206 を介して読み
出され演算手段204 において演算処理される。レジスタ
制御部208 は、入力画像データ201 に同期した垂直・水
平走査信号202 をもとに、16画素分のデータを16ビット
レジスタ207 へ蓄積及びフレームメモリ209 へ書き込む
ための制御信号を生成し、この制御信号を16ビットレジ
スタ207 へ出力している。
施の形態の動作について説明する。まず、入力された６
ビットの画像データ201 は、２値化部210 において１ビ
ットの２値データに変換され、16ビットのフレームメモ
リに格納するために最適なデータ長である16ビットレジ
スタ207 へ蓄積される。16ビットレジスタ207 に蓄積さ
れた２値データは、16画素分蓄積された時点でバス206
を介しフレームメモリ209 へ書き込まれる。フレームメ
モリ209 へ格納されたデータは、バス206 を介して読み
出され演算手段204 において演算処理される。レジスタ
制御部208 は、入力画像データ201 に同期した垂直・水
平走査信号202 をもとに、16画素分のデータを16ビット
レジスタ207 へ蓄積及びフレームメモリ209 へ書き込む
ための制御信号を生成し、この制御信号を16ビットレジ
スタ207 へ出力している。
【００１４】本実施の形態では、フレームメモリ209 の
データ長に適した16ビットデータとして格納するため
に、16ビットレジスタ207 に16画素分蓄積した後、バス
206 を介しフレームメモリ209 へ一括して転送する。フ
レームメモリ209 への書き込みは16画素に１度となるこ
とにより、入力手段205 がバス206 を占有する頻度を減
らすことが可能となる。なお、本実施の形態では、６ビ
ットの多値データを１ビットの２値データとした後、デ
ータ長16ビットのメモリに書き込む例を挙げているが、
多値データをメモリに格納してもよいし、４値でもよ
い。
データ長に適した16ビットデータとして格納するため
に、16ビットレジスタ207 に16画素分蓄積した後、バス
206 を介しフレームメモリ209 へ一括して転送する。フ
レームメモリ209 への書き込みは16画素に１度となるこ
とにより、入力手段205 がバス206 を占有する頻度を減
らすことが可能となる。なお、本実施の形態では、６ビ
ットの多値データを１ビットの２値データとした後、デ
ータ長16ビットのメモリに書き込む例を挙げているが、
多値データをメモリに格納してもよいし、４値でもよ
い。
【００１５】（第２の実施の形態）次に、第２の実施の
形態について説明する。図３は本発明の第２の具体的な
実施の形態の構成を示すブロック構成図で、第１の実施
の形態と同一の構成要素については同じ符号を付して示
し、その説明を省略する。図３において、301 は一時記
憶部となる１水平走査周期の有効期間分のデータを蓄積
することが可能なバッファメモリ、302 はバッファメモ
リ301 への読み書きを行うための制御信号を生成するバ
ッファメモリ制御部であり、16ビットレジスタ207 は図
１に示した基本実施の形態におけるデータ長変換部に、
レジスタ制御部208 とメモリ制御部302 は格納制御部に
対応する。また、図４は画像処理のシーケンスを示す図
で、401 は水平走査信号、402 はバス、403 は水平走査
期間の有効期間、404 は水平走査期間のブランキング期
間を示す。
形態について説明する。図３は本発明の第２の具体的な
実施の形態の構成を示すブロック構成図で、第１の実施
の形態と同一の構成要素については同じ符号を付して示
し、その説明を省略する。図３において、301 は一時記
憶部となる１水平走査周期の有効期間分のデータを蓄積
することが可能なバッファメモリ、302 はバッファメモ
リ301 への読み書きを行うための制御信号を生成するバ
ッファメモリ制御部であり、16ビットレジスタ207 は図
１に示した基本実施の形態におけるデータ長変換部に、
レジスタ制御部208 とメモリ制御部302 は格納制御部に
対応する。また、図４は画像処理のシーケンスを示す図
で、401 は水平走査信号、402 はバス、403 は水平走査
期間の有効期間、404 は水平走査期間のブランキング期
間を示す。
【００１６】次に、第２の実施の形態の動作について説
明する。入力された画像データ201は、第１の実施の形
態と同様に２値化部210 により２値化された後、16ビッ
トレジスタ207 において16画素分蓄積される。蓄積され
た２値データは、16画素分蓄積された時点で有効期間40
3 であればバッファメモリ301 へ転送され、１水平走査
周期の有効期間分蓄積される。バッファメモリ301 に１
水平走査周期の有効期間分のデータが蓄積されると、水
平走査信号401 のブランキング期間404 にバス206 を介
しフレームメモリ209 へ書き込む。メモリ制御部302
は、入力画像データ201 に同期した垂直・水平走査信号
をもとに、１水平走査周期の有効期間分のデータをバッ
ファメモリ301 へ蓄積、及びフレームメモリ209 へ書き
込むための制御信号を生成し、この制御信号をバッファ
メモリ301 へ出力している。
明する。入力された画像データ201は、第１の実施の形
態と同様に２値化部210 により２値化された後、16ビッ
トレジスタ207 において16画素分蓄積される。蓄積され
た２値データは、16画素分蓄積された時点で有効期間40
3 であればバッファメモリ301 へ転送され、１水平走査
周期の有効期間分蓄積される。バッファメモリ301 に１
水平走査周期の有効期間分のデータが蓄積されると、水
平走査信号401 のブランキング期間404 にバス206 を介
しフレームメモリ209 へ書き込む。メモリ制御部302
は、入力画像データ201 に同期した垂直・水平走査信号
をもとに、１水平走査周期の有効期間分のデータをバッ
ファメモリ301 へ蓄積、及びフレームメモリ209 へ書き
込むための制御信号を生成し、この制御信号をバッファ
メモリ301 へ出力している。
【００１７】本実施の形態では、１水平走査周期の有効
期間分のデータを一時記憶部であるバッファメモリ301
へ蓄積し、記憶手段203 に一括して書き込むことによ
り、入力手段205 がバス206 を占有するのは水平走査信
号のブランキング期間のみとなる。このため、有効期間
には演算手段204 等がメモリ209 に格納されたデータを
バス206 を介して読み出し処理を行うことが可能とな
り、バス206 の使用開始及び終了処理が減少するため、
バス206 の使用効率が向上する。
期間分のデータを一時記憶部であるバッファメモリ301
へ蓄積し、記憶手段203 に一括して書き込むことによ
り、入力手段205 がバス206 を占有するのは水平走査信
号のブランキング期間のみとなる。このため、有効期間
には演算手段204 等がメモリ209 に格納されたデータを
バス206 を介して読み出し処理を行うことが可能とな
り、バス206 の使用開始及び終了処理が減少するため、
バス206 の使用効率が向上する。
【００１８】（第３の実施の形態）次に、第３の実施の
形態について説明する。図５は本発明の第３の実施の形
態の構成を示すブロック構成図で、第１の実施の形態と
同一の構成要素については同一符号を付し、その説明を
省略する。図５において、501 は入力手段205 が書き込
み中のメモリを示すメモリ選択信号、502 は16ビットの
フレームメモリＡ、503 は16ビットのフレームメモリＢ
である。また、図６は第３の実施の形態における画像処
理のシーケンスを示す図で、601 は水平走査信号、602
は入力される画像データ、603 は入力手段205 において
処理対象である画像データ、604 は演算手段204 におい
て処理対象である画像データ、605 は（ｎ−１）番目の
画像データ、606 はｎ番目の画像データ、607 は（ｎ＋
１）番目の画像データである。
形態について説明する。図５は本発明の第３の実施の形
態の構成を示すブロック構成図で、第１の実施の形態と
同一の構成要素については同一符号を付し、その説明を
省略する。図５において、501 は入力手段205 が書き込
み中のメモリを示すメモリ選択信号、502 は16ビットの
フレームメモリＡ、503 は16ビットのフレームメモリＢ
である。また、図６は第３の実施の形態における画像処
理のシーケンスを示す図で、601 は水平走査信号、602
は入力される画像データ、603 は入力手段205 において
処理対象である画像データ、604 は演算手段204 におい
て処理対象である画像データ、605 は（ｎ−１）番目の
画像データ、606 はｎ番目の画像データ、607 は（ｎ＋
１）番目の画像データである。
【００１９】次に、第３の実施の形態の動作について説
明する。入力されたｎ番目の画像データ606 は、第１の
実施の形態と同様に２値化部210 により２値化された
後、16ビットレジスタ207 において16画素分蓄積され、
バス206 を介しフレームメモリＡ502 へ書き込まれる。
演算手段204 では、レジスタ制御部208 から出力される
メモリ選択信号501 を受け、１フレーム前の（ｎ−１）
番目の入力画像データ605 が格納されているフレームメ
モリＢ503 に格納されたデータに対し演算を行う。入力
手段205 がｎ番目の画像を処理中の場合、レジスタ制御
部208 では16ビットレジスタ207 に格納されているデー
タの転送先はフレームメモリＡ502 であることを示す信
号を生成しているが、この信号をメモリ選択信号501 と
して演算手段204 へも出力する。メモリ選択信号501 を
受けた演算手段204 は、演算手段内部にメモリ選択回路
をもつことなくフレームメモリＢ503 を選択し、格納さ
れているデータに対し演算を行うことが可能である。
明する。入力されたｎ番目の画像データ606 は、第１の
実施の形態と同様に２値化部210 により２値化された
後、16ビットレジスタ207 において16画素分蓄積され、
バス206 を介しフレームメモリＡ502 へ書き込まれる。
演算手段204 では、レジスタ制御部208 から出力される
メモリ選択信号501 を受け、１フレーム前の（ｎ−１）
番目の入力画像データ605 が格納されているフレームメ
モリＢ503 に格納されたデータに対し演算を行う。入力
手段205 がｎ番目の画像を処理中の場合、レジスタ制御
部208 では16ビットレジスタ207 に格納されているデー
タの転送先はフレームメモリＡ502 であることを示す信
号を生成しているが、この信号をメモリ選択信号501 と
して演算手段204 へも出力する。メモリ選択信号501 を
受けた演算手段204 は、演算手段内部にメモリ選択回路
をもつことなくフレームメモリＢ503 を選択し、格納さ
れているデータに対し演算を行うことが可能である。
【００２０】本実施の形態では、入力手段205 において
生成されるメモリ格納制御信号のうち使用中のメモリを
示す信号を演算手段204 へ出力することにより、複雑な
制御回路を追加することなくメモリを切り替えることが
可能となり、画像処理装置全体のシステム使用効率を向
上させることが可能となる。
生成されるメモリ格納制御信号のうち使用中のメモリを
示す信号を演算手段204 へ出力することにより、複雑な
制御回路を追加することなくメモリを切り替えることが
可能となり、画像処理装置全体のシステム使用効率を向
上させることが可能となる。
【００２１】
【発明の効果】以上実施の形態に基づいて説明したよう
に、請求項１記載の発明によれば、入力画像データを記
憶手段に適したデータ長に変換して記憶手段へ書き込む
ようにしているので、入力手段が記憶手段に書き込むた
めにバスを占有する時間を減少させ、バスの使用効率を
向上させて高速画像処理の可能な画像処理装置を実現す
ることができる。また請求項２記載の発明によれば、１
水平走査周期の有効期間分のデータを一時記憶部へ蓄積
した後、記憶手段へ一括して書き込むようにしているの
で、有効期間には演算手段等の入力手段以外の他ブロッ
クが記憶手段に格納されたデータをバスを介して読み出
して処理を行うことが可能となり、バスの使用開始及び
終了手続処理を行う回数が減少し、バスの使用効率を向
上させることができる。また請求項３記載の発明によれ
ば、入力手段が選択中である記憶手段を示す信号を演算
手段に出力するようにしているので、複雑な制御回路を
追加することなく記憶手段を切り替えることが可能とな
り、画像処理装置全体のシステム使用効率を向上させる
ことが可能となる。
に、請求項１記載の発明によれば、入力画像データを記
憶手段に適したデータ長に変換して記憶手段へ書き込む
ようにしているので、入力手段が記憶手段に書き込むた
めにバスを占有する時間を減少させ、バスの使用効率を
向上させて高速画像処理の可能な画像処理装置を実現す
ることができる。また請求項２記載の発明によれば、１
水平走査周期の有効期間分のデータを一時記憶部へ蓄積
した後、記憶手段へ一括して書き込むようにしているの
で、有効期間には演算手段等の入力手段以外の他ブロッ
クが記憶手段に格納されたデータをバスを介して読み出
して処理を行うことが可能となり、バスの使用開始及び
終了手続処理を行う回数が減少し、バスの使用効率を向
上させることができる。また請求項３記載の発明によれ
ば、入力手段が選択中である記憶手段を示す信号を演算
手段に出力するようにしているので、複雑な制御回路を
追加することなく記憶手段を切り替えることが可能とな
り、画像処理装置全体のシステム使用効率を向上させる
ことが可能となる。
【図１】本発明に係る画像処理装置の基本的な実施の形
態を示すブロック構成図である。
態を示すブロック構成図である。
【図２】本発明の具体的な第１の実施の形態を示すブロ
ック構成図である。
ック構成図である。
【図３】本発明の具体的な第２の実施の形態を示すブロ
ック構成図である。
ック構成図である。
【図４】図３に示した第２の実施の形態の画像処理のシ
ーケンスを示す図である。
ーケンスを示す図である。
【図５】本発明の具体的な第３の実施の形態を示すブロ
ック構成図である。
ック構成図である。
【図６】図５に示した第３の実施の形態の画像処理のシ
ーケンスを示す図である。
ーケンスを示す図である。
【図７】従来の画像処理装置の構成例を示すブロック構
成図である。
成図である。
101 入力画像データ 102 垂直・水平走査信号 103 記憶手段 104 演算手段 105 入力手段 106 バス 107 データ長変換部 108 格納制御部 201 入力画像データ 202 垂直・水平走査信号 203 記憶手段 204 演算手段 205 入力手段 206 バス 207 16ビットレジスタ 208 レジスタ制御部 209 16ビットフレームメモリ 210 ２値化部 301 バッファメモリ 302 メモリ制御部 501 メモリ選択信号 502 16ビットフレームメモリＡ 503 16ビットフレームメモリＢ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０４Ｎ 5/92 Ｈ０４Ｎ 5/92 Ｈ
Claims (3)
- 【請求項１】 入力される画像データを記憶手段に格納
するための処理を行う入力手段と、画像データに対し何
等かの処理を行う演算手段とを有し、記憶手段と入力手
段及び演算手段が共通のバスに接続されている構成をも
つ画像処理装置において、前記入力手段は、入力される
画像データをメモリ等の記憶手段に適したデータ長に変
換するデータ長変換部と、該データ長変換部から出力さ
れる変換データの前記記憶手段への書き込みを制御する
信号を生成する格納制御部とを備えていることを特徴と
する画像処理装置。 - 【請求項２】 入力される画像データを記憶手段に格納
するための処理を行う入力手段と、画像データに対し何
等かの処理を行う演算手段とを有し、記憶手段と入力手
段及び演算手段が共通のバスに接続されている構成をも
つ画像処理装置において、前記入力手段は、入力される
画像データをメモリ等の記憶手段に適したデータ長に変
換するデータ長変換部と、該データ長変換部から出力さ
れる変換データの前記記憶手段への書き込みを制御する
信号を生成する格納制御部とを有し、１水平走査周期の
有効期間の変換データを格納するバッファメモリ等の一
時記憶部を前記データ長変換部の後段に介在させて構成
していることを特徴とする画像処理装置。 - 【請求項３】 前記入力手段は、該入力手段が選択中の
前記記憶手段を示す信号を前記演算手段へ出力するよう
に構成されていることを特徴とする請求項１又は２記載
の画像処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8316933A JPH10143644A (ja) | 1996-11-14 | 1996-11-14 | 画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8316933A JPH10143644A (ja) | 1996-11-14 | 1996-11-14 | 画像処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10143644A true JPH10143644A (ja) | 1998-05-29 |
Family
ID=18082556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8316933A Withdrawn JPH10143644A (ja) | 1996-11-14 | 1996-11-14 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10143644A (ja) |
-
1996
- 1996-11-14 JP JP8316933A patent/JPH10143644A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040203 |