JPH10133896A

JPH10133896A - 信号処理ｌｓｉ

Info

Publication number: JPH10133896A
Application number: JP8289517A
Authority: JP
Inventors: Takehisa Hirano; 雄久平野
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1996-10-31
Filing date: 1996-10-31
Publication date: 1998-05-22

Abstract

(57)【要約】【課題】入力信号にエラーが存在することを外部ホス
トに知らせると同時に、外部ホスト以外に直接知らせる
手段を提供することを目的とする。【解決手段】エラー１信号3とエラー２信号4とプレゼ
ンテーション・ユニット検出信号5（以下PU信号5とす
る。）を出力する信号処理回路2と、エラー１信号3とエ
ラー２信号4とPU信号5を入力とする割込回路6と、エラ
ー１信号3とエラー２信号4の論理和を出力する第一論理
回路10と、第一論理回路10の出力とリセット信号17を入
力とし外部へエラー信号を出力するホールド回路を設
け、外部ホスト9がリセット信号17を出力するまで前記
エラー信号を保持する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、音声復号化装置に
関するものである。

【０００２】

【従来の技術】以下、図４と図５を用いて従来例につい
て説明する。

【０００３】図４は、従来の信号処理ＬＳＩの構成を示
すブロック図である。図４において、1は入力ビットス
トリーム、2は信号処理回路、3はエラー１信号、4はエ
ラー２信号、5はプレゼンテーション・ユニット検出信
号、6は割込回路、7は割込信号、8は割込データ、9は外
部ホスト、11はD/Aコンバータ、14はミュート信号、15
はデジタル復号信号出力、16はアナログ復号信号出力、
18はＬＳＩである。

【０００４】以下ISO/IEC 13818-3(MPEG オーディオ)に
定義された符号化された音声信号が入力ビットストリー
ム1として入力されるとする。

【０００５】信号処理回路2と割込回路6から構成される
ＬＳＩ18に入力された入力ビットストリーム1はＬＳＩ1
8内の信号処理回路2に入力される。信号処理回路2は、
入力ビットストリーム1を復号した信号をデジタル復号
信号出力15としてＬＳＩ18の外部に接続されているD/A
コンバータ11へ出力する。同時に信号処理回路2は、入
力ビットストリーム1に関する情報をエラー１信号3、エ
ラー２信号4、プレゼンテーション・ユニット検出信号5
として、外部ホスト9への情報伝達手段である割込回路6
へ出力する。エラー１信号3は信号処理回路2に入力ビッ
トストリーム1の供給が間に合わなかったとき信号処理
回路2が出力する情報信号で、エラー２信号4は信号処理
回路2に入力された入力ビットストリーム1に誤りがあっ
たときに信号処理回路2が出力する情報信号である。以
下エラー１信号3とエラー２信号4を併せてエラー情報と
する。プレゼンテーション・ユニット検出信号5は、信
号処理回路2によって復号された入力ビットストリーム1
のプレゼンテーション・ユニットの先頭データがデジタ
ル復号信号出力15に出力されるときに信号処理回路2が
出力する情報信号である。

【０００６】割込回路6は、信号処理回路2からエラー１
信号3、エラー２信号4、またはプレゼンテーション・ユ
ニット検出信号5が入力されると、ＬＳＩ18の外部に接
続されている外部ホスト9に対して割込信号7を出力す
る。外部ホスト9は、割込信号7が入力されると、割込回
路6から割込の内容を示す割込データ8を読み出す。外部
ホスト9は割込データ8がエラー１信号3またはエラー２
信号4が発生していることを示しているとき、D/Aコンバ
ータ11にミュート信号14を出力する。

【０００７】D/Aコンバータ11はミュート信号14とデジ
タル復号信号出力15を入力とし、ミュート信号14が入力
されていないときのみアナログ復号信号出力16を出力す
る。

【０００８】上記構成によって、入力ビットストリーム
1に異常が有り、信号処理回路2が正常なデジタル復号信
号出力15を出力できないときは、アナログ復号信号出力
16にノイズが出力されないように、外部ホスト9がミュ
ート信号14を出力することで、正常でないデジタル復号
信号出力15をD/Aコンバータ11でミュートする。

【０００９】図５は、別の信号処理ＬＳＩの構成を示す
ブロック図である。なお、前述した図４と同じ構成につ
いては同じ符号を用い説明を省略する。図５において、
19はエンファシス信号、20はエンファシスホールド回
路、21はエンファシスピン出力信号である。

【００１０】入力されるISO/IEC 13818-3(MPEG オーデ
ィオ)に定義された符号化された音声信号には、エンフ
ァシスの有無を示す情報が各プレゼンテーション・ユニ
ットごとに含まれている。

【００１１】入力ビットストリーム1は、信号処理回路2
と割込回路6とエンファシスホールド回路20で構成され
るＬＳＩ18内の信号処理回路2に入力される。

【００１２】信号処理回路2は、まず入力ビットストリ
ーム1内に含まれるエンファシスの有無を示す情報をエ
ンファシス信号19として出力する。次に、入力ビットス
トリーム1を復号した信号をデジタル復号信号出力15と
して出力し、デジタル復号信号出力15にプレゼンテーシ
ョン・ユニットの先頭データが出力されると同時にプレ
ゼンテーション・ユニット検出信号5を出力する。

【００１３】エンファシスホールド回路20は、エンファ
シス信号19とプレゼンテーション・ユニット検出信号5
を入力とし、プレゼンテーション・ユニット検出信号5
が入力されたときにエンファシス信号19の値を外部へエ
ンファシスピン出力信号21として出力し、次にプレゼン
テーション・ユニット検出信号5が入力されるまでエン
ファシスピン出力信号21を保持する。

【００１４】割込回路6は、エンファシスピン出力信号2
1とプレゼンテーション・ユニット検出信号5を入力とし
エンファシスピン出力信号21とプレゼンテーション・ユ
ニット検出信号5の状態を外部ホスト9に知らせる情報伝
達手段であり、エンファシスピン出力信号21の値が変化
したとき、またはプレゼンテーション・ユニット検出信
号5が入力されたとき、割込信号7が外部ホスト9に出力
される。外部ホスト9は、割込信号7が入力されると、割
込回路6から割込の内容を示す割込データ8を読み出す。

【００１５】上記構成によって、外部ホスト9がエンフ
ァシスをコントロールする必要がある外部システムで
は、入力ビットストリーム1に含まれるエンファシスの
情報が変化したとき、外部システムのエンファシス切替
を割込回路6から出力される信号により、外部ホスト9が
切り替えることが可能である。

【００１６】また、外部ホスト9がエンファシスをコン
トロールしない外部システムでは、エンファシスピン出
力信号21によって直接外部システムのエンファシスを切
り替えることが可能である。

【００１７】

【発明が解決しようとする課題】しかしながら、従来の
構成では、例えばマルチタスク処理を伴うパソコン等、
外部ホスト9が負荷の大きい様々な処理を行う可能性の
あるシステムの場合、信号処理回路2が正常に入力ビッ
トストリーム1を処理できないときに出力するエラー情
報による割込信号7を割込回路6が外部ホスト9に対して
出力してから、正常でないデジタル復号信号出力15がD/
Aコンバータ11を介して、アナログ復号信号出力16とし
て出力されるまでの間に、外部ホスト9が割込回路6から
割込データ8を読み込み、ミュート信号14をD/Aコンバー
タ11に出力することが間に合わないことがある。このと
き、正常でないアナログ復号信号出力16をノイズとして
出力するという問題を有している。

【００１８】また、外部ホスト9がエンファシスをコン
トロールする必要のあるシステムでは、信号処理回路2
から出力されるデジタル復号信号出力15のエンファシス
が切り替わるタイミングと外部ホスト9にエンファシス
が変化したことを知らせるタイミングが同時のため、外
部ホスト9は外部システムのエンファシス切替をリアル
タイムで行う必要がある。このため外部ホスト9が外部
システムのエンファシス切替にかかる遅延時間が問題と
なる。

【００１９】

【課題を解決するための手段】前記課題を解決するため
に、本発明は入力された入力信号を処理した復号信号と
前記入力信号内に含まれる情報または前記入力信号の入
力状態を示す情報を情報信号として出力する信号処理回
路と、前記情報信号を入力とし前記情報信号の内容を外
部に知らせる情報伝達手段と、前記情報信号を入力とす
る論理回路と、前記論理回路の出力とリセット信号を入
力とし外部へエラー信号を出力する第一の保持回路と、
前記情報信号内に存在するエンファシス信号とユニット
検出信号を入力とし前記ユニット検出信号が入力された
ときに前記エンファシス信号の値を外部へエンファシス
ピン出力信号を出力し次のユニット検出信号が入力され
るまで前記エンファシスピン出力信号を保持する第二の
保持回路を備えたものである。

【００２０】上記の構成により、本発明は、入力信号を
処理した復号信号と前記入力信号内に含まれる情報また
は前記入力信号の入力状態を示す情報を情報信号として
外部に出力する信号処理回路と、前記情報信号を入力と
し前記情報信号の内容を外部に知らせる情報伝達手段
と、前記情報信号を入力とする論理回路を備えたもの
で、前記情報信号内に前記信号処理回路が正常な信号処
理を行えないことを示す情報が含まれているとき、前記
情報伝達手段によって外部に知らせる作用を有すると同
時に、前記論理回路は真の値を外部へ出力するという作
用を有する。

【００２１】また、論理回路の出力とリセット信号を入
力とし外部へエラー信号を出力する保持回路を備えたも
ので、前記論理回路の出力の値が偽から真へ変化したと
き、前記保持回路は外部へエラー信号を出力し、外部か
ら前記リセット信号が入力されるまで外部へ出力する前
記エラー信号を保持し、前記リセット信号が真の値にな
ったとき前記保持回路は前記エラー信号をクリアする作
用を有する。

【００２２】さらに、各ユニットごとにエンファシスの
有無を示すエンファシス情報を含む音声信号が符号化さ
れた入力信号を入力とし、前記入力信号を処理した復号
信号と前記入力信号内に含まれる各ユニットごとのエン
ファシスの有無を示すエンファシス信号と前記入力信号
の各ユニットの先頭データが前記復号信号として出力さ
れたことを示すユニット検出信号を出力する信号処理回
路と、前記エンファシス信号と前記ユニット検出信号を
入力とし前記エンファシス信号と前記ユニット検出信号
の状態を外部に知らせる情報伝達手段と、前記エンファ
シス信号と前記ユニット検出信号を入力とし、前記ユニ
ット検出信号が入力されたときに前記エンファシス信号
の値を外部へエンファシスピン出力信号を出力し、次の
ユニット検出信号が入力されるまで前記エンファシスピ
ン出力信号を保持する保持回路を備えたもので、前記入
力信号内の前記エンファシス情報が信号処理回路に入力
されたときエンファシス情報を外部に出力することで、
出力された復号信号のエンファシスが変化する前に外部
へ前記エンファシス情報を伝達する作用を有すると同時
に、出力された復号信号のエンファシスと同期したエン
ファシスピン出力信号を外部に出力する作用を有する。

【００２３】

【発明の実施の形態】

（実施の形態１）以下に、本発明の第１の実施形態につ
いて図１を用いて説明する。

【００２４】図１において、1は入力ビットストリー
ム、2は信号処理回路、3はエラー１信号、4はエラー２
信号、5はプレゼンテーション・ユニット検出信号、6は
割込回路、7は割込信号、8は割込データ、9は外部ホス
ト、10は第一論理回路、11はD/Aコンバータ、12は第二
論理回路、13はエラーホールド回路、14はミュート信
号、15はデジタル復号信号出力、16はアナログ復号信号
出力、18はＬＳＩである。

【００２５】以下ISO/IEC 13818-3(MPEG オーディオ)に
定義された符号化された音声信号が入力ビットストリー
ム1として入力されるとする。

【００２６】信号処理回路2と割込回路6と第一論理回路
10とエラーホールド回路13から構成されるＬＳＩ18に入
力された入力ビットストリーム1は、ＬＳＩ18内の信号
処理回路2に入力される。信号処理回路2は、入力ビット
ストリーム1を復号した信号をデジタル復号信号出力15
としてＬＳＩ18の外部に接続されているD/Aコンバータ1
1へ出力する。同時に信号処理回路2は、入力ビットスト
リーム1に関する情報をエラー１信号3、エラー２信号
4、プレゼンテーション・ユニット検出信号5として、割
込回路6へ出力する。エラー１信号3は信号処理回路2に
入力ビットストリーム1の供給が間に合わなかったとき
信号処理回路2が出力する情報信号で、エラー２信号4は
信号処理回路2に入力された入力ビットストリーム1に誤
りがあったときに信号処理回路2が出力する情報信号で
ある。以下エラー１信号3とエラー２信号4を併せてエラ
ー情報とする。プレゼンテーション・ユニット検出信号
5は、信号処理回路2によって復号された入力ビットスト
リーム1のプレゼンテーション・ユニットの先頭データ
がデジタル復号信号出力15に出力されるときに、信号処
理回路2が出力する情報信号である。エラー１信号3とエ
ラー２信号4は割込回路6に入力されると同時に、第一論
理回路10へ入力される。

【００２７】割込回路6は、信号処理回路2からエラー１
信号3、エラー２信号4、またはプレゼンテーション・ユ
ニット検出信号5が入力されると、ＬＳＩ18の外部に接
続されている外部ホスト9に対して割込信号7を出力す
る。外部ホスト9は、割込信号7が入力されると、割込回
路6から割込の内容を示す割込データ8を読み出す。外部
ホスト9はこの割込データ8がエラー１信号3またはエラ
ー２信号4が発生していることを示しているとき、第二
論理回路12に真の値を出力する。

【００２８】第一論理回路10は入力されたエラー１信号
3、エラー２信号4の論理和をエラーホールド回路13に出
力する。エラーホールド回路13は第一論理回路10の出力
の値が偽から真へ変化したとき、ＬＳＩ18の外部にある
第二論理回路12へ真の値を出力し、エラーホールド回路
13は、外部ホスト9が出力するリセット信号17が入力さ
れるまで真の値を保持し、外部ホスト9からリセット信
号17が入力されたときエラーホールド回路13は偽の値を
出力する。

【００２９】第二論理回路12は、入力された外部ホスト
9の出力とエラーホールド回路13の出力の論理和をD/Aコ
ンバータ11へミュート信号14として出力する。D/Aコン
バータ11は入力されたデジタル復号信号出力15とミュー
ト信号14を入力とし、ミュート信号14が偽の値のときの
みアナログ復号信号出力16を出力する。

【００３０】上記構成によって、入力ビットストリーム
1に異常が有り、信号処理回路2が正常なデジタル復号信
号出力15を出力できないときは、ＬＳＩ18内のエラーホ
ールド回路13はD/Aコンバータ11をミュートすると同時
に、外部ホスト9へは割込回路6を介してエラー情報が伝
達される。外部ホスト9は、エラー情報が伝達された
後、D/Aコンバータ11をミュートするための信号を第二
論理回路12に出力する。

【００３１】したがって、外部ホスト9がD/Aコンバータ
11をミュートするよりも先にエラーホールド回路13が正
常でないデジタル復号信号出力15をミュートするため、
アナログ復号信号出力16からノイズは出力されない。そ
の後外部ホスト9による制御が完了した後、外部ホスト9
はリセット信号17をＬＳＩ18内のエラーホールド回路13
に出力することで、エラーホールド回路13の出力は真の
値から偽の値へとクリアされる。

【００３２】このことで、例えばマルチタスク処理を伴
うパソコン等、外部ホスト9が負荷の大きい様々な処理
を行う可能性のあるシステムで、ＬＳＩ18内の割込回路
6が外部ホスト9に対してエラー情報による割込信号7を
出力してから、前記エラー情報の示す正常でないデジタ
ル復号信号出力15がD/Aコンバータ11を介してアナログ
復号信号出力16として出力されるまでの間に、外部ホス
ト9が、割込回路6から割込データ8を読み込み、ミュー
ト信号14をD/Aコンバータ11に出力する処理が間に合わ
ない場合でも、エラーホールド回路13が出力する信号を
用いて、正常でないアナログ復号信号出力16を出力しな
いように制御できる。

【００３３】さらに、外部ホスト9にも信号処理回路2で
発生したエラー情報の内容を伝達することができる。

【００３４】（実施の形態２）つぎに、本発明の第２の
実施の形態について図２、図３を用いて説明する。な
お、前述した実施の形態１と同じ構成については同じ符
号を用い、説明を省略する。

【００３５】図２において、19はエンファシス信号、20
はエンファシスホールド回路、21はエンファシスピン出
力信号である。

【００３６】図３において、101はエンファシス情報、1
02はプレゼンテーション・ユニットである。

【００３７】入力されるISO/IEC 13818-3(MPEG オーデ
ィオ)に定義された符号化音声信号には、エンファシス
の有無を示す情報がエンファシス情報101が各プレゼン
テーション・ユニットごとに含まれている。

【００３８】入力ビットストリーム1は、信号処理回路2
と割込回路6とエンファシスホールド回路20で構成され
るＬＳＩ18内の信号処理回路2に入力される。

【００３９】信号処理回路2は、まず入力ビットストリ
ーム1内に含まれるエンファシス情報101をエンファシス
信号19として出力する。次に、入力ビットストリーム1
を復号した信号をデジタル復号信号出力15として出力
し、デジタル復号信号出力15にプレゼンテーション・ユ
ニット102の先頭データが出力されると同時にプレゼン
テーション・ユニット検出信号5を出力する。

【００４０】エンファシスホールド回路20は、エンファ
シス信号19とプレゼンテーション・ユニット検出信号5
を入力とし、プレゼンテーション・ユニット検出信号5
が入力されたときにエンファシス信号19の値を外部へエ
ンファシスピン出力信号21として出力し、次にプレゼン
テーション・ユニット検出信号5が入力されるまでエン
ファシスピン出力信号21を保持する。

【００４１】割込回路6は、エンファシス信号19とプレ
ゼンテーション・ユニット検出信号5を入力としエンフ
ァシス信号19とプレゼンテーション・ユニット検出信号
5の状態を外部ホスト9に知らせる情報伝達手段で、エン
ファシス信号19の値が変化したとき、またはプレゼンテ
ーション・ユニット検出信号5が入力されたとき、ＬＳ
Ｉ18の外部に接続されている外部ホスト9に対して割込
信号7を出力する。外部ホスト9は、割込信号7が入力さ
れると、割込回路6から割込の内容を示す割込データ8を
読み出す。

【００４２】上記構成によって、外部ホスト9がエンフ
ァシスをコントロールする必要のある外部システムで
は、信号処理回路2に入力された入力ビットストリーム1
のエンファシス情報 101が切り替わると同時に、外部ホ
スト9にエンファシス情報101が変化したことを知らせる
ことで、信号処理回路2から出力される復号されたデジ
タル復号信号出力15のエンファシスが切り替わる前に、
外部ホスト9は次のエンファシス情報101を知ることがで
き、信号処理回路2から出力されるデジタル復号信号出
力15のエンファシスが切り替わるのと同期して外部ホス
ト9がエンファシスの切替を行うことが可能となる。

【００４３】また、外部ホスト9がエンファシスをコン
トロールしない外部システムでは、信号処理回路2から
出力されるデジタル復号信号出力15のエンファシスが切
り替わるのと同期して切り替わるエンファシスピン出力
信号21によって直接外部システムのエンファシスを切り
替えることが可能とである。

【００４４】

【発明の効果】以上のように本発明によれば、入力信号
を処理した復号信号と前記入力信号内に含まれる情報ま
たは前記入力信号の入力状態を示す情報を情報信号とし
て出力する信号処理回路と、前記情報信号を入力とし前
記情報信号の内容を外部に知らせる情報伝達手段と、前
記情報信号を入力とする論理回路と、前記論理回路の出
力とリセット信号を入力とし外部へエラー信号を出力す
る保持回路を備え、前記情報信号内に前記信号処理回路
が正常な信号処理を行えないことを示す情報が含まれて
いるとき、前記情報伝達手段によって外部に知らせると
同時に、前記論理回路が真の値を外部へ出力し、前記論
理回路の出力の値が偽から真へ変化したとき、前記保持
回路は外部へエラー信号を出力し、外部から前記リセッ
ト信号が入力されるまで外部へ出力する前記エラー信号
を保持し、前記リセット信号が真の値になったとき前記
保持回路は前記エラー信号をクリアすることで、前記情
報伝達手段から伝達される情報による外部システム制御
処理が間に合わない場合でも、保持回路から出力される
エラー信号を用いて、直接外部システムを制御できると
同時に前記情報伝達手段からもエラー信号の内容を伝達
することが可能な装置を提供することができる。

【００４５】また、各ユニットごとにエンファシスの有
無を示すエンファシス情報を含む音声信号が符号化され
た入力信号を入力とし、前記入力信号を処理した復号信
号と前記入力信号内に含まれる各ユニットごとのエンフ
ァシスの有無を示すエンファシス信号と前記入力信号の
各ユニットの先頭データが前記復号信号として出力され
たことを示すユニット検出信号を出力する信号処理回路
と、前記エンファシス信号と前記ユニット検出信号を入
力とし前記エンファシス信号と前記ユニット検出信号の
状態を外部に知らせる情報伝達手段と、前記エンファシ
ス信号と前記ユニット検出信号を入力とし、前記ユニッ
ト検出信号が入力されたときに前記エンファシス信号の
値を外部へエンファシスピン出力信号として出力し、次
のユニット検出信号が入力されるまで前記エンファシス
ピン出力信号を保持する保持回路を備え、前記入力信号
内の前記エンファシス情報が信号処理回路に入力された
ときエンファシス情報を外部に出力することで、出力さ
れた復号信号のエンファシスが変化する前に外部へ前記
エンファシス情報を伝達することが可能であると同時
に、出力された復号信号のエンファシスと同期したエン
ファシスピン出力信号を外部に出力することで、前記情
報伝達手段からの情報でエンファシスをコントロールす
る必要のある外部システムでも、前記情報伝達手段から
の情報でエンファシスをコントロールしない外部システ
ムでも、エンファシスを信号処理回路から出力される復
号信号のエンファシスが切り替わるタイミングと同期し
て外部システムのエンファシスを切り替えることが可能
な装置を提供することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態の信号処理ＬＳＩの構
成を示すブロック図

【図２】本発明の第２の実施形態の信号処理ＬＳＩの構
成を示すブロック図

【図３】本発明の第２の実施形態の信号処理ＬＳＩにお
けるタイミング・チャート

【図４】第１の従来の信号処理ＬＳＩの構成を示すブロ
ック図

【図５】第２の従来の信号処理ＬＳＩの構成を示すブロ
ック図

【符号の説明】

1 入力ビットストリーム 2 信号処理回路 3 エラー１信号 4 エラー２信号 5 プレゼンテーション・ユニット検出信号 6 割込回路 7 割込信号 8 割込データ 9 外部ホスト１０第一論理回路１１ D/Aコンバータ１２第二論理回路１３エラーホールド回路１４ミュート信号１５デジタル復号信号出力１６アナログ復号信号出力１７リセット信号１８ＬＳＩ１９エンファシス信号２０エンファシスホールド回路２１エンファシスピン出力信号１０１エンファシス情報１０２プレゼンテーション・ユニット

Claims

【特許請求の範囲】

【請求項１】入力信号内に含まれる情報または前記入
力信号の入力状態の情報を外部に伝達するとともに、前
記情報内に入力信号に対して信号処理回路が正常な信号
処理を行えないことを示す情報があるときのみエラー信
号を外部へ出力するよう構成されたことを特徴とする信
号処理ＬＳＩ。
【請求項２】外部からリセット信号が入力されるまで
外部へ出力した前記エラー信号を保持することを特徴と
する請求項１記載の信号処理ＬＳＩ。
【請求項３】入力信号を処理した復号信号と、前記入
力信号内に含まれる情報または前記入力信号の入力状態
を示す情報とを情報信号として出力する信号処理回路
と、前記情報信号を入力とし前記情報信号の内容を外部
に知らせる情報伝達手段と、前記情報信号を入力とする
論理回路とを備え、前記情報信号内に前記信号処理回路
が正常な信号処理を行えないことを示す情報が含まれて
いるとき、前記情報伝達手段によって外部に通知すると
同時に、前記論理回路が真の値を外部へ出力することを
特徴とする信号処理ＬＳＩ。
【請求項４】論理回路の出力とリセット信号とを入力
とし、外部へエラー信号を出力する保持回路を備え、前
記論理回路の出力の値が偽から真へ変化したとき、前記
保持回路は外部へエラー信号を出力し、外部から前記リ
セット信号が入力されるまで外部へ出力する前記エラー
信号を保持し、前記リセット信号が真の値になったとき
前記保持回路は前記エラー信号をクリアすることを特徴
とする請求項３記載の信号処理ＬＳＩ。
【請求項５】各ユニットごとにエンファシスの有無を
示すエンファシス情報を含む音声信号が符号化された入
力信号を入力とし、前記入力信号内の前記エンファシス
情報が入力されると同時にエンファシス情報を出力する
ことで、出力される復号信号のエンファシスが変化する
前に外部へ前記エンファシス情報を伝達するとともに、
出力された復号信号のエンファシスと同期した信号を外
部に出力することを特徴とする信号処理ＬＳＩ。
【請求項６】各ユニットごとにエンファシスの有無を
示すエンファシス情報を含む音声信号が符号化された入
力信号を入力とし、前記入力信号を処理した復号信号と
前記入力信号内に含まれる各ユニットごとのエンファシ
スの有無を示すエンファシス信号と前記入力信号の各ユ
ニットの先頭データが前記復号信号として出力されたこ
とを示すユニット検出信号を出力する信号処理回路と、
前記エンファシス信号と前記ユニット検出信号を入力と
し前記エンファシス信号と前記ユニット検出信号の状態
を外部に知らせる情報伝達手段と、前記エンファシス信
号と前記ユニット検出信号を入力とし、前記ユニット検
出信号が入力されたときに前記エンファシス信号の値を
外部へエンファシスピン出力信号として出力し、次のユ
ニット検出信号が入力されるまで前記エンファシスピン
出力信号を保持する前記保持回路とを備え、前記入力信
号内の前記エンファシス情報が信号処理回路に入力され
たときエンファシス情報を外部に出力することで、出力
された復号信号のエンファシスが変化する前に外部へ前
記エンファシス情報を伝達するとともに、出力された復
号信号のエンファシスと同期したエンファシスピン出力
信号を外部に出力することを特徴とする信号処理ＬＳ
Ｉ。