JPH1013176A - 対数ｉｆ増幅回路 - Google Patents
対数ｉｆ増幅回路Info
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- JPH1013176A JPH1013176A JP8157227A JP15722796A JPH1013176A JP H1013176 A JPH1013176 A JP H1013176A JP 8157227 A JP8157227 A JP 8157227A JP 15722796 A JP15722796 A JP 15722796A JP H1013176 A JPH1013176 A JP H1013176A
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Abstract
(57)【要約】
【解決】 対数ＩＦ増幅回路において、対数特性の直線
性が良くダイナミックレンジのレベルシフトを行い回路
を小規模にする。 【解決手段】 第１及び第２のトランジスタを有する差
動増幅器がｎ段あり、それぞれの差動増幅器の出力が順
次次段の入力となるように接続される。各差動増幅器の
共通エミッタはエミッタサイズが所定の比Ｎの第３のト
ランジスタとエミッタサイズ比１でエミッタ抵抗を有す
る第４のトランジスタから構成されるｎ段の差動対の第
４のトランジスタのベースに接続される。各差動対の第
３のトランジスタのベースには、基準電圧が接続され、
ｎ段の差動対の第３及び第４のトランジスタのコレクタ
が出力とされる。
性が良くダイナミックレンジのレベルシフトを行い回路
を小規模にする。 【解決手段】 第１及び第２のトランジスタを有する差
動増幅器がｎ段あり、それぞれの差動増幅器の出力が順
次次段の入力となるように接続される。各差動増幅器の
共通エミッタはエミッタサイズが所定の比Ｎの第３のト
ランジスタとエミッタサイズ比１でエミッタ抵抗を有す
る第４のトランジスタから構成されるｎ段の差動対の第
４のトランジスタのベースに接続される。各差動対の第
３のトランジスタのベースには、基準電圧が接続され、
ｎ段の差動対の第３及び第４のトランジスタのコレクタ
が出力とされる。
Description
【０００１】
【発明の属する技術分野】本発明は、受信機に用いられ
る対数ＩＦ増幅回路に関し、特に、受信電界検出機能を
有する対数ＩＦ増幅回路に関する。
る対数ＩＦ増幅回路に関し、特に、受信電界検出機能を
有する対数ＩＦ増幅回路に関する。
【０００２】
【従来の技術】一般に、受信電界検出機能を有する対数
ＩＦ増幅回路として、例えば、図５に示す対数ＩＦ増幅
回路が知られている（特公平６−５９０１７号公報）。
図５を参照して、図示の対数ＩＦ増幅回路では、ｎ段の
差動増幅器の出力（Ｖ1 ，Ｖ2，…Ｖn ）が順次次段の
入力（Ｑ21，Ｑ22，…Ｑn1，Ｑn2のベースに接続）とな
るようなＩＦ増幅器の出力をエミッタサイズが所定の比
をなすトランジスタから成る差動対のベースに接続し
て、差動対のコレクタ電流を加算回路で加算して電界検
出している。
ＩＦ増幅回路として、例えば、図５に示す対数ＩＦ増幅
回路が知られている（特公平６−５９０１７号公報）。
図５を参照して、図示の対数ＩＦ増幅回路では、ｎ段の
差動増幅器の出力（Ｖ1 ，Ｖ2，…Ｖn ）が順次次段の
入力（Ｑ21，Ｑ22，…Ｑn1，Ｑn2のベースに接続）とな
るようなＩＦ増幅器の出力をエミッタサイズが所定の比
をなすトランジスタから成る差動対のベースに接続し
て、差動対のコレクタ電流を加算回路で加算して電界検
出している。
【０００３】つまり、図５に示す対数ＩＦ増幅回路で
は、第１段から第ｎ段の差動増幅器は入力信号ＶIN順次
増幅して出力信号ＶOUT として出力する。一方、所定の
エミッタサイズのトランジスタ対で構成される第１乃至
第（ｎ＋１）の差動対は各段の差動増幅器の入力信号又
は出力信号を入力としており、トランジスタＱ13，
Ｑ23，…，Ｑn3，Ｑ(n+1)3の各々のコレクタ電流はトラ
ンジスタＱ01及びＱ02からなる加算回路で加算されて抵
抗Ｒ01で電圧ＶLOG に変換されて出力される。
は、第１段から第ｎ段の差動増幅器は入力信号ＶIN順次
増幅して出力信号ＶOUT として出力する。一方、所定の
エミッタサイズのトランジスタ対で構成される第１乃至
第（ｎ＋１）の差動対は各段の差動増幅器の入力信号又
は出力信号を入力としており、トランジスタＱ13，
Ｑ23，…，Ｑn3，Ｑ(n+1)3の各々のコレクタ電流はトラ
ンジスタＱ01及びＱ02からなる加算回路で加算されて抵
抗Ｒ01で電圧ＶLOG に変換されて出力される。
【０００４】この対数ＩＦ増幅回路では、入力信号ＶIN
の増加に応じて第（ｎ＋１）の差動対を構成するトラン
ジスタＱ(n+1)3のコレクタ電流から順次飽和していき、
最後に第１の差動対を構成するトランジスタＱ13のコレ
クタ電流が飽和する。各コレクタ電流は入力信号に対し
て半波整流特性と飽和特性とを持っており、従って、ト
ランジスタＱ13，Ｑ23，…，Ｑn3，Ｑ(n+1)3のそれぞれ
のコレクタ電流を加算し、平滑化すれば入力信号ＶINの
レベルに対して折れ線近似された対数特性を得ることが
できる。
の増加に応じて第（ｎ＋１）の差動対を構成するトラン
ジスタＱ(n+1)3のコレクタ電流から順次飽和していき、
最後に第１の差動対を構成するトランジスタＱ13のコレ
クタ電流が飽和する。各コレクタ電流は入力信号に対し
て半波整流特性と飽和特性とを持っており、従って、ト
ランジスタＱ13，Ｑ23，…，Ｑn3，Ｑ(n+1)3のそれぞれ
のコレクタ電流を加算し、平滑化すれば入力信号ＶINの
レベルに対して折れ線近似された対数特性を得ることが
できる。
【０００５】
【発明が解決しようとする課題】ところで、上述の対数
ＩＦ増幅回路では、対数特性のダイナミックレンジを大
きさと傾きを変化させることができるが、所定の対数特
性を維持した状態で入力のレベルをシフトすることが困
難である。つまり、入力ダイナミックレンジを調整する
ことが難しい。
ＩＦ増幅回路では、対数特性のダイナミックレンジを大
きさと傾きを変化させることができるが、所定の対数特
性を維持した状態で入力のレベルをシフトすることが困
難である。つまり、入力ダイナミックレンジを調整する
ことが難しい。
【０００６】さらに、上述の対数ＩＦ増幅回路では、検
出出力を得るための加算回路は容量と抵抗を備えている
が、半波整流が用いられている関係上、加算回路の時定
数を大きくしないと、リップルが生じてしまい、検出出
力が安定しないという問題点がある。
出出力を得るための加算回路は容量と抵抗を備えている
が、半波整流が用いられている関係上、加算回路の時定
数を大きくしないと、リップルが生じてしまい、検出出
力が安定しないという問題点がある。
【０００７】本発明の目的は入力ダイナミックレンジが
調整でき、しかも検出出力を安定化できる対数ＩＦ増幅
回路を提供することにある。
調整でき、しかも検出出力を安定化できる対数ＩＦ増幅
回路を提供することにある。
【０００８】
【課題を解決するための手段】本発明によれば、第１段
目乃至第ｎ段目（ｎは２以上の整数）の差動増幅器と第
１乃至第ｎの差動対を備え、該第１段目乃至該第ｎ段目
の差動増幅器の各々の出力が順次次段目の差動増幅器の
入力となるように接続され前記第ｎ段目の差動増幅器の
出力が出力信号とされ、前記第１段目乃至第ｎ段目の差
動増幅器にはそれぞれ第１及び第２のトランジスタを有
し、該第１及び第２のトランジスタは互いにそのエミッ
タが接続されて共通エミッタとされ、前記第１乃至第ｎ
の差動対はそれぞれ第３及び第４のトランジスタを有
し、前記第４のトランジスタのエミッタにはエミッタ抵
抗が接続されており、前記第３及び前記第４のトランジ
スタのエミッタサイズ比はＮ（Ｎはゼロ以外の数）対１
とされ、前記第１段目乃至第ｎ段目の差動増幅器の前記
共通エミッタはそれぞれ前記第１乃至前記第ｎの差動対
の第４のトランジスタのベースに接続されており、前記
第１乃至前記第ｎの差動対の前記第３のトランジスタの
ベースには基準電圧が印加され、前記第１乃至前記第ｎ
の差動対において前記第３及び前記第４のトランジスタ
のコレクタから出力電圧を得るようにしたことを特徴と
する対数ＩＦ増幅回路が得られる。
目乃至第ｎ段目（ｎは２以上の整数）の差動増幅器と第
１乃至第ｎの差動対を備え、該第１段目乃至該第ｎ段目
の差動増幅器の各々の出力が順次次段目の差動増幅器の
入力となるように接続され前記第ｎ段目の差動増幅器の
出力が出力信号とされ、前記第１段目乃至第ｎ段目の差
動増幅器にはそれぞれ第１及び第２のトランジスタを有
し、該第１及び第２のトランジスタは互いにそのエミッ
タが接続されて共通エミッタとされ、前記第１乃至第ｎ
の差動対はそれぞれ第３及び第４のトランジスタを有
し、前記第４のトランジスタのエミッタにはエミッタ抵
抗が接続されており、前記第３及び前記第４のトランジ
スタのエミッタサイズ比はＮ（Ｎはゼロ以外の数）対１
とされ、前記第１段目乃至第ｎ段目の差動増幅器の前記
共通エミッタはそれぞれ前記第１乃至前記第ｎの差動対
の第４のトランジスタのベースに接続されており、前記
第１乃至前記第ｎの差動対の前記第３のトランジスタの
ベースには基準電圧が印加され、前記第１乃至前記第ｎ
の差動対において前記第３及び前記第４のトランジスタ
のコレクタから出力電圧を得るようにしたことを特徴と
する対数ＩＦ増幅回路が得られる。
【０００９】つまり、本発明では、ｎ段の差動増幅器の
出力が順次次段の入力となるようにＮ段の差動増幅器を
接続し、各差動増幅器の共通エミッタをエミッタサイズ
が所定の比Ｎをなすトランジスタと、エミッタサイズ比
が１でエミッタ抵抗を有するトランジスタからなる差動
対の入力としており、さらに、前記ｎ段の差動対のコレ
クタ電流を加算する。そして、全波整流を利用し、出力
の安定化をはかっている。
出力が順次次段の入力となるようにＮ段の差動増幅器を
接続し、各差動増幅器の共通エミッタをエミッタサイズ
が所定の比Ｎをなすトランジスタと、エミッタサイズ比
が１でエミッタ抵抗を有するトランジスタからなる差動
対の入力としており、さらに、前記ｎ段の差動対のコレ
クタ電流を加算する。そして、全波整流を利用し、出力
の安定化をはかっている。
【００１０】エミッタ抵抗を有するトランジスタからな
る差動対のダイナミックレンジは、エミッタ抵抗の値に
応じた量だけシフトする。従って、ｎ段の差動対で構成
された対数ＩＦ増幅回路のダイナミックレンジも、個々
の差動対のダイナミックレンジの総和となるため、シフ
トすることになる。
る差動対のダイナミックレンジは、エミッタ抵抗の値に
応じた量だけシフトする。従って、ｎ段の差動対で構成
された対数ＩＦ増幅回路のダイナミックレンジも、個々
の差動対のダイナミックレンジの総和となるため、シフ
トすることになる。
【００１１】さらに、ｎ段の差動増幅器の共通エミッタ
からの出力は、全波整流波形となるため、半波整流を利
用した回路に比べ、出力が大きく安定して動作できる。
からの出力は、全波整流波形となるため、半波整流を利
用した回路に比べ、出力が大きく安定して動作できる。
【００１２】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。
て説明する。
【００１３】図１を参照して、図示の対数ＩＦ増幅回路
は、ｎ段（第１段乃至第ｎ段目）の差動増幅器と第１乃
至第ｎの差動対を備えている。第１段乃至第ｎ段目の差
動増幅器はそれぞれ第１及び第２のトランジスタを有し
ており（第１段目の差動増幅器において第１及び第２の
トランジスタをそれぞれＱ11及びＱ12で表し、同様にし
て、第ｎ段目の差動増幅器において第１及び第２のトラ
ンジスタをそれぞれＱn1及びＱn2で表す）、第１段乃至
第ｎ段目の差動増幅器において第１及び第２のトランジ
スタのエミッタは互いに接続されて共通エミッタとされ
ている。そして、これら共通エミッタにはそれぞれ定電
流源ＩEE11乃至ＩEEn1が接続されている。
は、ｎ段（第１段乃至第ｎ段目）の差動増幅器と第１乃
至第ｎの差動対を備えている。第１段乃至第ｎ段目の差
動増幅器はそれぞれ第１及び第２のトランジスタを有し
ており（第１段目の差動増幅器において第１及び第２の
トランジスタをそれぞれＱ11及びＱ12で表し、同様にし
て、第ｎ段目の差動増幅器において第１及び第２のトラ
ンジスタをそれぞれＱn1及びＱn2で表す）、第１段乃至
第ｎ段目の差動増幅器において第１及び第２のトランジ
スタのエミッタは互いに接続されて共通エミッタとされ
ている。そして、これら共通エミッタにはそれぞれ定電
流源ＩEE11乃至ＩEEn1が接続されている。
【００１４】第１段目の差動増幅器において、第１及び
第２のトランジスタのコレクタはそれぞれ抵抗Ｒ11及び
Ｒ12を介して電源ラインＶｃｃに接続され、同様にし
て、第ｎ段目の差動増幅器において、第１及び第２のト
ランジスタのコレクタはそれぞれ抵抗Ｒn1及びＲn2を介
して電源Ｖｃｃに接続されている。そして、第１段目の
差動増幅器のベース間に入力信号Ｖｉｎが与えられる。
第２のトランジスタのコレクタはそれぞれ抵抗Ｒ11及び
Ｒ12を介して電源ラインＶｃｃに接続され、同様にし
て、第ｎ段目の差動増幅器において、第１及び第２のト
ランジスタのコレクタはそれぞれ抵抗Ｒn1及びＲn2を介
して電源Ｖｃｃに接続されている。そして、第１段目の
差動増幅器のベース間に入力信号Ｖｉｎが与えられる。
【００１５】第１段目乃至第ｎ段目の差動増幅器は前段
に位置する差動増幅器の第１及び第２のトランジスタの
コレクタがそれぞれ次段に位置する差動増幅器の第２及
び第１のトランジスタのベースに接続され第ｎ段目の差
動増幅器において第１及び第２のトランジスタのコレク
タ間から出力信号Ｖｏｕｔが得られる。つまり、第１段
から第ｎ段の差動増幅器は入力信号Ｖｉｎ順次増幅して
出力信号Ｖｏｕｔとして出力する。
に位置する差動増幅器の第１及び第２のトランジスタの
コレクタがそれぞれ次段に位置する差動増幅器の第２及
び第１のトランジスタのベースに接続され第ｎ段目の差
動増幅器において第１及び第２のトランジスタのコレク
タ間から出力信号Ｖｏｕｔが得られる。つまり、第１段
から第ｎ段の差動増幅器は入力信号Ｖｉｎ順次増幅して
出力信号Ｖｏｕｔとして出力する。
【００１６】第１乃至第ｎの差動対はそれぞれ第３及び
第４のトランジスタを有しており（第１の差動対におい
て第３及び第４のトランジスタをそれぞれＱ13及びＱ14
で表し、同様にして、第ｎの差動対において第３及び第
４のトランジスタをそれぞれＱn3及びＱn4で表す）、第
１乃至第ｎの差動対において第４のトランジスタのエミ
ッタにはそれぞれエミッタ抵抗Ｒ13〜Ｒn3が接続されて
おり、第３及び第４のトランジスタのエミッタはエミッ
タ抵抗Ｒ13〜Ｒn3を介して互いに接続されている。そし
て、これら各エミッタにはそれぞれ定電流源ＩEE12〜Ｉ
EEn2が接続されている。
第４のトランジスタを有しており（第１の差動対におい
て第３及び第４のトランジスタをそれぞれＱ13及びＱ14
で表し、同様にして、第ｎの差動対において第３及び第
４のトランジスタをそれぞれＱn3及びＱn4で表す）、第
１乃至第ｎの差動対において第４のトランジスタのエミ
ッタにはそれぞれエミッタ抵抗Ｒ13〜Ｒn3が接続されて
おり、第３及び第４のトランジスタのエミッタはエミッ
タ抵抗Ｒ13〜Ｒn3を介して互いに接続されている。そし
て、これら各エミッタにはそれぞれ定電流源ＩEE12〜Ｉ
EEn2が接続されている。
【００１７】第１乃至第ｎの差動対において、第３のト
ランジスタのベースには基準電圧ＶREF が接続されてお
り、第４のトランジスタのベースにはそれぞれ前述した
各段差動増幅器の共通エミッタが接続されている。さら
に、第１乃至第ｎの差動対において、第３のトランジス
タのコレクタは抵抗Ｒ及びコンデンサＣからなる平滑回
路（加算回路）を介して電源ラインＶｃｃに接続され
る。一方、第４のトランジスタのコレクタは電源ライン
Ｖｃｃに接続されている。そして、後述するように第１
乃至第ｎの差動対のコレクタ電流は加算されて、電圧Ｖ
RSSIとして出力され、この電圧ＶRSSIは入力信号に対し
て対数特性を有している。
ランジスタのベースには基準電圧ＶREF が接続されてお
り、第４のトランジスタのベースにはそれぞれ前述した
各段差動増幅器の共通エミッタが接続されている。さら
に、第１乃至第ｎの差動対において、第３のトランジス
タのコレクタは抵抗Ｒ及びコンデンサＣからなる平滑回
路（加算回路）を介して電源ラインＶｃｃに接続され
る。一方、第４のトランジスタのコレクタは電源ライン
Ｖｃｃに接続されている。そして、後述するように第１
乃至第ｎの差動対のコレクタ電流は加算されて、電圧Ｖ
RSSIとして出力され、この電圧ＶRSSIは入力信号に対し
て対数特性を有している。
【００１８】なお、第１乃至第４のトランジスタはＮＰ
Ｎトランジスタである。
Ｎトランジスタである。
【００１９】いま、第ｎの差動対に注目して、第ｎの差
動対のエミッタ抵抗Ｒn3＝０と仮定すると、数１及び数
２が成り立つ。
動対のエミッタ抵抗Ｒn3＝０と仮定すると、数１及び数
２が成り立つ。
【００２０】
【数１】
【００２１】
【数２】 ここで、Ｖidは、第ｎの差動対の差動入力電圧であり、
数３で表わされる。
数３で表わされる。
【００２２】
【数３】 また、ＶBEn3及びＶBEn4はそれぞれトランジスタＱn3及
びＱn4のベース・エミッタ間電圧であり、Ｉsn3 及びＩ
sn4 とＩcn4 及びＩcn4 はそれぞれトランジスタＱn3と
トランジスタＱn4の飽和電流とコレクタ電流を表す。そ
して、ＶT は数４で示される。
びＱn4のベース・エミッタ間電圧であり、Ｉsn3 及びＩ
sn4 とＩcn4 及びＩcn4 はそれぞれトランジスタＱn3と
トランジスタＱn4の飽和電流とコレクタ電流を表す。そ
して、ＶT は数４で示される。
【００２３】
【数４】 数２をさらに変形すると、数５となる。
【００２４】
【数５】 一方、トランジスタＱn3及びＱn4の増幅率をαF とする
と、数６が成立する。
と、数６が成立する。
【００２５】
【数６】 よって、数５及び数６より数７及び数８が成立する。
【００２６】
【数７】
【００２７】
【数８】 ここで、Ｎ＝Ｉsn3 ／Ｉsn4 であり、トランジスタＱn3
及びＱn4のエミッタサイズ比を表わしている。
及びＱn4のエミッタサイズ比を表わしている。
【００２８】このような関係は、第１乃至第（ｎ−１）
の差動対においても成り立つ。
の差動対においても成り立つ。
【００２９】図２に第ｎ段の差動増幅器のみをを示す。
図２も参照して、トランジスタＱn1及びＱn2のベースに
両相入力Ｖinが入力された際、第ｎ段の差動増幅器のト
ランジスタＱn1及びＱn2は飽和し、この際、共通エミッ
タからの出力電圧Ｖn は、入力電圧Ｖinの全波整流波形
となる。この整流波が第ｎの差動対に入力されると、第
ｎの差動対のそれぞれのコレクタには数７又は数８で示
した電流が流れる。この電流は、コレクタがｎ段接続さ
れているため、加算されて、第ｎの差動対の出力に抵抗
Ｒ及び容量Ｃで構成された加算回路（平滑回路）で平均
化される。ここで、コレクタ電流の総和ＩO （バー）
は、数９で示される。
図２も参照して、トランジスタＱn1及びＱn2のベースに
両相入力Ｖinが入力された際、第ｎ段の差動増幅器のト
ランジスタＱn1及びＱn2は飽和し、この際、共通エミッ
タからの出力電圧Ｖn は、入力電圧Ｖinの全波整流波形
となる。この整流波が第ｎの差動対に入力されると、第
ｎの差動対のそれぞれのコレクタには数７又は数８で示
した電流が流れる。この電流は、コレクタがｎ段接続さ
れているため、加算されて、第ｎの差動対の出力に抵抗
Ｒ及び容量Ｃで構成された加算回路（平滑回路）で平均
化される。ここで、コレクタ電流の総和ＩO （バー）
は、数９で示される。
【００３０】
【数９】 また、出力電圧ＶRSSIは、数１０で示される。
【００３１】
【数１０】 数９及び数１０から出力が対数特性を示すことがわか
る。
る。
【００３２】いま、入力波形Ｖinが数１１で示されると
する。
する。
【００３３】
【数１１】 出力電圧ＶRSSIは、入力波形Ｖinの平均の総和と考える
ことができるので、数１２が成立する。
ことができるので、数１２が成立する。
【００３４】
【数１２】 数１２から明らかなように、出力電圧ＶRSSIは、単純な
式で表わすことができる。
式で表わすことができる。
【００３５】この際の電流波形の様子を図３に示す。前
述のように入力が全波整流波形であるため、その平均値
は、半波整流波形の平均値に比べ、高出力かつ安定して
いる。
述のように入力が全波整流波形であるため、その平均値
は、半波整流波形の平均値に比べ、高出力かつ安定して
いる。
【００３６】いま、第ｎの差動対のトランジスタＱn4の
エミッタ抵抗Ｒn3を所定値ＲE （≠０）であると、数１
は、数１３となる。
エミッタ抵抗Ｒn3を所定値ＲE （≠０）であると、数１
は、数１３となる。
【００３７】
【数１３】 この際の入力ダイナミックレンジは、図４に示すよう
に、シフトされ、ＲE の値によって、入力ダイナミック
レンジは、所望の範囲に調整することができる。
に、シフトされ、ＲE の値によって、入力ダイナミック
レンジは、所望の範囲に調整することができる。
【００３８】また、図１に示す加算回路（平滑回路）を
総和電流ＩO が流れる第ｎの差動対のトランジスタＱn4
のコレクタ側に付け換え、Ｑn3のコレクタ側をＶCCに接
続すると、図４に示すダイナミックレンジの特性を負の
傾きとすることができる。
総和電流ＩO が流れる第ｎの差動対のトランジスタＱn4
のコレクタ側に付け換え、Ｑn3のコレクタ側をＶCCに接
続すると、図４に示すダイナミックレンジの特性を負の
傾きとすることができる。
【００３９】さらに、図１に示す対数ＩＦ増幅回路は、
図５に示す対数ＩＦ増幅回路に比べて、上段側の差動増
幅器と下段側の差動対が直列に接続されているため、ト
ランジスタによる容量負荷が小さく、周波数特性に優れ
かつ広帯域となる。
図５に示す対数ＩＦ増幅回路に比べて、上段側の差動増
幅器と下段側の差動対が直列に接続されているため、ト
ランジスタによる容量負荷が小さく、周波数特性に優れ
かつ広帯域となる。
【００４０】
【発明の効果】以上説明したように、本発明では、対数
特性の直線性がよくしかも温度補償の可能な多段ＩＦ増
幅器をエミッタサイズが所定の比を有しエミッタ抵抗を
有する差動対に接続して、コレクタ電流を加算するよう
にしたから、入力ダイナミックレンジが調整でき、これ
によって、入力レベルを調整できるという効果がある。
特性の直線性がよくしかも温度補償の可能な多段ＩＦ増
幅器をエミッタサイズが所定の比を有しエミッタ抵抗を
有する差動対に接続して、コレクタ電流を加算するよう
にしたから、入力ダイナミックレンジが調整でき、これ
によって、入力レベルを調整できるという効果がある。
【００４１】さらに、本発明では、差動増幅器及び差動
対にＮＰＮトランジスタを用いるようにしたから、つま
り、ＰＮＰトランジスタを使用していないから、回路規
模を小さくでき、その結果、ＩＣとして構成した際ＩＣ
を小型化できるという効果がある。
対にＮＰＮトランジスタを用いるようにしたから、つま
り、ＰＮＰトランジスタを使用していないから、回路規
模を小さくでき、その結果、ＩＣとして構成した際ＩＣ
を小型化できるという効果がある。
【図面の簡単な説明】
【図１】本発明による対数ＩＦ増幅回路の一例を示す回
路図である。
路図である。
【図２】図１に示す第ｎ段の差動増幅器の動作を説明す
るための図である。
るための図である。
【図３】図１の第ｎの差動対の動作を説明するための図
である。
である。
【図４】図１に示す対数ＩＦ増幅回路における入力ダイ
ナミックレンジのシフトを説明するための図である。
ナミックレンジのシフトを説明するための図である。
【図５】従来の対数ＩＦ増幅回路を示す回路図である。
Ｑ11〜Ｑn1 トランジスタ Ｑ12〜Ｑn2 トランジスタ Ｑ13〜Ｑn3 トランジスタ Ｑ14〜Ｑn4 トランジスタ Ｒ 抵抗 Ｒ11〜Ｒn1 抵抗 Ｒ12〜Ｒn2 抵抗 Ｒ13〜Ｒn3 エミッタ抵抗 Ｃ コンデンサ ＩEE11〜ＩEEn1 定電流源 ＩEE12〜ＩEEn2 定電流源
Claims (6)
- 【請求項１】 第１段目乃至第ｎ段目（ｎは２以上の整
数）の差動増幅器と第１乃至第ｎの差動対を備え、該第
１段目乃至該第ｎ段目の差動増幅器の各々の出力が順次
次段目の差動増幅器の入力となるように接続され前記第
ｎ段目の差動増幅器の出力が出力信号とされ、前記第１
段目乃至第ｎ段目の差動増幅器にはそれぞれ第１及び第
２のトランジスタを有し、該第１及び第２のトランジス
タは互いにそのエミッタが接続されて共通エミッタとさ
れ、前記第１乃至第ｎの差動対はそれぞれ第３及び第４
のトランジスタを有し、前記第４のトランジスタのエミ
ッタにはエミッタ抵抗が接続されており、前記第３及び
前記第４のトランジスタのエミッタサイズ比はＮ（Ｎは
ゼロ以外の数）対１とされ、前記第１段目乃至第ｎ段目
の差動増幅器の前記共通エミッタはそれぞれ前記第１乃
至前記第ｎの差動対の第４のトランジスタのベースに接
続されており、前記第１乃至前記第ｎの差動対の前記第
３のトランジスタのベースには基準電圧が印加され、前
記第１乃至前記第ｎの差動対において前記第３及び前記
第４のトランジスタのコレクタから出力電圧を得るよう
にしたことを特徴とする対数ＩＦ増幅回路。 - 【請求項２】 請求項１に記載された対数ＩＦ増幅回路
において、さらに、前記第１乃至第ｎの差動対のコレク
タ電流を加算して前記出力電圧を得る加算手段を有する
ことを特徴とする対数ＩＦ増幅回路。 - 【請求項３】 請求項１に記載された対数ＩＦ増幅回路
において、前記第１段目の差動増幅器を構成する前記第
１及び前記第２のトランジスタのベース間に入力信号が
与えられるようにしたことを特徴とする対数ＩＦ増幅回
路。 - 【請求項４】 請求項３に記載された対数ＩＦ増幅回路
において、前記第１段目乃至前記第ｎ段目の差動増幅器
を接続する際、前段に位置する差動増幅器の前記第１及
び前記第２のトランジスタのコレクタがそれぞれ次段に
位置する差動増幅器の前記第２及び前記第１のトランジ
スタのベースに接続され前記第ｎ段目の差動増幅器にお
いて前記第１及び前記第２のトランジスタのコレクタ間
から前記出力信号を得るようにしたことを特徴とする対
数ＩＦ増幅回路。 - 【請求項５】 請求項１に記載された対数ＩＦ増幅回路
において、前記Ｎは前記第３及び前記第４のトランジス
タの飽和電流で規定されることを特徴とする対数ＩＦ増
幅回路。 - 【請求項６】 請求項１に記載された対数ＩＦ増幅回路
において、前記第１乃至第４のトランジスタはＮＰＮト
ランジスタであることを特徴とする対数ＩＦ増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8157227A JP2974057B2 (ja) | 1996-06-18 | 1996-06-18 | 対数ｉｆ増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8157227A JP2974057B2 (ja) | 1996-06-18 | 1996-06-18 | 対数ｉｆ増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1013176A true JPH1013176A (ja) | 1998-01-16 |
| JP2974057B2 JP2974057B2 (ja) | 1999-11-08 |
Family
ID=15645015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8157227A Expired - Fee Related JP2974057B2 (ja) | 1996-06-18 | 1996-06-18 | 対数ｉｆ増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2974057B2 (ja) |
-
1996
- 1996-06-18 JP JP8157227A patent/JP2974057B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2974057B2 (ja) | 1999-11-08 |
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