JPH1013153A - 電圧制御発振器 - Google Patents
電圧制御発振器Info
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- JPH1013153A JPH1013153A JP16636196A JP16636196A JPH1013153A JP H1013153 A JPH1013153 A JP H1013153A JP 16636196 A JP16636196 A JP 16636196A JP 16636196 A JP16636196 A JP 16636196A JP H1013153 A JPH1013153 A JP H1013153A
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Abstract
(57)【要約】
【課題】 バリキャップ等の可変容量手段を正電源電圧
Ｖｃｃに接続しても、このＶｃｃの電圧変動による周波
数変動量を低減でき、さらに可変容量手段をＶｃｃ接続
構造にすることで、周波数可変幅を広くできる。 【解決手段】 分圧抵抗１２，１３によってＶｃｃ・１
／２の基準電圧Ｖｒが演算増幅器１５の正相入力端子に
印加される。外部制御電圧Ｖｃが入力抵抗１１を介して
演算増幅器１５の逆相入力端子に入力されると、この演
算増幅器１５から内部制御電圧Ｖｉ（＝−Ｖｃ＋Ｖｃ
ｃ）が出力され、バリキャップ２８，２９側に供給され
る。バリキャップ２８，２９には、Ｖｃｃが消去された
内部制御電圧Ｖｃが印加され、このバリキャップ２８，
２９の容量値が決定される。この容量値に応答して出力
ノードＮｏから、出力周波数ｆの出力電圧Ｖｏが出力さ
れる。
Ｖｃｃに接続しても、このＶｃｃの電圧変動による周波
数変動量を低減でき、さらに可変容量手段をＶｃｃ接続
構造にすることで、周波数可変幅を広くできる。 【解決手段】 分圧抵抗１２，１３によってＶｃｃ・１
／２の基準電圧Ｖｒが演算増幅器１５の正相入力端子に
印加される。外部制御電圧Ｖｃが入力抵抗１１を介して
演算増幅器１５の逆相入力端子に入力されると、この演
算増幅器１５から内部制御電圧Ｖｉ（＝−Ｖｃ＋Ｖｃ
ｃ）が出力され、バリキャップ２８，２９側に供給され
る。バリキャップ２８，２９には、Ｖｃｃが消去された
内部制御電圧Ｖｃが印加され、このバリキャップ２８，
２９の容量値が決定される。この容量値に応答して出力
ノードＮｏから、出力周波数ｆの出力電圧Ｖｏが出力さ
れる。
Description
【０００１】
【発明の属する技術分野】本発明は、水晶発振子等の圧
電発振子、及び可変容量ダイオード等の可変容量手段等
で構成され、外部制御電圧によって出力周波数が制御で
きる圧電制御水晶発振器（以下、ＶＣＸＯという）等の
電圧制御発振器（以下、ＶＣＯという）に関するもので
ある。
電発振子、及び可変容量ダイオード等の可変容量手段等
で構成され、外部制御電圧によって出力周波数が制御で
きる圧電制御水晶発振器（以下、ＶＣＸＯという）等の
電圧制御発振器（以下、ＶＣＯという）に関するもので
ある。
【０００２】
【従来の技術】従来、この種のＶＣＯに関する技術とし
ては、例えば次のような文献に記載されるものがあっ
た。 文献１：特開平４−１７９３０６号公報 文献２：特開平８−３２３４９号公報 図２は、前記文献１に記載された従来の水晶発振子を有
するＶＣＸＯの回路図である。このＶＣＸＯは、リニア
な増幅特性を有するインバータ１を有し、このインバー
タの入力端子と出力端子側の出力ノードＮｏとの間に、
発振の動作点を決めるバイアス用の抵抗２と水晶発振子
３とが並列に接続されている。インバータ１の入力端子
と第１のノードＮ１との間に、直流遮断用のコンデンサ
４が接続され、さらに出力ノードＮｏと第２のノードＮ
２との間にも、直流遮断用のコンデンサ５が接続されて
いる。ノードＮ１には、可変容量ダイオード（以下、バ
リキャップという）６のカソードが接続され、このアノ
ードが接地電圧Ｖｓｓに接続されている。ノードＮ２に
も、バリキャップ７のカソードが接続され、このアノー
ドが接地電圧Ｖｓｓに接続されている。
ては、例えば次のような文献に記載されるものがあっ
た。 文献１：特開平４−１７９３０６号公報 文献２：特開平８−３２３４９号公報 図２は、前記文献１に記載された従来の水晶発振子を有
するＶＣＸＯの回路図である。このＶＣＸＯは、リニア
な増幅特性を有するインバータ１を有し、このインバー
タの入力端子と出力端子側の出力ノードＮｏとの間に、
発振の動作点を決めるバイアス用の抵抗２と水晶発振子
３とが並列に接続されている。インバータ１の入力端子
と第１のノードＮ１との間に、直流遮断用のコンデンサ
４が接続され、さらに出力ノードＮｏと第２のノードＮ
２との間にも、直流遮断用のコンデンサ５が接続されて
いる。ノードＮ１には、可変容量ダイオード（以下、バ
リキャップという）６のカソードが接続され、このアノ
ードが接地電圧Ｖｓｓに接続されている。ノードＮ２に
も、バリキャップ７のカソードが接続され、このアノー
ドが接地電圧Ｖｓｓに接続されている。
【０００３】水晶発振子３、コンデンサ４，５、及びバ
リキャップ６，７は、インバータ１に対する帰還回路を
構成している。ノードＮ１，Ｎ２には、出力周波数制御
用の制御電圧Ｖｉが入力され、出力ノードＮｏから出力
周波数ｆの出力電圧Ｖｏが出力されるようになってい
る。このような構成のＶＣＸＯでは、電源が投入される
と、インバータ１の出力信号で水晶発振子３が励振さ
れ、該水晶発振子３の出力信号がコンデンサ４，５及び
バリキャップ６，７によってインバータ１に正帰還され
る。そのため、ＶＣＸＯが水晶発振子３の固有周波数で
発振し、出力周波数ｆの出力電圧Ｖｏが出力ノードＮｏ
から出力される。図３は、図２の制御電圧Ｖｉに対する
バリキャップ６，７の容量値Ｃ６，Ｃ７の特性図であ
る。
リキャップ６，７は、インバータ１に対する帰還回路を
構成している。ノードＮ１，Ｎ２には、出力周波数制御
用の制御電圧Ｖｉが入力され、出力ノードＮｏから出力
周波数ｆの出力電圧Ｖｏが出力されるようになってい
る。このような構成のＶＣＸＯでは、電源が投入される
と、インバータ１の出力信号で水晶発振子３が励振さ
れ、該水晶発振子３の出力信号がコンデンサ４，５及び
バリキャップ６，７によってインバータ１に正帰還され
る。そのため、ＶＣＸＯが水晶発振子３の固有周波数で
発振し、出力周波数ｆの出力電圧Ｖｏが出力ノードＮｏ
から出力される。図３は、図２の制御電圧Ｖｉに対する
バリキャップ６，７の容量値Ｃ６，Ｃ７の特性図であ
る。
【０００４】図４は、図２の負荷容量ＣＬに対する周波
数変化率Δｆ／ｆの特性図である。負荷容量ＣＬは、イ
ンバータ１から接地電圧Ｖｓｓ側を見た容量値Ｃ４のコ
ンデンサ４、容量値Ｃ５のコンデンサ５、容量値Ｃ６の
バリキャップ６、及び容量値Ｃ７のバリキャップ７の総
容量値であり、 １／ＣＬ＝１／Ｃ４＋１／Ｃ５＋１／Ｃ６＋１／Ｃ７ で表わされる。周波数変化率Δｆ／ｆは、出力周波数ｆ
に対する微小変化Δｆである。さらに、図５は、図２の
制御電圧Ｖｉに対する周波数変化率Δｆ／ｆの特性図で
ある。バリキャップ６，７の容量値Ｃ６，Ｃ７は、次式
（１）で表わせる。 Ｃ６，Ｃ７∝（Ｖｂ＋Ｖｄ）−α ・・・（１） 但し、Ｖｂ；バリキャップのビルトイン電圧（接合電
位） Ｖｄ；バリキャップのカソード・アノード間電圧（＝Ｖ
ｉ） α；バリキャップの定数（例えば、α＝０．４〜０．
９） そのため、容量値Ｃ６，Ｃ７は、図３に示すように、制
御電圧Ｖｉが小さいと大きく、該制御電圧Ｖｉが大きく
なると小さくなる。出力周波数ｆの周波数変化率Δｆ／
ｆは、図４に示すように、負荷容量値ＣＬが小さくなる
と大きくなり、該負荷容量値ＣＬが大きくなると小さく
なる。
数変化率Δｆ／ｆの特性図である。負荷容量ＣＬは、イ
ンバータ１から接地電圧Ｖｓｓ側を見た容量値Ｃ４のコ
ンデンサ４、容量値Ｃ５のコンデンサ５、容量値Ｃ６の
バリキャップ６、及び容量値Ｃ７のバリキャップ７の総
容量値であり、 １／ＣＬ＝１／Ｃ４＋１／Ｃ５＋１／Ｃ６＋１／Ｃ７ で表わされる。周波数変化率Δｆ／ｆは、出力周波数ｆ
に対する微小変化Δｆである。さらに、図５は、図２の
制御電圧Ｖｉに対する周波数変化率Δｆ／ｆの特性図で
ある。バリキャップ６，７の容量値Ｃ６，Ｃ７は、次式
（１）で表わせる。 Ｃ６，Ｃ７∝（Ｖｂ＋Ｖｄ）−α ・・・（１） 但し、Ｖｂ；バリキャップのビルトイン電圧（接合電
位） Ｖｄ；バリキャップのカソード・アノード間電圧（＝Ｖ
ｉ） α；バリキャップの定数（例えば、α＝０．４〜０．
９） そのため、容量値Ｃ６，Ｃ７は、図３に示すように、制
御電圧Ｖｉが小さいと大きく、該制御電圧Ｖｉが大きく
なると小さくなる。出力周波数ｆの周波数変化率Δｆ／
ｆは、図４に示すように、負荷容量値ＣＬが小さくなる
と大きくなり、該負荷容量値ＣＬが大きくなると小さく
なる。
【０００５】図２のＶＣＸＯにおいて、水晶発振子３を
除いたインバータ１、抵抗２、コンデンサ４，５、及び
バリキャップ６，７を同一の半導体基板上に形成して集
積回路化を図る場合、該バリキャップ６，７は、例え
ば、接地電圧Ｖｓｓに接続されたＰ型不純物層（アノー
ド側）と、該Ｐ型不純物層内に形成されたＮ型不純物層
（カソード側）との、ＰＮ構造で構成できる。このＰＮ
構造のバリキャップ６，７の定数αは、例えば０．４程
度である。このようなバリキャップ６，７において、カ
ソード側のノードＮ１，Ｎ２に印加する制御電圧Ｖｉ
を、例えば図５に示すように０．５Ｖ〜４．５Ｖの範囲
で変化させると、周波数変化率Δｆ／ｆがほぼ直線状に
変化する。従って、図２のＶＣＸＯでは、制御電圧Ｖｉ
を変化させることにより、出力電圧Ｖｏの出力周波数ｆ
を変化させることができる。
除いたインバータ１、抵抗２、コンデンサ４，５、及び
バリキャップ６，７を同一の半導体基板上に形成して集
積回路化を図る場合、該バリキャップ６，７は、例え
ば、接地電圧Ｖｓｓに接続されたＰ型不純物層（アノー
ド側）と、該Ｐ型不純物層内に形成されたＮ型不純物層
（カソード側）との、ＰＮ構造で構成できる。このＰＮ
構造のバリキャップ６，７の定数αは、例えば０．４程
度である。このようなバリキャップ６，７において、カ
ソード側のノードＮ１，Ｎ２に印加する制御電圧Ｖｉ
を、例えば図５に示すように０．５Ｖ〜４．５Ｖの範囲
で変化させると、周波数変化率Δｆ／ｆがほぼ直線状に
変化する。従って、図２のＶＣＸＯでは、制御電圧Ｖｉ
を変化させることにより、出力電圧Ｖｏの出力周波数ｆ
を変化させることができる。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
図２のＶＣＸＯでは、プロセスによってはバリキャップ
６，７のアノード側が接地電圧Ｖｓｓに接続された構造
であるため、定数αが小さい（例えば、０．４程度）。
そのため、バリキャップ６，７の可変容量の変化量が小
さく、その結果、図５に示すように出力周波数ｆの可変
範囲も狭い。出力周波数ｆの可変範囲を広くするために
は、前記文献２に記載されているように、バリキャップ
６，７のアノード側をノードＮ１，Ｎ２に接続し、これ
らのカソード側を正の電源電圧Ｖｃｃ（例えば、５Ｖ程
度）に接続することが考えられる。このような構造にす
れば、定数αが例えば０．９のように大きくなってバリ
キャップ６，７の容量値Ｃ６，Ｃ７の変化量が大きくな
り、この結果、出力周波数ｆの可変範囲を広くできる。
図２のＶＣＸＯでは、プロセスによってはバリキャップ
６，７のアノード側が接地電圧Ｖｓｓに接続された構造
であるため、定数αが小さい（例えば、０．４程度）。
そのため、バリキャップ６，７の可変容量の変化量が小
さく、その結果、図５に示すように出力周波数ｆの可変
範囲も狭い。出力周波数ｆの可変範囲を広くするために
は、前記文献２に記載されているように、バリキャップ
６，７のアノード側をノードＮ１，Ｎ２に接続し、これ
らのカソード側を正の電源電圧Ｖｃｃ（例えば、５Ｖ程
度）に接続することが考えられる。このような構造にす
れば、定数αが例えば０．９のように大きくなってバリ
キャップ６，７の容量値Ｃ６，Ｃ７の変化量が大きくな
り、この結果、出力周波数ｆの可変範囲を広くできる。
【０００７】ところが、バリキャップ６，７を正の電源
電圧Ｖｃｃに接続すると、ノイズ等による電源電圧Ｖｃ
ｃの変動により、出力周波数ｆが変動して安定した出力
周波数ｆを得ることが困難になる。本発明は、前記従来
技術が持っていた課題を解決し、バリキャップ等の可変
容量手段の接続が接地電圧Ｖｓｓ側でも、あるいは正の
電源電圧Ｖｃｃ側でもこれに拘ることなく回路構成がで
き、可変容量手段を電源電圧Ｖｃｃ側に接続しても、こ
の電源電圧Ｖｃｃの電圧変動による出力周波数の変動量
を低減でき、さらに、可変容量手段を電源電圧Ｖｃｃ側
に接続することで、出力周波数の可変幅を広くすること
ができるＶＣＸＯ等のＶＣＯを提供するものである。
電圧Ｖｃｃに接続すると、ノイズ等による電源電圧Ｖｃ
ｃの変動により、出力周波数ｆが変動して安定した出力
周波数ｆを得ることが困難になる。本発明は、前記従来
技術が持っていた課題を解決し、バリキャップ等の可変
容量手段の接続が接地電圧Ｖｓｓ側でも、あるいは正の
電源電圧Ｖｃｃ側でもこれに拘ることなく回路構成がで
き、可変容量手段を電源電圧Ｖｃｃ側に接続しても、こ
の電源電圧Ｖｃｃの電圧変動による出力周波数の変動量
を低減でき、さらに、可変容量手段を電源電圧Ｖｃｃ側
に接続することで、出力周波数の可変幅を広くすること
ができるＶＣＸＯ等のＶＣＯを提供するものである。
【０００８】
【課題を解決するための手段】前記課題を解決するため
に、本発明のうちの請求項１の発明は、ＶＣＯにおい
て、リニアな増幅特性を有する論理ゲートと、前記論理
ゲートの出力信号によって励振される圧電発振子と、前
記圧電発振子と電源電圧Ｅ（例えば、正電源電圧Ｖｃｃ
あるいは接地電圧Ｖｓｓ）との間に接続され、該電源電
圧Ｅと内部制御電圧Ｖｉとの電圧差Ｖｄ（＝Ｅ−Ｖｉ）
に応じて容量値が変化して該圧電発振子の出力信号を前
記論理ゲートに正帰還させる可変容量手段と、出力周波
数制御用の外部制御電圧Ｖｃが与えられると、前記電源
電圧Ｅと該外部制御電圧Ｖｃとの電圧差（Ｅ−Ｖｃ）を
求めて前記内部制御電圧Ｖｉを生成し、この内部制御電
圧Ｖｉを前記可変容量手段側に供給する制御電圧供給手
段とを、備えている。そして、前記論理ゲート、前記可
変容量手段、及び前記制御電圧供給手段を半導体集積回
路で構成している。請求項２の発明は、請求項１のＶＣ
Ｏにおいて、前記電源電圧Ｅは、正電源電圧Ｖｃｃで構
成し、前記可変容量手段は、前記正電源電圧Ｖｃｃが印
加されるＮ型不純物層と、前記Ｎ型不純物層内に形成さ
れ、前記内部制御電圧Ｖｉが印加されるＰ型不純物層と
の、ＰＮ構造からなるバリキャップで構成している。
に、本発明のうちの請求項１の発明は、ＶＣＯにおい
て、リニアな増幅特性を有する論理ゲートと、前記論理
ゲートの出力信号によって励振される圧電発振子と、前
記圧電発振子と電源電圧Ｅ（例えば、正電源電圧Ｖｃｃ
あるいは接地電圧Ｖｓｓ）との間に接続され、該電源電
圧Ｅと内部制御電圧Ｖｉとの電圧差Ｖｄ（＝Ｅ−Ｖｉ）
に応じて容量値が変化して該圧電発振子の出力信号を前
記論理ゲートに正帰還させる可変容量手段と、出力周波
数制御用の外部制御電圧Ｖｃが与えられると、前記電源
電圧Ｅと該外部制御電圧Ｖｃとの電圧差（Ｅ−Ｖｃ）を
求めて前記内部制御電圧Ｖｉを生成し、この内部制御電
圧Ｖｉを前記可変容量手段側に供給する制御電圧供給手
段とを、備えている。そして、前記論理ゲート、前記可
変容量手段、及び前記制御電圧供給手段を半導体集積回
路で構成している。請求項２の発明は、請求項１のＶＣ
Ｏにおいて、前記電源電圧Ｅは、正電源電圧Ｖｃｃで構
成し、前記可変容量手段は、前記正電源電圧Ｖｃｃが印
加されるＮ型不純物層と、前記Ｎ型不純物層内に形成さ
れ、前記内部制御電圧Ｖｉが印加されるＰ型不純物層と
の、ＰＮ構造からなるバリキャップで構成している。
【０００９】請求項３の発明は、ＶＣＯにおいて、リニ
アな増幅特性を有する論理ゲートと、前記論理ゲートの
入・出力端子間に接続され、発振の動作点を決めるバイ
アス用の抵抗手段と、前記論理ゲートの入・出力端子間
に接続された圧電発振子と、前記論理ゲートの入力端子
と第１のノードとの間に接続された直流遮断用の第１の
固定容量手段と、前記論理ゲートの出力端子と第２のノ
ードとの間に接続された直流遮断用の第２の固定容量手
段と、前記第１のノードと電源電圧Ｅ（例えば、正電源
電圧Ｖｃｃあるいは接地電圧Ｖｓｓ）との間に接続さ
れ、該電源電圧Ｅと該第１のノード上の電圧Ｖ１との電
圧差Ｖｄ１（＝Ｅ−Ｖ１）に応じて容量値が変化する第
１の可変容量手段と、前記第２のノードと前記電源電圧
Ｅとの間に接続され、該電源電圧Ｅと該第２のノード上
の電圧Ｖ２との電圧差Ｖｄ２（＝Ｅ−Ｖ２）に応じて容
量値が変化する第２の可変容量手段と、出力周波数制御
用の外部制御電圧Ｖｃが与えられると、前記電源電圧Ｅ
と該外部制御電圧Ｖｃとの電圧差（Ｅ−Ｖｃ）を求めて
内部制御電圧Ｖｉを生成し、この内部制御電圧Ｖｉを前
記第１のノード及び前記第２のノードに供給する制御電
圧供給手段とを、備えている。そして、前記論理ゲー
ト、前記抵抗手段、前記第１、第２の固定容量手段、前
記第１、第２の可変容量手段、及び前記制御電圧供給手
段を半導体集積回路で構成している。
アな増幅特性を有する論理ゲートと、前記論理ゲートの
入・出力端子間に接続され、発振の動作点を決めるバイ
アス用の抵抗手段と、前記論理ゲートの入・出力端子間
に接続された圧電発振子と、前記論理ゲートの入力端子
と第１のノードとの間に接続された直流遮断用の第１の
固定容量手段と、前記論理ゲートの出力端子と第２のノ
ードとの間に接続された直流遮断用の第２の固定容量手
段と、前記第１のノードと電源電圧Ｅ（例えば、正電源
電圧Ｖｃｃあるいは接地電圧Ｖｓｓ）との間に接続さ
れ、該電源電圧Ｅと該第１のノード上の電圧Ｖ１との電
圧差Ｖｄ１（＝Ｅ−Ｖ１）に応じて容量値が変化する第
１の可変容量手段と、前記第２のノードと前記電源電圧
Ｅとの間に接続され、該電源電圧Ｅと該第２のノード上
の電圧Ｖ２との電圧差Ｖｄ２（＝Ｅ−Ｖ２）に応じて容
量値が変化する第２の可変容量手段と、出力周波数制御
用の外部制御電圧Ｖｃが与えられると、前記電源電圧Ｅ
と該外部制御電圧Ｖｃとの電圧差（Ｅ−Ｖｃ）を求めて
内部制御電圧Ｖｉを生成し、この内部制御電圧Ｖｉを前
記第１のノード及び前記第２のノードに供給する制御電
圧供給手段とを、備えている。そして、前記論理ゲー
ト、前記抵抗手段、前記第１、第２の固定容量手段、前
記第１、第２の可変容量手段、及び前記制御電圧供給手
段を半導体集積回路で構成している。
【００１０】請求項４の発明は、請求項３のＶＣＯにお
いて、前記電源電圧Ｅは、正電源電圧Ｖｃｃで構成し、
前記第１の可変容量手段は、前記正電源電圧Ｖｃｃが印
加される第１のＮ型不純物層と、前記第１のＮ型不純物
層内に形成され、前記第１のノードに接続された第１の
Ｐ型不純物層との、ＰＮ構造からなる第１のバリキャッ
プで構成している。さらに、前記第２の可変容量手段
は、前記正電源電圧Ｖｃｃが印加される第２のＮ型不純
物層と、前記第２のＮ型不純物層内に形成され、前記第
２のノードに接続された第２のＰ型不純物層との、ＰＮ
構造からなる第２のバリキャップで構成している。請求
項５の発明は、請求項１、２、３又は４のＶＣＯにおい
て、前記制御電圧供給手段は、第１及び第２の電極を有
し、該第１の電極に前記外部制御電圧Ｖｃが印加される
入力抵抗と、前記電源電圧ＥをＥ・１／２に分圧して出
力する分圧回路と、前記入力抵抗の第２の電極に接続さ
れた逆相入力端子、前記分圧回路の出力側に接続された
正相入力端子、及び前記内部制御電圧Ｖｉを出力する出
力端子を有する演算増幅器と、前記演算増幅器の逆相入
力端子と出力端子との間に接続され、前記入力抵抗と同
一の抵抗値を有する帰還抵抗とを、備えている。
いて、前記電源電圧Ｅは、正電源電圧Ｖｃｃで構成し、
前記第１の可変容量手段は、前記正電源電圧Ｖｃｃが印
加される第１のＮ型不純物層と、前記第１のＮ型不純物
層内に形成され、前記第１のノードに接続された第１の
Ｐ型不純物層との、ＰＮ構造からなる第１のバリキャッ
プで構成している。さらに、前記第２の可変容量手段
は、前記正電源電圧Ｖｃｃが印加される第２のＮ型不純
物層と、前記第２のＮ型不純物層内に形成され、前記第
２のノードに接続された第２のＰ型不純物層との、ＰＮ
構造からなる第２のバリキャップで構成している。請求
項５の発明は、請求項１、２、３又は４のＶＣＯにおい
て、前記制御電圧供給手段は、第１及び第２の電極を有
し、該第１の電極に前記外部制御電圧Ｖｃが印加される
入力抵抗と、前記電源電圧ＥをＥ・１／２に分圧して出
力する分圧回路と、前記入力抵抗の第２の電極に接続さ
れた逆相入力端子、前記分圧回路の出力側に接続された
正相入力端子、及び前記内部制御電圧Ｖｉを出力する出
力端子を有する演算増幅器と、前記演算増幅器の逆相入
力端子と出力端子との間に接続され、前記入力抵抗と同
一の抵抗値を有する帰還抵抗とを、備えている。
【００１１】請求項１及び２の発明によれば、以上のよ
うにＶＣＯを構成したので、外部制御電圧Ｖｃが制御電
圧供給手段に与えられると、該制御電圧供給手段で内部
制御電圧Ｖｉ（＝Ｅ−Ｖｃ）が生成され、この内部制御
電圧Ｖｉが可変容量手段側に供給される。すると、可変
容量手段には、電源電圧Ｅと内部制御電圧Ｖｉとの電圧
差Ｖｄ（＝Ｅ−Ｖｉ）、即ち電源電圧Ｅに依存しない外
部制御電圧Ｖｃが印加され、この外部制御電圧Ｖｃによ
って容量値が設定される。そして、論理ゲートの出力信
号で圧電発振子が励振され、該圧電発振子の出力信号が
可変容量手段によって論理ゲートに正帰還される。この
結果、ＶＣＯは圧電発振子の固有周波数で発振し、可変
容量手段の容量値に応じた出力周波数の出力電圧が、論
理ゲートの出力端子から出力される。
うにＶＣＯを構成したので、外部制御電圧Ｖｃが制御電
圧供給手段に与えられると、該制御電圧供給手段で内部
制御電圧Ｖｉ（＝Ｅ−Ｖｃ）が生成され、この内部制御
電圧Ｖｉが可変容量手段側に供給される。すると、可変
容量手段には、電源電圧Ｅと内部制御電圧Ｖｉとの電圧
差Ｖｄ（＝Ｅ−Ｖｉ）、即ち電源電圧Ｅに依存しない外
部制御電圧Ｖｃが印加され、この外部制御電圧Ｖｃによ
って容量値が設定される。そして、論理ゲートの出力信
号で圧電発振子が励振され、該圧電発振子の出力信号が
可変容量手段によって論理ゲートに正帰還される。この
結果、ＶＣＯは圧電発振子の固有周波数で発振し、可変
容量手段の容量値に応じた出力周波数の出力電圧が、論
理ゲートの出力端子から出力される。
【００１２】請求項３及び４の発明によれば、外部制御
電圧Ｖｃが制御電圧供給手段に与えられると、該制御電
圧供給手段では内部制御電圧Ｖｉ（＝Ｅ−Ｖｃ）を生成
し、この内部制御電圧Ｖｉを第１及び第２のノードに供
給する。すると、第１及び第２の可変容量手段には、電
源電圧Ｅと第１、第２のノード上の電圧Ｖ１，Ｖ２との
電圧差Ｖｄ１，Ｖｄ２、即ち電源電圧Ｅに依存しない外
部制御電圧Ｖｃが印加され、容量値が設定される。そし
て、論理ゲートの出力信号で圧電発振子が励振され、該
圧電発振子の出力信号が第１、第２の固定容量手段及び
第１、第２の可変容量手段によって論理ゲートに正帰還
される。この結果、ＶＣＯが圧電発振子の固有周波数で
発振していき、第１、第２の可変容量手段の容量値に応
じた出力周波数の出力電圧が、論理ゲートの出力端子か
ら出力される。請求項５の発明によれば、入力抵抗に外
部制御電圧Ｖｃが印加されると、この入力抵抗に流れる
電流が帰還抵抗を通して演算増幅器の出力端子側へ流れ
る。この演算増幅器の働きにより、正相入力端子と逆相
入力端子とに同一の電圧が印加され、該演算増幅器の出
力端子から内部制御電圧Ｖｉ（＝Ｅ−Ｖｃ）が出力さ
れ、これが可変容量手段側に供給される。
電圧Ｖｃが制御電圧供給手段に与えられると、該制御電
圧供給手段では内部制御電圧Ｖｉ（＝Ｅ−Ｖｃ）を生成
し、この内部制御電圧Ｖｉを第１及び第２のノードに供
給する。すると、第１及び第２の可変容量手段には、電
源電圧Ｅと第１、第２のノード上の電圧Ｖ１，Ｖ２との
電圧差Ｖｄ１，Ｖｄ２、即ち電源電圧Ｅに依存しない外
部制御電圧Ｖｃが印加され、容量値が設定される。そし
て、論理ゲートの出力信号で圧電発振子が励振され、該
圧電発振子の出力信号が第１、第２の固定容量手段及び
第１、第２の可変容量手段によって論理ゲートに正帰還
される。この結果、ＶＣＯが圧電発振子の固有周波数で
発振していき、第１、第２の可変容量手段の容量値に応
じた出力周波数の出力電圧が、論理ゲートの出力端子か
ら出力される。請求項５の発明によれば、入力抵抗に外
部制御電圧Ｖｃが印加されると、この入力抵抗に流れる
電流が帰還抵抗を通して演算増幅器の出力端子側へ流れ
る。この演算増幅器の働きにより、正相入力端子と逆相
入力端子とに同一の電圧が印加され、該演算増幅器の出
力端子から内部制御電圧Ｖｉ（＝Ｅ−Ｖｃ）が出力さ
れ、これが可変容量手段側に供給される。
【００１３】
【発明の実施の形態】第１の実施形態 １は、本発明の第１の実施形態を示すＶＣＸＯの回路図
である。このＶＣＸＯは、出力周波数制御用の外部制御
電圧Ｖｃを入力し、内部制御電圧Ｖｉを生成して出力す
る制御電圧供給手段（例えば、制御電圧供給部）１０
と、該内部制御電圧Ｖｉに応じた出力周波数ｆの出力電
圧Ｖｏを出力ノードＮｏから出力する発振手段（例え
ば、発振部）２０とで、構成されている。制御電圧供給
部１０は、抵抗値Ｒ１１の入力抵抗１１と、抵抗値Ｒ
１２の分圧抵抗１２及び抵抗値Ｒ１３の分圧抵抗１３か
らなる分圧回路と、平滑用コンデンサ１４と、演算増幅
器１５と、抵抗値Ｒ１６の帰還抵抗１６とを、有してい
る。第１及び第２の電極を有する入力抵抗１１の該第１
の電極には、外部制御電圧Ｖｃが印加され、該第２の電
極が演算増幅器１５の逆相入力端子に接続されている。
分圧回路を構成する２つの分圧抵抗１２，１３は、電源
電圧Ｅ（例えば、正電源電圧Ｖｃｃ）と接地電圧Ｖｓｓ
との間に直列に接続され、この直列接続点から基準電圧
Ｖｒを出力して演算増幅器１５の正相入力端子に与える
ようになっている。分圧抵抗１３には、平滑用コンデン
サ１４が並列に接続されている。演算増幅器１５の逆相
入力端子と出力端子との間には、帰還抵抗１６が接続さ
れ、該出力端子から内部制御電圧Ｖｉを出力し、発振部
２０に与えるようになっている。
である。このＶＣＸＯは、出力周波数制御用の外部制御
電圧Ｖｃを入力し、内部制御電圧Ｖｉを生成して出力す
る制御電圧供給手段（例えば、制御電圧供給部）１０
と、該内部制御電圧Ｖｉに応じた出力周波数ｆの出力電
圧Ｖｏを出力ノードＮｏから出力する発振手段（例え
ば、発振部）２０とで、構成されている。制御電圧供給
部１０は、抵抗値Ｒ１１の入力抵抗１１と、抵抗値Ｒ
１２の分圧抵抗１２及び抵抗値Ｒ１３の分圧抵抗１３か
らなる分圧回路と、平滑用コンデンサ１４と、演算増幅
器１５と、抵抗値Ｒ１６の帰還抵抗１６とを、有してい
る。第１及び第２の電極を有する入力抵抗１１の該第１
の電極には、外部制御電圧Ｖｃが印加され、該第２の電
極が演算増幅器１５の逆相入力端子に接続されている。
分圧回路を構成する２つの分圧抵抗１２，１３は、電源
電圧Ｅ（例えば、正電源電圧Ｖｃｃ）と接地電圧Ｖｓｓ
との間に直列に接続され、この直列接続点から基準電圧
Ｖｒを出力して演算増幅器１５の正相入力端子に与える
ようになっている。分圧抵抗１３には、平滑用コンデン
サ１４が並列に接続されている。演算増幅器１５の逆相
入力端子と出力端子との間には、帰還抵抗１６が接続さ
れ、該出力端子から内部制御電圧Ｖｉを出力し、発振部
２０に与えるようになっている。
【００１４】発振部２０は、内部制御値電圧Ｖｉを入力
する入力抵抗２１，２２と、直流遮断用の第１の固定容
量手段（例えば、コンデンサ）２３と、直流遮断用の第
２の固定容量手段（例えば、コンデンサ）２４と、リニ
アな増幅特性を有する論理ゲート（例えば、インバー
タ）２５と、発振の動作点を決めるバイアス用の抵抗手
段（例えば、抵抗）２６と、固有周波数で発振する圧電
発振子（例えば、水晶発振子）２７と、電圧差Ｖｄ１に
応じて容量値Ｃ２８が変化する第１の可変容量手段（例
えば、バリキャップ）２８と、電圧差Ｖｄ２に応じて容
量値Ｃ２９が変化する第２の可変容量手段（例えば、バ
リキャップ）２９とを、有している。入力抵抗２１，２
２は、内部制御電圧Ｖｉを入力して第１、第２のノード
Ｎ１，Ｎ２に与える抵抗である。第１のノードＮ１に
は、コンデンサ２３を介してインバータ２５の入力端子
が接続され、さらに第２のノードＮ２には、コンデンサ
２４を介してインバータ２５の出力端子側の出力ノード
Ｎｏが接続されている。インバータ２５の入力端子と出
力端子側の出力ノードＮｏとの間には、バイアス用抵抗
２６と水晶発振子２７とが並列に接続されている。な
お、出力ノードＮｏには、図示しないが波形整形用の出
力バッファ等が接続されることもある。ノードＮ１に
は、バリキャップ２８のアノードが接続され、このカソ
ードが電源電圧Ｅ（例えば、正電源電圧Ｖｃｃ）に接続
されている。さらに、ノードＮ２には、バリキャップ２
９のアノードが接続され、このカソードが電源電圧Ｅ
（例えば、正電源電圧Ｖｃｃ）に接続されている。
する入力抵抗２１，２２と、直流遮断用の第１の固定容
量手段（例えば、コンデンサ）２３と、直流遮断用の第
２の固定容量手段（例えば、コンデンサ）２４と、リニ
アな増幅特性を有する論理ゲート（例えば、インバー
タ）２５と、発振の動作点を決めるバイアス用の抵抗手
段（例えば、抵抗）２６と、固有周波数で発振する圧電
発振子（例えば、水晶発振子）２７と、電圧差Ｖｄ１に
応じて容量値Ｃ２８が変化する第１の可変容量手段（例
えば、バリキャップ）２８と、電圧差Ｖｄ２に応じて容
量値Ｃ２９が変化する第２の可変容量手段（例えば、バ
リキャップ）２９とを、有している。入力抵抗２１，２
２は、内部制御電圧Ｖｉを入力して第１、第２のノード
Ｎ１，Ｎ２に与える抵抗である。第１のノードＮ１に
は、コンデンサ２３を介してインバータ２５の入力端子
が接続され、さらに第２のノードＮ２には、コンデンサ
２４を介してインバータ２５の出力端子側の出力ノード
Ｎｏが接続されている。インバータ２５の入力端子と出
力端子側の出力ノードＮｏとの間には、バイアス用抵抗
２６と水晶発振子２７とが並列に接続されている。な
お、出力ノードＮｏには、図示しないが波形整形用の出
力バッファ等が接続されることもある。ノードＮ１に
は、バリキャップ２８のアノードが接続され、このカソ
ードが電源電圧Ｅ（例えば、正電源電圧Ｖｃｃ）に接続
されている。さらに、ノードＮ２には、バリキャップ２
９のアノードが接続され、このカソードが電源電圧Ｅ
（例えば、正電源電圧Ｖｃｃ）に接続されている。
【００１５】このようなＶＣＸＯは、例えば、水晶発振
子２７を除いた全ての回路素子が、同一の半導体基板上
に形成されて半導体集積回路で構成されている。２つの
バリキャップ２８，２９は、同一の構造をなし、この一
方（例えば、２８）の構造例を図６に示す。図６は、図
１中のバリキャップ２８の概略の断面構造図である。例
えば、図１のＶＣＸＯが形成されるＮ型半導体基板３１
内には、Ｎ型不純物層からなるＮウエル（バリキャップ
２８のカソードに相当）３２が形成されている。Ｎウエ
ル３２内には、Ｐ＋型不純物層（バリキャップ２８のア
ノードに相当）３３と、オーミックコンタクト用のＮ＋
型不純物層３４とが形成されている。Ｐ＋型不純物層３
３とＮウエル３２とで、バリキャップ２８が構成され、
該Ｐ＋型不純物層３３が図１のアノードＮ１に接続さ
れ、該Ｎ＋型不純物層３４に電源電圧Ｖｃｃが印加され
るようになっている。このような構造のバリキャップ２
８では、高い定数値を有している（例えば、α＝０．８
〜０．９程度）。
子２７を除いた全ての回路素子が、同一の半導体基板上
に形成されて半導体集積回路で構成されている。２つの
バリキャップ２８，２９は、同一の構造をなし、この一
方（例えば、２８）の構造例を図６に示す。図６は、図
１中のバリキャップ２８の概略の断面構造図である。例
えば、図１のＶＣＸＯが形成されるＮ型半導体基板３１
内には、Ｎ型不純物層からなるＮウエル（バリキャップ
２８のカソードに相当）３２が形成されている。Ｎウエ
ル３２内には、Ｐ＋型不純物層（バリキャップ２８のア
ノードに相当）３３と、オーミックコンタクト用のＮ＋
型不純物層３４とが形成されている。Ｐ＋型不純物層３
３とＮウエル３２とで、バリキャップ２８が構成され、
該Ｐ＋型不純物層３３が図１のアノードＮ１に接続さ
れ、該Ｎ＋型不純物層３４に電源電圧Ｖｃｃが印加され
るようになっている。このような構造のバリキャップ２
８では、高い定数値を有している（例えば、α＝０．８
〜０．９程度）。
【００１６】次に、図１に示すＶＣＸＯの動作を説明す
る。電源電圧Ｖｃｃが印加されると、該電源電圧Ｖｃｃ
が分圧抵抗１２，１３で分圧され、該分圧抵抗１２，１
３の直列接続点から基準電圧Ｖｒが出力され、演算増幅
器１５の正相入力端子へ与えられる。分圧抵抗１２，１
３の抵抗値をＲ１２＝Ｒ１３に設定しておくと、基準電
圧ＶｒはＶｃｃ・１／２となる。外部制御電圧Ｖｃが入
力抵抗１１に入力されると、この入力抵抗１１に流れる
電流Ｉが演算増幅器１５の逆相入力端子に入力され、さ
らに該演算増幅器１５の出力端子から出力される電流が
帰還抵抗１６を介して該演算増幅器１５の逆相入力端子
にフィードバックされる。この演算増幅器１５の働きに
より、該演算増幅器１５の正相入力端子と逆相入力端子
には同一の基準電圧Ｖｒが印加されることになる。この
とき、入力抵抗１１に流れる電流は、次式（２）で表わ
され、この電流Ｉが帰還抵抗１６を介して演算増幅器１
５の出力端子側へ流れる。 Ｉ＝（Ｖｃ−Ｖｒ）／Ｒ１１＝（Ｖｒ−Ｖｉ）／Ｒ１６ ・・・（２） 入力抵抗１１と帰還抵抗１６の抵抗値をＲ１１＝Ｒ１６
に設定しておくと、（２）式は次式（３）のようにな
り、演算増幅器１５の出力端子から内部制御電圧Ｖｉが
出力され、発振部２０の入力抵抗２１，２２を介してノ
ードＮ１，Ｎ２へ供給される。 Ｖｉ＝（Ｖｃ−Ｖｒ）＋Ｖｒ ＝−Ｖｃ＋２Ｖｒ ＝−Ｖｃ＋Ｖｃｃ ・・・（３） 内部制御電圧ＶｉがノードＮ１，Ｎ２に供給されると、
各バリキャップ２８，２９には、次式（４）で示される
ような、電圧差Ｖｄ１＝Ｖｄ２がそれぞれ印加される。 Ｖｄ１＝Ｖｄ２＝Ｖｃｃ−Ｖｉ ＝Ｖｃ ・・・（４） 即ち、各バリキャップ２８，２９の両電極間には、電源
電圧Ｖｃｃの影響を受けない外部制御電圧Ｖｃそのもの
が印加されることになる。このような制御電圧Ｖｃが各
バリキャップ２８，２９の両電極間に印加されると、
（１）式で示すように、この制御電圧Ｖｃによって各バ
リキャップ２８，２９の容量値Ｃ２８＝Ｃ２９が設定さ
れる。そして、発振部２０では、インバータ２５の出力
信号によって水晶発振子２７が励振され、該水晶発振子
２７の出力信号がコンデンサ２３，２４及びバリキャッ
プ２８，２９によってインバータ２５に正帰還され、該
発振部２０が水晶発振子２７の固有周波数で発振する。
この結果、バリキャップ２８，２９の容量値Ｃ２８，Ｃ
２９に応じた出力周波数ｆの出力電圧Ｖｏが、出力ノー
ドＮｏから出力される。
る。電源電圧Ｖｃｃが印加されると、該電源電圧Ｖｃｃ
が分圧抵抗１２，１３で分圧され、該分圧抵抗１２，１
３の直列接続点から基準電圧Ｖｒが出力され、演算増幅
器１５の正相入力端子へ与えられる。分圧抵抗１２，１
３の抵抗値をＲ１２＝Ｒ１３に設定しておくと、基準電
圧ＶｒはＶｃｃ・１／２となる。外部制御電圧Ｖｃが入
力抵抗１１に入力されると、この入力抵抗１１に流れる
電流Ｉが演算増幅器１５の逆相入力端子に入力され、さ
らに該演算増幅器１５の出力端子から出力される電流が
帰還抵抗１６を介して該演算増幅器１５の逆相入力端子
にフィードバックされる。この演算増幅器１５の働きに
より、該演算増幅器１５の正相入力端子と逆相入力端子
には同一の基準電圧Ｖｒが印加されることになる。この
とき、入力抵抗１１に流れる電流は、次式（２）で表わ
され、この電流Ｉが帰還抵抗１６を介して演算増幅器１
５の出力端子側へ流れる。 Ｉ＝（Ｖｃ−Ｖｒ）／Ｒ１１＝（Ｖｒ−Ｖｉ）／Ｒ１６ ・・・（２） 入力抵抗１１と帰還抵抗１６の抵抗値をＲ１１＝Ｒ１６
に設定しておくと、（２）式は次式（３）のようにな
り、演算増幅器１５の出力端子から内部制御電圧Ｖｉが
出力され、発振部２０の入力抵抗２１，２２を介してノ
ードＮ１，Ｎ２へ供給される。 Ｖｉ＝（Ｖｃ−Ｖｒ）＋Ｖｒ ＝−Ｖｃ＋２Ｖｒ ＝−Ｖｃ＋Ｖｃｃ ・・・（３） 内部制御電圧ＶｉがノードＮ１，Ｎ２に供給されると、
各バリキャップ２８，２９には、次式（４）で示される
ような、電圧差Ｖｄ１＝Ｖｄ２がそれぞれ印加される。 Ｖｄ１＝Ｖｄ２＝Ｖｃｃ−Ｖｉ ＝Ｖｃ ・・・（４） 即ち、各バリキャップ２８，２９の両電極間には、電源
電圧Ｖｃｃの影響を受けない外部制御電圧Ｖｃそのもの
が印加されることになる。このような制御電圧Ｖｃが各
バリキャップ２８，２９の両電極間に印加されると、
（１）式で示すように、この制御電圧Ｖｃによって各バ
リキャップ２８，２９の容量値Ｃ２８＝Ｃ２９が設定さ
れる。そして、発振部２０では、インバータ２５の出力
信号によって水晶発振子２７が励振され、該水晶発振子
２７の出力信号がコンデンサ２３，２４及びバリキャッ
プ２８，２９によってインバータ２５に正帰還され、該
発振部２０が水晶発振子２７の固有周波数で発振する。
この結果、バリキャップ２８，２９の容量値Ｃ２８，Ｃ
２９に応じた出力周波数ｆの出力電圧Ｖｏが、出力ノー
ドＮｏから出力される。
【００１７】以上のように、この第１の実施形態では、
次の（ａ）〜（ｃ）のような効果がある。 （ａ） 電源電圧Ｖｃｃが消去された外部制御電圧Ｖｃ
が、電圧差Ｖｄ１＝Ｖｄ２として各バリキャップ２８，
２９に印加されてこれらの各バリキャップ２８，２９の
容量値Ｃ２８＝Ｃ２９が設定され、これに応じた出力周
波数ｆが出力電圧Ｖｏとして出力ノードＮｏから出力さ
れる。そのため、ノイズ等によって電源電圧Ｖｃｃが変
動しても、この電源電圧Ｖｃｃの変動に影響されない外
部制御電圧Ｖｃそのものが各バリキャップ２８，２９に
印加されるので、出力周波数ｆの周波数変動量を低減で
きる。 （ｂ） バリキャップ２８，２９のカソード側を電源電
圧Ｖｃｃに接続した図６のような素子構造を採用してい
るため、これらのバリキャップ２８，２９の定数αが大
きくなる（例えば、α＝０．８〜０．９程度）。この結
果、図５に示すように、従来のものよりも周波数可変幅
を広くすることができる。 （ｃ） インバータ２５の入力側と出力側の両方にバリ
キャップ２８，２９を設け、該インバータ２５に対する
帰還回路中の容量値Ｃ２８，Ｃ２９を変化させて出力周
波数ｆを可変するようにしているので、周波数調整幅を
より広くすることができる。このため、非常に大きな周
波数変化を必要とするＶＣＸＯや、きわめて低電圧で使
用するＶＣＸＯ等に適している。
次の（ａ）〜（ｃ）のような効果がある。 （ａ） 電源電圧Ｖｃｃが消去された外部制御電圧Ｖｃ
が、電圧差Ｖｄ１＝Ｖｄ２として各バリキャップ２８，
２９に印加されてこれらの各バリキャップ２８，２９の
容量値Ｃ２８＝Ｃ２９が設定され、これに応じた出力周
波数ｆが出力電圧Ｖｏとして出力ノードＮｏから出力さ
れる。そのため、ノイズ等によって電源電圧Ｖｃｃが変
動しても、この電源電圧Ｖｃｃの変動に影響されない外
部制御電圧Ｖｃそのものが各バリキャップ２８，２９に
印加されるので、出力周波数ｆの周波数変動量を低減で
きる。 （ｂ） バリキャップ２８，２９のカソード側を電源電
圧Ｖｃｃに接続した図６のような素子構造を採用してい
るため、これらのバリキャップ２８，２９の定数αが大
きくなる（例えば、α＝０．８〜０．９程度）。この結
果、図５に示すように、従来のものよりも周波数可変幅
を広くすることができる。 （ｃ） インバータ２５の入力側と出力側の両方にバリ
キャップ２８，２９を設け、該インバータ２５に対する
帰還回路中の容量値Ｃ２８，Ｃ２９を変化させて出力周
波数ｆを可変するようにしているので、周波数調整幅を
より広くすることができる。このため、非常に大きな周
波数変化を必要とするＶＣＸＯや、きわめて低電圧で使
用するＶＣＸＯ等に適している。
【００１８】第２の実施形態 図７は、本発明の第２の実施形態を示すＶＣＸＯにおけ
る発振部の回路図であり、第１の実施形態を示す図１中
の要素と共通の要素には共通の符号が付されている。こ
のＶＣＸＯの発振部では、図１のインバータ２５の出力
側の入力抵抗２２及びバリキャップ２９を省略し、内部
制御電圧Ｖｉによって１つのバリキャップ２８の容量値
Ｃ２８のみを可変するような構成になっている。このよ
うな構成の発振部では、図１の演算増幅器１５の出力端
子から供給される内部制御電圧Ｖｉが、入力抵抗２１を
通してノードＮ１に供給され、バリキャップ２８に電圧
差Ｖｄ１（＝Ｖｃ）が印加される。これにより、バリキ
ャップ２８の容量値Ｃ２８が設定される。そして、水晶
発振子２７の出力信号がコンデンサ２３，２４及びバリ
キャップ２８によってインバータ２５に帰還され、該水
晶発振子２７が固有周波数で発振する。そのため、内制
御電圧Ｖｉによって設定された出力周波数ｆの出力電圧
Ｖｏが、出力ノードＮｏから出力される。この第２の実
施形態の発振部では、第１の実施形態の効果（ａ），
（ｂ）と同様の効果を有している。さらに、この発振部
では、１つのバリキャップ２８によって周波数を調整す
るようにしているので、第１の実施形態よりも周波数調
整幅が狭いが、入力抵抗２２及びバリキャップ２９の省
略により、回路構成がより簡単になる。
る発振部の回路図であり、第１の実施形態を示す図１中
の要素と共通の要素には共通の符号が付されている。こ
のＶＣＸＯの発振部では、図１のインバータ２５の出力
側の入力抵抗２２及びバリキャップ２９を省略し、内部
制御電圧Ｖｉによって１つのバリキャップ２８の容量値
Ｃ２８のみを可変するような構成になっている。このよ
うな構成の発振部では、図１の演算増幅器１５の出力端
子から供給される内部制御電圧Ｖｉが、入力抵抗２１を
通してノードＮ１に供給され、バリキャップ２８に電圧
差Ｖｄ１（＝Ｖｃ）が印加される。これにより、バリキ
ャップ２８の容量値Ｃ２８が設定される。そして、水晶
発振子２７の出力信号がコンデンサ２３，２４及びバリ
キャップ２８によってインバータ２５に帰還され、該水
晶発振子２７が固有周波数で発振する。そのため、内制
御電圧Ｖｉによって設定された出力周波数ｆの出力電圧
Ｖｏが、出力ノードＮｏから出力される。この第２の実
施形態の発振部では、第１の実施形態の効果（ａ），
（ｂ）と同様の効果を有している。さらに、この発振部
では、１つのバリキャップ２８によって周波数を調整す
るようにしているので、第１の実施形態よりも周波数調
整幅が狭いが、入力抵抗２２及びバリキャップ２９の省
略により、回路構成がより簡単になる。
【００１９】なお、本発明は上記実施形態に限定され
ず、種々の変形が可能である。この変形例としては、例
えば次の（ｉ）〜(iii）のようなものがある。 （ｉ） 図８は、本発明の実施形態の変形例を示す図１
中のバリキャップ２８の概略の断面構造図である。この
図８では、Ｐ型半導体基板４１内に、Ｎ型不純物層から
なるＮウエル（バリキャップ２８のカソード側に相当）
４２が形成され、さらにこのＮウエル４２内に、Ｐ＋型
不純物層（バリキャップ２８のアノード側に相当）４３
と、オーミックコンタクト用のＮ＋型不純物層４４とが
形成されている。Ｐ＋型不純物層４３とＮウエル４２と
でバリキャップ２８が構成され、該Ｐ＋型不純物層４３
が図１あるいは図７のノードＮ１に接続され、さらに該
Ｎ＋型不純物層４４に電源電圧Ｖｃｃが印加されるよう
になっている。このような構造のバリキャップ２８で
は、図６の構造よりも定数値が小さいが（例えば、α＝
０．４程度）、それほど大きな周波数調整幅を必要とし
ない場合や、ＶＣＸＯの他の素子をＰ型半導体基板４１
上に形成する場合等に、この図８の構造を適用できる。
ず、種々の変形が可能である。この変形例としては、例
えば次の（ｉ）〜(iii）のようなものがある。 （ｉ） 図８は、本発明の実施形態の変形例を示す図１
中のバリキャップ２８の概略の断面構造図である。この
図８では、Ｐ型半導体基板４１内に、Ｎ型不純物層から
なるＮウエル（バリキャップ２８のカソード側に相当）
４２が形成され、さらにこのＮウエル４２内に、Ｐ＋型
不純物層（バリキャップ２８のアノード側に相当）４３
と、オーミックコンタクト用のＮ＋型不純物層４４とが
形成されている。Ｐ＋型不純物層４３とＮウエル４２と
でバリキャップ２８が構成され、該Ｐ＋型不純物層４３
が図１あるいは図７のノードＮ１に接続され、さらに該
Ｎ＋型不純物層４４に電源電圧Ｖｃｃが印加されるよう
になっている。このような構造のバリキャップ２８で
は、図６の構造よりも定数値が小さいが（例えば、α＝
０．４程度）、それほど大きな周波数調整幅を必要とし
ない場合や、ＶＣＸＯの他の素子をＰ型半導体基板４１
上に形成する場合等に、この図８の構造を適用できる。
【００２０】（ii） 図１に示す制御電圧供給部１０
は、従来の図２のような発振部にも適用可能である。例
えば、ノイズ等によって接地電圧Ｖｓｓ側が変動し、こ
れを防止するような場合、図２のバリキャップ６，７を
図９及び図１０に示すような断面構造にすることも可能
である。図９及び図１０は、本発明の実施形態の他の変
形例を示すバリキャップ６の概略の断面構造図である。
図９では、Ｎ型半導体基板５１内にＰウエル（バリキャ
ップ６のアノード側に相当）５２が形成され、このＰウ
エル５２内に、Ｎ＋型不純物層（バリキャップ６のカソ
ード側に相当）５３とオーミックコンタクト用のＰ＋型
不純物層５４とが形成されている。Ｐウエル５２とＮ＋
型不純物層５３とで、図２のバリキャップ６が構成さ
れ、該Ｎ＋型不純物層５３が図２のノードＮ１に接続さ
れ、さらに該Ｐ＋型不純物層５４に接地電圧Ｖｓｓが印
加されるようになっている。この素子構造では、定数α
が例えば０．４程度である。
は、従来の図２のような発振部にも適用可能である。例
えば、ノイズ等によって接地電圧Ｖｓｓ側が変動し、こ
れを防止するような場合、図２のバリキャップ６，７を
図９及び図１０に示すような断面構造にすることも可能
である。図９及び図１０は、本発明の実施形態の他の変
形例を示すバリキャップ６の概略の断面構造図である。
図９では、Ｎ型半導体基板５１内にＰウエル（バリキャ
ップ６のアノード側に相当）５２が形成され、このＰウ
エル５２内に、Ｎ＋型不純物層（バリキャップ６のカソ
ード側に相当）５３とオーミックコンタクト用のＰ＋型
不純物層５４とが形成されている。Ｐウエル５２とＮ＋
型不純物層５３とで、図２のバリキャップ６が構成さ
れ、該Ｎ＋型不純物層５３が図２のノードＮ１に接続さ
れ、さらに該Ｐ＋型不純物層５４に接地電圧Ｖｓｓが印
加されるようになっている。この素子構造では、定数α
が例えば０．４程度である。
【００２１】また、図１０では、Ｐ型半導体基板６１内
にＰウエル（バリキャップ６のアノード側に相当）６２
が形成され、このＰウエル６２内に、Ｎ＋型不純物層
（バリキャップ６のカソード側に相当）６３とオーミッ
クコンタクト用のＰ＋不純物層６４とが形成されてい
る。Ｐウエル６２とＮ＋型不純物層６３とで、図２のバ
リキャップ６が構成され、該Ｎ＋型不純物層６３が図２
のノードＮ１に接続され、さらに該Ｐ＋型不純物層６４
には接地電圧Ｖｓｓが印加されるようになっている。こ
の素子構造では、定数αが例えば０．４程度である。こ
のように、図９あるいは図１０の構造のバリキャップ
６，７に対して、図１の制御電圧供給部１０から内部制
御電圧Ｖｉを印加するようにした場合、接地電圧Ｖｓｓ
が消去された外部制御電圧Ｖｃが該バリキャップ６，７
の両電極間に印加される。そのため、接地電圧Ｖｓｓ側
がノイズ等によって変動する場合でも、出力周波数ｆの
変動量を低減できる。従って、本発明の実施形態では、
バリキャップ２８，２９（あるいはバリキャップ６，
７）の接続が電源電圧Ｖｃｃ側でも、あるいは接地電圧
Ｖｓｓ側でも、これらに拘ることなく回路構成ができる
という効果がある。
にＰウエル（バリキャップ６のアノード側に相当）６２
が形成され、このＰウエル６２内に、Ｎ＋型不純物層
（バリキャップ６のカソード側に相当）６３とオーミッ
クコンタクト用のＰ＋不純物層６４とが形成されてい
る。Ｐウエル６２とＮ＋型不純物層６３とで、図２のバ
リキャップ６が構成され、該Ｎ＋型不純物層６３が図２
のノードＮ１に接続され、さらに該Ｐ＋型不純物層６４
には接地電圧Ｖｓｓが印加されるようになっている。こ
の素子構造では、定数αが例えば０．４程度である。こ
のように、図９あるいは図１０の構造のバリキャップ
６，７に対して、図１の制御電圧供給部１０から内部制
御電圧Ｖｉを印加するようにした場合、接地電圧Ｖｓｓ
が消去された外部制御電圧Ｖｃが該バリキャップ６，７
の両電極間に印加される。そのため、接地電圧Ｖｓｓ側
がノイズ等によって変動する場合でも、出力周波数ｆの
変動量を低減できる。従って、本発明の実施形態では、
バリキャップ２８，２９（あるいはバリキャップ６，
７）の接続が電源電圧Ｖｃｃ側でも、あるいは接地電圧
Ｖｓｓ側でも、これらに拘ることなく回路構成ができる
という効果がある。
【００２２】(iii） インバータ２５は他の構成の論理
ゲートで構成したり、水晶発振子２７はセラミック発振
子等の他の圧電発振子で構成してもよい。バリキャップ
２８，２９は、文献２に記載されたような、固定容量と
ＭＯＳ抵抗とを直列に接続し、このＭＯＳ抵抗のゲート
を内部制御電圧Ｖｉによって制御することにより、周波
数を調整するような他の可変容量手段で構成してもよ
い。図７のバリキャップ２８は、インバータ２５の出力
側のみに設けてもよい。また、図１の制御電圧供給部
は、他の回路構成の制御電圧供給手段で構成してもよ
い。
ゲートで構成したり、水晶発振子２７はセラミック発振
子等の他の圧電発振子で構成してもよい。バリキャップ
２８，２９は、文献２に記載されたような、固定容量と
ＭＯＳ抵抗とを直列に接続し、このＭＯＳ抵抗のゲート
を内部制御電圧Ｖｉによって制御することにより、周波
数を調整するような他の可変容量手段で構成してもよ
い。図７のバリキャップ２８は、インバータ２５の出力
側のみに設けてもよい。また、図１の制御電圧供給部
は、他の回路構成の制御電圧供給手段で構成してもよ
い。
【００２３】
【発明の効果】以上詳細に説明したように、本発明のう
ちの請求項１の発明は、制御電圧供給手段で生成された
内部制御電圧Ｖｉを可変容量手段側に供給するようにし
たので、電源電圧Ｅが消去された外部制御電圧Ｖｃが該
可変容量手段に印加される。このため、ノイズ等によっ
て電源電圧Ｅが変動しても、この電源電圧Ｅが消去され
た外部制御電圧Ｖｃによって可変容量手段の容量値が変
化するので、該電源電圧Ｅの変動による出力周波数の変
動量を低減できる。請求項２の発明によれば、正電源電
圧Ｖｃｃが印加されるＮ型不純物層と内部制御電圧Ｖｉ
が印加されるＰ型不純物層とでバリキャップを構成した
ので、定数αが大きくなり、これによって周波数可変幅
を広くすることができる。請求項３の発明によれば、論
理ゲートの入力端子側と出力端子側との両方に第１と第
２の可変容量手段を設けて周波数を調整するようにした
ので、周波数調整幅をより広くできる。このため、非常
に大きな周波数変化を必要とするＶＣＯや、きわめて低
電圧で使用するＶＣＯ等に適している。請求項４の発明
によれば、第１、第２の可変容量手段を第１、第２のバ
リキャップでそれぞれ構成したので、請求項２の発明と
同様に、周波数可変幅を広くすることができる。請求項
５の発明によれば、制御電圧供給手段を演算増幅器等を
用いて構成したので、安定した内部制御電圧Ｖｉを生成
することができる。
ちの請求項１の発明は、制御電圧供給手段で生成された
内部制御電圧Ｖｉを可変容量手段側に供給するようにし
たので、電源電圧Ｅが消去された外部制御電圧Ｖｃが該
可変容量手段に印加される。このため、ノイズ等によっ
て電源電圧Ｅが変動しても、この電源電圧Ｅが消去され
た外部制御電圧Ｖｃによって可変容量手段の容量値が変
化するので、該電源電圧Ｅの変動による出力周波数の変
動量を低減できる。請求項２の発明によれば、正電源電
圧Ｖｃｃが印加されるＮ型不純物層と内部制御電圧Ｖｉ
が印加されるＰ型不純物層とでバリキャップを構成した
ので、定数αが大きくなり、これによって周波数可変幅
を広くすることができる。請求項３の発明によれば、論
理ゲートの入力端子側と出力端子側との両方に第１と第
２の可変容量手段を設けて周波数を調整するようにした
ので、周波数調整幅をより広くできる。このため、非常
に大きな周波数変化を必要とするＶＣＯや、きわめて低
電圧で使用するＶＣＯ等に適している。請求項４の発明
によれば、第１、第２の可変容量手段を第１、第２のバ
リキャップでそれぞれ構成したので、請求項２の発明と
同様に、周波数可変幅を広くすることができる。請求項
５の発明によれば、制御電圧供給手段を演算増幅器等を
用いて構成したので、安定した内部制御電圧Ｖｉを生成
することができる。
【図１】本発明の第１の実施形態を示すＶＣＸＯの回路
図である。
図である。
【図２】従来のＶＣＸＯの回路図である。
【図３】図２の制御電圧・容量値の特性図である。
【図４】図２の負荷容量・周波数変化率の特性図であ
る。
る。
【図５】図２の制御電圧・周波数変化率の特性図であ
る。
る。
【図６】図１中のバリキャップの概略の断面構造図であ
る。
る。
【図７】本発明の第２の実施形態を示すＶＣＸＯにおけ
る発振部の回路図である。
る発振部の回路図である。
【図８】本発明の実施形態の変形例を示すバリキャップ
の概略の断面構造図である。
の概略の断面構造図である。
【図９】本発明の実施形態の他の変形例を示すバリキャ
ップの概略の断面構造図である。
ップの概略の断面構造図である。
【図１０】本発明の実施形態の他の変形例を示すバリキ
ャップの概略の断面構造図である。
ャップの概略の断面構造図である。
１０ 制御電圧供給部 １１ 入力抵抗 １２，１３ 分圧抵抗 １５ 演算増幅器 １６ 帰還抵抗 ２０ 発振部 ２３，２４ 直流遮断用コンデンサ ２５ インバータ ２６ バイアス用抵抗 ２７ 水晶発振子 ２８，２９ バリキャップ（可変容量ダイ
オード） ３１，５１ Ｎ型半導体基板 ３２，４２ Ｎウエル ３３，４３ Ｐ＋型不純物層 ４１，６１ Ｐ型半導体基板 ５２，６２ Ｐウエル ５３，６３ Ｎ＋型不純物層 Ｎ１，Ｎ２ 第１、第２のノード Ｎｏ 出力ノード Ｖｃ 外部制御電圧 Ｖｉ 内部制御電圧 Ｖｃｃ 正電源電圧 Ｖｓｓ 接地電圧
オード） ３１，５１ Ｎ型半導体基板 ３２，４２ Ｎウエル ３３，４３ Ｐ＋型不純物層 ４１，６１ Ｐ型半導体基板 ５２，６２ Ｐウエル ５３，６３ Ｎ＋型不純物層 Ｎ１，Ｎ２ 第１、第２のノード Ｎｏ 出力ノード Ｖｃ 外部制御電圧 Ｖｉ 内部制御電圧 Ｖｃｃ 正電源電圧 Ｖｓｓ 接地電圧
───────────────────────────────────────────────────── フロントページの続き (72)発明者 河野 修一 東京都狛江市和泉本町１丁目８番１号 キ ンセキ株式会社内 (72)発明者 志村 城 東京都狛江市和泉本町１丁目８番１号 キ ンセキ株式会社内
Claims (5)
- 【請求項１】 リニアな増幅特性を有する論理ゲート
と、 前記論理ゲートの出力信号によって励振される圧電発振
子と、 前記圧電発振子と電源電圧Ｅとの間に接続され、該電源
電圧Ｅと内部制御電圧Ｖｉとの電圧差Ｖｄ（＝Ｅ−Ｖ
ｉ）に応じて容量値が変化して該圧電発振子の出力信号
を前記論理ゲートに正帰還させる可変容量手段と、 出力周波数制御用の外部制御電圧Ｖｃが与えられると、
前記電源電圧Ｅと該外部制御電圧Ｖｃとの電圧差（Ｅ−
Ｖｃ）を求めて前記内部制御電圧Ｖｉを生成し、この内
部制御電圧Ｖｉを前記可変容量手段側に供給する制御電
圧供給手段とを備え、 前記論理ゲート、前記可変容量手段、及び前記制御電圧
供給手段を半導体集積回路で構成したことを特徴とする
電圧制御発振器。 - 【請求項２】 前記電源電圧Ｅは、正電源電圧Ｖｃｃで
構成し、 前記可変容量手段は、前記正電源電圧Ｖｃｃが印加され
るＮ型不純物層と、前記Ｎ型不純物層内に形成され、前
記内部制御電圧Ｖｉが印加されるＰ型不純物層との、Ｐ
Ｎ構造からなる可変容量ダイオードで構成したことを特
徴とする請求項１記載の電圧制御発振器。 - 【請求項３】 リニアな増幅特性を有する論理ゲート
と、 前記論理ゲートの入・出力端子間に接続され、発振の動
作点を決めるバイアス用の抵抗手段と、 前記論理ゲートの入・出力端子間に接続された圧電発振
子と、 前記論理ゲートの入力端子と第１のノードとの間に接続
された直流遮断用の第１の固定容量手段と、 前記論理ゲートの出力端子と第２のノードとの間に接続
された直流遮断用の第２の固定容量手段と、 前記第１のノードと電源電圧Ｅとの間に接続され、該電
源電圧Ｅと該第１のノード上の電圧Ｖ１との電圧差Ｖｄ
１（＝Ｅ−Ｖ１）に応じて容量値が変化する第１の可変
容量手段と、 前記第２のノードと前記電源電圧Ｅとの間に接続され、
該電源電圧Ｅと該第２のノード上の電圧Ｖ２との電圧差
Ｖｄ２（＝Ｅ−Ｖ２）に応じて容量値が変化する第２の
可変容量手段と、 出力周波数制御用の外部制御電圧Ｖｃが与えられると、
前記電源電圧Ｅと該外部制御電圧Ｖｃとの電圧差（Ｅ−
Ｖｃ）を求めて内部制御電圧Ｖｉを生成し、この内部制
御電圧Ｖｉを前記第１のノード及び前記第２のノードに
供給する制御電圧供給手段とを備え、 前記論理ゲート、前記抵抗手段、前記第１、第２の固定
容量手段、前記第１、第２の可変容量手段、及び前記制
御電圧供給手段を半導体集積回路で構成したことを特徴
とする電圧制御発振器。 - 【請求項４】 前記電源電圧Ｅは、正電源電圧Ｖｃｃで
構成し、 前記第１の可変容量手段は、前記正電源電圧Ｖｃｃが印
加される第１のＮ型不純物層と、前記第１のＮ型不純物
層内に形成され、前記第１のノードに接続された第１の
Ｐ型不純物層との、ＰＮ構造からなる第１の可変容量ダ
イオードで構成し、 前記第２の可変容量手段は、前記正電源電圧Ｖｃｃが印
加される第２のＮ型不純物層と、前記第２のＮ型不純物
層内に形成され、前記第２のノードに接続された第２の
Ｐ型不純物層との、ＰＮ構造からなる第２の可変容量ダ
イオードで構成したことを特徴とする請求項３記載の電
圧制御発振器。 - 【請求項５】 前記制御電圧供給手段は、 第１及び第２の電極を有し、該第１の電極に前記外部制
御電圧Ｖｃが印加される入力抵抗と、 前記電源電圧ＥをＥ・１／２に分圧して出力する分圧回
路と、 前記入力抵抗の第２の電極に接続された逆相入力端子、
前記分圧回路の出力側に接続された正相入力端子、及び
前記内部制御電圧Ｖｉを出力する出力端子を有する演算
増幅器と、 前記演算増幅器の逆相入力端子と出力端子との間に接続
され、前記入力抵抗と同一の抵抗値を有する帰還抵抗と
を、備えたことを特徴とする請求項１、２、３又は４記
載の電圧制御発振器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16636196A JPH1013153A (ja) | 1996-06-26 | 1996-06-26 | 電圧制御発振器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16636196A JPH1013153A (ja) | 1996-06-26 | 1996-06-26 | 電圧制御発振器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1013153A true JPH1013153A (ja) | 1998-01-16 |
Family
ID=15829975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16636196A Withdrawn JPH1013153A (ja) | 1996-06-26 | 1996-06-26 | 電圧制御発振器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1013153A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010109124A (ko) * | 2000-05-29 | 2001-12-08 | 마치오 나카지마 | 전압-제어 수정 발진기 |
| JP2008211763A (ja) * | 2007-01-30 | 2008-09-11 | Epson Toyocom Corp | 圧電発振器 |
| JP2015061264A (ja) * | 2013-09-20 | 2015-03-30 | セイコーエプソン株式会社 | 発振回路、電子機器、移動体および発振回路の製造方法 |
-
1996
- 1996-06-26 JP JP16636196A patent/JPH1013153A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010109124A (ko) * | 2000-05-29 | 2001-12-08 | 마치오 나카지마 | 전압-제어 수정 발진기 |
| JP2008211763A (ja) * | 2007-01-30 | 2008-09-11 | Epson Toyocom Corp | 圧電発振器 |
| JP2015061264A (ja) * | 2013-09-20 | 2015-03-30 | セイコーエプソン株式会社 | 発振回路、電子機器、移動体および発振回路の製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030902 |