JPH10126781A - 復号化装置 - Google Patents

復号化装置

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JPH10126781A
JPH10126781A JP24683197A JP24683197A JPH10126781A JP H10126781 A JPH10126781 A JP H10126781A JP 24683197 A JP24683197 A JP 24683197A JP 24683197 A JP24683197 A JP 24683197A JP H10126781 A JPH10126781 A JP H10126781A
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Abstract

(57)【要約】 （修正有） 【課題】 １つのセグメントメモリを使用しても効果的
に復号化しうる可変長符号化された映像圧縮データを復
号化する復号化装置を提供する。 【解決手段】 １つのセグメントメモリ１００と、それ
ぞれのDCT ブロックに存在するMR/VR フラグを書込むア
ドレスを発生するMR/VRフラグ書込処理部１２と、MR/VR
フラグメモリ１１２のMR/VR フラグを読出すアドレス
を発生するMR/VR フラグ読出アドレス発生部１１６と、
ACデータを読出すアドレスを発生するACデータ読出アド
レス発生部１１４と、アドレス減少部１１８と、ランバ
ッファ、アンプバッファにラッチされるMR/VR データが
何番目のDCT ブロックに存在するかをカウントするDCT
ブロックカウンター１２４と、MRフラグまたはVRフラグ
が存在しないと次のDCT ブロックのラッチ前までのデー
タを"0" で満たすように制御するゼロフラグ処理部１８
と、前記ゼロフラグ処理部の制御により次のDCT ブロッ
クの復号前までのデータを"0" で満たして復号化するラ
ンレングス復号器１３０とを含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は可変長符号化された
映像圧縮データを復号化する復号化装置に係り、特に可
変長符号化されて固定領域、MR領域及びVR領域を含むフ
ォーマットで記録されたり、伝送されるデータを復号化
する復号化装置に関する。
【０００２】
【従来の技術】標準化された符号化データを記録するフ
ォーマットでは１フレーム画面を複数のセグメントに分
割し、分割されたそれぞれのセグメントを５つのマクロ
ブロックに分割し、分割されたそれぞれのマクロブロッ
クを６つのDCT ブロックに分割し、分割された４つのDC
T ブロックに輝度信号を記録し、残り２つのDCT ブロッ
クに色差信号を記録する形を取る。
【０００３】可変長符号化の結果、規定された固定領域
の長さを超えるコードはMR(Macroblock Remainder)デー
タとして同一なマクロブロックに属する他のDCT ブロッ
クの余白に記録され、同一なマクロブロックに属する他
のDCT ブロックの余白に記録しても余るデータはVR(Vid
eo Segment Remainder) データとして同一なセグメント
に属する他のマクロブロックの余白に記録される。同一
なセグメントに属する他のマクロブロックの余白に記録
してからも残ったコードは捨てることになる。なぜな
ら、ビデオセグメントは常に長さを固定させて符号化時
に独立された形態で処理するからである。
【０００４】このように記録されたビデオセグメント単
位の圧縮データは復号化時、まずDCT ブロック単位の固
定されたデータを全て復号化し、MRデータが存在すれば
MRデータを復号化し、VRデータが存在すればVRデータを
連続的に復号する。しかし、従来の復号化装置は復号化
する圧縮データを貯蔵する２つのメモリを具備して１つ
のメモリには現在処理中のセグメント単位のデータを貯
蔵し、他のメモリには次に処理するセグメント単位のデ
ータを貯蔵する。従って、２つのセグメントメモリを使
用することによりハードウェアの費用を増加させる問題
が発生される。
【０００５】
【発明が解決しようとする課題】本発明は前述した問題
点を解決するために創出されたものであって、１つのメ
モリにセグメント単位の有効な固定データ、MRデータ及
びVRデータと、各データの終了を知らせるエンドフラグ
を貯蔵し、1DCT単位別固定領域のデータを復号化した
後、連続されるMR/VR データの存在有無を示すMR/VR フ
ラグを用いてメモリに貯蔵された圧縮データを読出して
ランレングス復号化する復号化装置を提供することにあ
る。
【０００６】
【課題を解決するための手段】前記目的を達成する本発
明による復号化装置は、入力される１セグメント単位の
固定領域、MR領域及びVR領域のデータとエンドフラグ及
びそれに相応するアドレスを貯蔵し、連続に入力される
他のセグメント単位のデータを連続的に貯蔵しうる１つ
のセグメントメモリと、前記セグメントメモリに書込む
有効なACデータの個数をカウントし、ACデータを書込む
アドレスを発生し、入力データを処理して前記セグメン
トメモリに出力する入力データ処理部と、前記セグメン
トメモリに貯蔵された１セグメント同期区間に存在する
全てのMR/VR フラグをカウントしてそれぞれのDCT ブロ
ックに存在するMR/VR フラグを書込むアドレスを発生す
るMR/VR フラグ書込処理部と、前記MR/VR フラグ書込処
理部から発生されたMR/VRフラグとMR/VR フラグを書込
むアドレスを貯蔵するMR/VR フラグメモリと、前記MR/V
R フラグメモリに貯蔵されたMR/VR フラグを読出すため
のアドレスを発生するMR/VR フラグ読出アドレス発生部
と、開始絶対アドレスに基づき前記セグメントメモリに
貯蔵されたACデータを読出すためのアドレスを発生する
ACデータ読出アドレス発生部と、前記セグメントメモリ
から読出されたラン／アンプデータをラッチするための
ランバッファ部、アンプバッファ部と、前記セグメント
メモリから読出されたデータにランが存在しなくアンプ
データのみ存在する場合、次の領域のデータを読出す前
にラッチされたランとアンプとを削除させ、これにより
増加されたアドレスを減少させるアドレス減少部と、前
記MR/VR フラグ書込処理部からカウントされたMR/VR フ
ラグのうち、ラン／アンプバッファにラッチされるMR/V
R データが何番目のDCT ブロックに存在するかをカウン
トするDCT ブロックカウンターと、前記MR/VR フラグメ
モリからラッチ中のDCT ブロックにMR/VRデータの存在
有無の判断結果、MRフラグまたはVRフラグが存在しない
と次のDCTブロックのラッチ前までのデータを"0" で満
たすように制御するゼロフラグ処理部と、前記ラン／ア
ンプバッファにラッチされたデータをランレングス復号
し、前記ゼロフラグ処理部の制御により次のDCT ブロッ
クの復号前までのデータを"0" で満たして復号化するラ
ンレングス復号器とを含むことが望ましい。
【０００７】
【発明の実施の形態】以下、添付した図面に基づき本発
明を詳しく説明する。図１は本発明による復号化装置を
示した図であって、入力される１セグメント単位の固定
領域、MR領域及びVR領域のデータとエンドフラグ及びそ
れに相応するアドレスを貯蔵し、連続に入力される他の
セグメント単位のデータを連続的に貯蔵しうる１つのセ
グメントメモリ100 と、セグメントメモリ100 に書込む
有効なACデータの個数をカウントし、ACデータを書込む
アドレスを発生し、入力データを処理して前記セグメン
トメモリに出力する入力データ処理部10と、セグメント
メモリ100 に貯蔵された１セグメント同期区間に存在す
る全てのMR/VR フラグをカウントしてそれぞれのDCT ブ
ロックに存在するMR/VR フラグを書込むアドレスを発生
するMR/VR フラグ書込処理部12と、MR/VR フラグ書込処
理部12から発生されたMR/VR フラグとMR/VR フラグを書
込むアドレスを貯蔵するMR/VR フラグメモリ112 と、MR
/VR フラグメモリ112 に貯蔵されたMR/VR フラグを読出
すためのアドレスを発生するMR/VR フラグ読出アドレス
発生部116 と、開始絶対アドレスに基づきセグメントメ
モリ100 に貯蔵されたACデータを読出すためのアドレス
を発生するACデータ読出アドレス発生部14と、セグメン
トメモリ100 から読出されたラン／アンプデータをラッ
チするためのラン／アンプバッファ部16と、セグメント
メモリ100 から読出されたデータにランが存在せず、ア
ンプデータのみ存在する場合、次の領域のデータを読出
す前にラッチされたランとアンプを削除させ、これによ
り増加されたアドレスを減少させるアドレス減少部118
と、MR/VR 書込処理部12からカウントされたMR/VR フラ
グのうち、ラン／アンプバッファ部16にラッチされるMR
/VR データが何番目のDCT ブロックに存在するかをカウ
ントするDCT ブロックカウンター124 と、MR/VR フラグ
メモリ112 からラッチ中のDCT ブロックにMR/VR データ
の存在有無の判断結果、MRフラグまたはVRフラグが存在
しないと、次のDCT ブロックのラッチ前までのデータ
を"0" で満たすように制御するゼロフラグ処理部18と、
及びラン／アンプバッファ部16にラッチされたデータを
ランレングス復号化し、前記ゼロフラグ部18の制御によ
り次のDCT ブロックの復号前までのデータを"0" で満た
して復号化するランレングス復号器130 とよりなる。
【０００８】ここで、入力データ処理部10はセグメント
メモリ100 に書込む有効なACデータの個数をカウント
し、カウントされたACデータを書込むアドレスを発生す
るACデータ書込アドレス発生部102 と、入力データ（AC
データ、DCデータ、エンドフラグ）を18ビットデータに
作ってセグメントメモリ100 に出力する入力トランケー
ション部104 とを含む。
【０００９】MR/VR フラグ書込処理部12はメモリ100 に
貯蔵された１セグメント同期区間に存在する全てのMR/V
R フラグをカウントするMR/VR フラグカウンター106
と、MR/VR フラグカウンター106 からカウントされたMR
/VR フラグのうちそれぞれのDCT ブロックに存在するMR
/VR フラグを書込むアドレスを発生するMR/VR フラグ書
込アドレス発生部108 とを含む。
【００１０】ACデータ読出アドレス発生部14はセグメン
トメモリ100 から最初にリードする固定領域、MR領域及
びVR領域の開始アドレスを貯蔵する開始絶対アドレス貯
蔵部110 と、開始絶対アドレス貯蔵部110 から絶対アド
レスを入力してセグメントメモリ100 に貯蔵されたACデ
ータを読出すためのアドレスを発生するACデータ読出ア
ドレス発生部114 とを含む。
【００１１】ラン／アンプバッファ部16はセグメントメ
モリ100 から読出されたランデータをラッチするための
ランバッファ部120 と、セグメントメモリ100 から読出
されたアンプデータをラッチするためのアンプバッファ
部122 とを含む。ゼロフラグ処理部18はMR/VR フラグメ
モリ112 からラッチ中のDCT ブロックにMR/VR データの
存在有無を判断するフラグモード部126 と、フラグモー
ド部126の判断により、MRフラグまたはVRフラグが存在
しないと、次のDCT ブロックのラッチ前までのデータ
を"0" で満たすように制御するゼロフラグ部128 とを含
む。
【００１２】次いで、図１に示された装置の詳細な動作
を説明する。図２は図１に示されたセグメントメモリ10
0 に入力されるデータの形を示した図であり、図３はセ
グメントメモリ100 に貯蔵されたデータの形を示した図
である。図２に示されたランとアンプデータはACフラグ
を入力するACデータ書込アドレス発生部102 で発生され
たアドレスにより有効なデータのみがセグメントメモリ
100 に貯蔵され、エンドフラグは固定領域、MR領域、VR
領域の端部にデータの終了を示すために各々記録され
る。また、MR＿PRC とVR＿PRC はMR領域とVR領域との有
効区間を示すための信号であり、DCフラグは1DCTブロッ
クの開始を示す信号である。
【００１３】図３に示すように、本発明によるセグメン
トメモリ100 は有効な１セグメント単位のデータを貯蔵
し、余分の貯蔵空間が存在する大きさのメモリであっ
て、１セグメント単位の有効なデータが貯蔵された領域
の次に他のセグメントデータが連続的に貯蔵される。従
って、従来の復号化装置において、２つのセグメントメ
モリを使用したことに対し、本発明では１つのセグメン
トメモリを使用することによりハードウェアの費用を低
減させうる。
【００１４】入力トランケーション部104 から出力され
るデータはDC- フラグがローなら、DC(9ビット）、モー
ド(1ビット）、CLASS(２ビット）、QNO(４ビット）、DC
- フラグ、エンドフラグで構成され、DC- フラグがハイ
なら、ダミー(1ビット）、ラン(6ビット）、アンプ(9ビ
ット）、DC- フラグ、エンドフラグで構成される。固定
領域とMR領域及びVR領域から最初の開始アドレスを記憶
する開始絶対アドレス貯蔵部110 は現在処理されている
セグメントメモリの絶対アドレスと引続き記録される絶
対アドレスを記憶する２つのバッファを具備する。
【００１５】ACデータ読出アドレス発生部114 によりセ
グメントメモリ100 から読出されたデータがランバッフ
ァ部120 、アンプバッファ部122 にラッチされる時、ラ
ンバッファ部120 、アンプバッファ部122 にランが存在
すると（即ち、ランが０でなければ）、アドレスをホー
ルドしてランをダウンカウントした後、アドレスを増加
させ、この際アドレスホールド信号はACデータ読出アド
レス発生部114 に出力する。
【００１６】また、ACデータ読出アドレス発生部114 は
最初に固定領域の絶対アドレスを用いてセグメントメモ
リ100 に貯蔵されたデータを読出し、MR/VR フラグ読出
アドレス発生部116 によりMR/VR フラグメモリ112 から
読出されたMR/VR フラグの存在有無によりMR/VR 領域の
絶対アドレスにジャンプし、MR領域の絶対アドレスを有
してセグメントメモリ100 に貯蔵された該当アドレスの
MRデータを読出す。この際、固定領域の絶対アドレスは
MR領域のアドレスに移動される直前の固定領域の絶対ア
ドレスをアップデートする。MR領域からVR領域に処理手
順が繰越す時も前記のような過程を行う。このような過
程を通してランレングス復号器130 から復号化されるデ
ータは固定データのみ存在したり、固定データとMRデー
タ、または固定データとVRデータ、または固定データと
MRデータ及びVRデータが同時に存在しうる。
【００１７】ランバッファ部120 、アンプバッファ部12
2 は図４に示されたように、メモリ100 から読出された
データに対して内部に４つのバッファを使用して状態に
応じて値を保つ。この際、それぞれのバッファに貯蔵さ
れたデータの状態はアドレス変化によりセグメントメモ
リ100 に貯蔵された新たなデータに変更される。絶対ア
ドレス減少部118 はセグメントメモリ100 から読出され
てランバッファ部120 に貯蔵される固定領域のデータに
ランが存在する場合、固定領域のデータを処理し、MR領
域データまたはVR領域データ処理に変更される時、アド
レスホールド信号がACデータ読出アドレス発生部114 に
未だ至る前に増加されたアドレス領域のデータをラッチ
することになる。例えば、固定領域からMR領域に、また
は固定領域からVR領域にアドレスが変更される時、次の
固定領域の所望しないデータをもう１つ読出し、MR領
域、またはVR領域にアドレスがジャンプされる。このよ
うな場合を図５に示した。図５に示されたDCとアンプデ
ータ32及びランデータ１がそれであり、これは無視しう
る。従って、既に増加されたアドレスを減少させ、発生
されたランのリダンダンシーをDEL-フラグを用いて除去
させる。
【００１８】図６に示されたように、ゼロフラグ部128
ではフラグモード部126 の判断により、MRフラグまたは
VRフラグが存在しないと次のDCT ブロックのラッチ前ま
でのデータを"0" で満たすように制御し、ランレングス
復号器130 ではランバッファ部120 、アンプバッファ部
122 にラッチされたデータをランレングス復号化する
が、ゼロフラグ部128 の制御により次のDCT ブロックの
復号化前までのデータを"0" で満たして復号化する。
【００１９】
【発明の効果】前述したように本発明による復号化装置
は１つのセグメントメモリを使用しても効果的に復号化
しうる。
【図面の簡単な説明】
【図１】本発明による復号化装置を示した図である。
【図２】図１に示されたセグメントメモリに入力される
データの形を示した図である。
【図３】図１に示されたセグメントメモリに貯蔵された
データの形を示した図である。
【図４】図１に示されたランバッファ部、アンプバッフ
ァ部に入力されるデータにランが存在する場合を説明す
るための図である。
【図５】図１に示されたランバッファ部、アンプバッフ
ァ部に入力されるデータにランが存在しない場合を説明
するための図である。
【図６】図１に示されたゼロフラグ部の動作を説明する
ための図である。
【符号の説明】
１０ 入力データ処理部 １２ ＭＲ／ＶＲフラグ書込処理部 １４ ＡＣデータ読出アドレス発生部 １６ ラン／アンプバッファ部 １８ ゼロフラグ部 １００ セグメントメモリ １０２ ＡＣデータ書込アドレス発生部 １０４ 入力トランケーション部 １０６ ＭＲ／ＶＲフラグカウンター １０８ ＭＲ／ＶＲフラグ書込アドレス発生部 １１０ 開始絶対アドレス貯蔵部 １１２ ＭＲ／ＶＲフラグメモリ １１４ ＡＣデータ読出アドレス発生部 １１６ ＭＲ／ＶＲフラグ読出アドレス発生部 １１８ アドレス減少部 １２０ ランバッファ部 １２２ アンプバッファ部 １２４ ＤＣＴブロックカウンター １２６ フラグモード部 １２８ ゼロフラグ部 １３０ ランレングス復号器

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 入力される１セグメント単位の固定領
    域、MR領域及びVR領域のデータとエンドフラグ及びそれ
    に相応するアドレスを貯蔵し、連続に入力される他のセ
    グメント単位のデータを連続的に貯蔵しうる１つのセグ
    メントメモリと、 前記セグメントメモリに書込む有効なACデータの個数を
    カウントし、ACデータを書込むアドレスを発生し、入力
    データを処理して前記セグメントメモリに出力する入力
    データ処理部と、 前記セグメントメモリに貯蔵された１セグメント同期区
    間に存在する全てのMR/VR フラグをカウントしてそれぞ
    れのDCT ブロックに存在するMR/VR フラグを書込むアド
    レスを発生するMR/VR フラグ書込処理部と、 前記MR/VR フラグ書込処理部から発生されたMR/VR フラ
    グとMR/VR フラグを書込むアドレスを貯蔵するMR/VR フ
    ラグメモリと、 前記MR/VR フラグメモリに貯蔵されたMR/VR フラグを読
    出すためのアドレスを発生するMR/VR フラグ読出アドレ
    ス発生部と、 開始絶対アドレスに基づき前記セグメントメモリに貯蔵
    されたACデータを読出すためのアドレスを発生するACデ
    ータ読出アドレス発生部と、 前記セグメントメモリから読出されたラン／アンプデー
    タをラッチするためのランバッファ部、アンプバッファ
    部と、 前記セグメントメモリから読出されたデータにランが存
    在せずアンプデータのみ存在する場合、次の領域のデー
    タを読出す前にラッチされたランとアンプとを削除さ
    せ、これにより増加されたアドレスを減少させるアドレ
    ス減少部と、 前記MR/VR フラグ書込処理部からカウントされたMR/VR
    フラグのうち、ラン／アンプバッファにラッチされるMR
    /VR データが何番目のDCT ブロックに存在するかをカウ
    ントするDCT ブロックカウンターと、 前記MR/VR フラグメモリからラッチ中のDCT ブロックに
    MR/VR データの存在有無の判断結果、MRフラグまたはVR
    フラグが存在しないと次のDCT ブロックのラッチ前まで
    のデータを"0" で満たすように制御するゼロフラグ処理
    部と、 前記ラン／アンプバッファにラッチされたデータをラン
    レングス復号し、前記ゼロフラグ処理部の制御により次
    のDCT ブロックの復号前までのデータを"0" で満たして
    復号化するランレングス復号器とを含む復号化装置。
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