CN1177809A - 可变长度编码数据的译码装置 - Google Patents

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Abstract

一种对经可变长度编码的压缩图象数据进行译码的装置,仅使用一个段存储器,该装置包括:段存储器、输入数据处理器、MR/VR标记写处理器、MR/VR标记存储器、MR/VR标记读地址产生器、AC数据读地址产生器、游程/幅值缓冲器、地址减小器、DCT块计数器、零标记处理器、游程长度译码器。

Description

可变长度编码数据 的译码装置
本发明涉及一种压缩图象数据的译码装置，尤其是指一种对被可变长度编码以待以具有固定区域、宏模块余项(macroblock remainder-MR)数据和视频段余项(VR)数据的格式记录或传输的压缩图象数据译码的装置。
在数字式盒式磁带录像机中，一帧图象被分为多个段，每个段又分成5个宏模块。此外，每个宏模块包括4个亮度信号的DCT块和2个色差信号的DCT块。
其长度因可变长度编码的缘故而超过规定的固定区域的代码被称作宏模块余项(MR)。MR被记录在属于相同的宏模块的另一DCT块的空域中。记录在另外的DCT块的空域后剩余的数据为视频段余项(VR)数据。该VR数据被记录在属于相同段的另一宏模块的空域中。在被记录到另外的宏模块的空域中后剩余的代码均被甩掉。这是因为在编码过程中长度固定的视频段的处理与其它段无关。
在对如上记录的视频段单元的压缩数据进行译码期间，首先，DCT块单元的固定数据被完全译码。然后，如果存在的话，MR数据和VR数据被译码。
然而，在传统的译码装置中，需要两个用于存储待译码的压缩数据的存储器，以便当前被处理的段单元的数据被存储在一个存储器中，而接下来处理的段单元的数据被存储在另一存储器中。因此，由于采用了两个段存储器，所以硬件成本增加。
本发明的目的在于提供一种装置，用于在存储器中存储一个段单元的有效固定数据、MR数据和VR数据、以及指示各数据尾端的结束标记；用于对一个DCT单元的固定区域的数据进行译码；用于采用表示是否有连续的MR/VR数据的MR/VR标记来读存储在存储器中的压缩数据；并用于对该压缩数据进行游程长度译码。
为了实现上述目的，本发明提供了一种译码装置，该装置包括：一个段存储器，用于存储一固定区域、输入的一个段单元的MR区域和VR区域的数据、一个结束标记、和与其相对应的地址，并用于连续存储输入的其它各段单元的数据；一个输入数据处理器，用于对待写到该段存储器的有效AC数据进行计数、产生写AC数据的地址、处理输入数据、并向该段存储器输出该输入数据；一个MR/VR标记写处理器，用于对存储于该段存储器中的一个段同步区段中存在的所有MR/VR标记进行计数，并产生存在于各DCT块中的各MR/VR标记的写地址；一个MR/VR标记存储器，用于存储在MR/VR标记写处理器中产生的MR/VR标记的写地址；一个MR/VR标记读地址产生器，用于产生存储在MR/VR标记存储器中的MR/VR标记的读地址；一个AC数据读地址产生器，用于参照一个起始绝对地址来产生存储在该段存储器中的AC数据的读地址；一个游程/幅值缓冲器，用于锁存从该段存储器读取的游程/幅值数据；一个地址减小器(address reducer)，用于在读下一个区域的数据之前清除锁存的游程和幅值数据，并用于在从该段存储器读出的数据中不存在游程而仅存在幅值数据的情况下减小由于该游程和幅值而增加的地址；一个DCT块计数器，用于对DCT块进行计数，以在由MR/VR写处理器计数的MR/VR标记中寻找在哪个DCT块中存在游程/幅值缓冲器中锁存的MR/VR数据；一个零标记处理器，用于在MR/VR标记存储器中，当通过MR/VR数据的显示确定当前被锁存的DCT块中不存在MR标记或VR标记时，控制用具有“0”值的位填充待锁存的下一个DCT块之前的数据的处理；和一个游程长度译码器，用于对锁存在游程/幅值缓冲器的数据进行游程长度译码，并根据该零标记处理器的控制由填充在下一个DCT块被译码之前的数据来对该数据进行译码。
通过参照附图对优选实施例的详细描述，本发明的上述目的和优点将变得更加清楚，附图中：
图1是本发明译码装置的框图；
图2A表示向图1中所示的段存储器输入的数据；
图2B表示存储在图1中所示的段存储器中的数据格式；
图3表示向图1中所示的游程/幅值缓冲器输入的数据中存在游程的情况；
图4表示向图1中所示的游程/幅值缓冲器输入的数据中不存在游程的情况；和
图5表示图1中所示的零标记部分的操作。
图1显示本发明译码装置。该译码装置包括：段存储器100；输入数据处理器10；MR/VR标记写处理器12；MR/VR标记存储器112；MR/VR标记读地址产生器116；AC数据读地址产生器14；游程/幅值缓冲器16；地址减小器118；DCT块计数器124；零标记处理器18；和游程长度译码器130。
段存储器100存储一个段单元的一个固定区域以及MR和VR区域的输入数据、一个结束标记、和一个与其相对应的地址，并连续存储连续输入的另一个段单元的数据。
输入数据处理器10对有效AC数据进行计数以将这样的数据写到段存储器100，产生用于该AC数据的写地址，处理输入数据，并将处理后的数据输出到该段存储器。输入数据处理器10包括：AC数据写地址产生器102，用于对有效AC数据进行计数以将其写到段存储器100，并产生用于写所计数的AC数据的地址；和输入截去部分104，用于将输入数据(AC数据、DC数据、和结束标记)转换成18位数据，并将其输出到段存储器100。
MR/VR标记写处理器12对存在于一个段同步区段中并被存储于段存储器100的所有MR/VR标记进行计数，并产生用于写各DCT块中的MR/VR标记的地址。
MR/VR标记写处理器12包括：MR/VR标记计数器106，用于对存储于段存储器100的在一个段同步周期期间存在的所有MR/VR标记进行计数；和MR/VR写地址产生器108，用于产生在由MR/VR标记计数器106计数的MR/VR标记中的各DCT块中存在的MR/VR标记的写地址。
MR/VR标记存储器112存储由MR/VR标记写处理器12产生的MR/VR标记和MR/VR标记的写地址。MR/VR标记读地址产生器116产生存储在MR/VR标记存储器112中的MR/VR标记的读地址。
AC数据读地址产生器14参照一起始绝对地址产生存储在段存储器100中AC数据的读地址。
AC数据读地址产生器14包括：起始绝对地址缓冲器110，用于存储待首先从段存储器100读取的固定区域、MR区域、和VR区域的起始地址；和AC数据读地址产生器114，用于从起始绝对地址缓冲器110接收绝对地址，并产生存储在段存储器中的AC数据的读地址。
游程/幅值缓冲器16对从段存储器100读取的游程/幅值数据进行锁存。地址减小器118在读下一个区域的数据之前清除被锁存的游程和幅值，并当在从段存储器100读取的数据中不存在游程而仅存在幅值数据时减小由游程和幅值增加的地址。
游程/幅值缓冲器16包括：游程缓冲器120，用于对从段存储器100读取的游程数据进行锁存；和幅值缓冲器122，用于对从段存储器100读取的幅值数据进行锁存。
DCT块计数器124对DCT块进行计数，以在由MR/VR标记写处理器12计数的MR/VR标记中寻找哪个DCT块包括在游程/幅值缓冲器16中锁存的MR/VR数据。
当正在MR/VR标记存储器112中锁存的DCT块中是否为MR/VR数据内容的判断结果表明不存在MR标记或VR标记时，零标记处理器18对用具有“0”值的位填充在锁存下一个DCT块之前的数据的处理进行控制。
零标记处理器18包括：标记模式部分126，用于判断在MR/VR标记存储器112中锁存的DCT块中是否出现MR/VR数据；和零标记部分128，用于当由标记模式部分126判断不存在MR/VR标记时，控制用具有“0”值的位填充在下一个DCT块被锁存之前的数据的处理。
游程长度译码器130对在游程/幅值缓冲器16中锁存的数据进行游程长度译码，并在零标记处理器18的控制下用“0”填充下一个DCT块之前的数据。
下面描述图1所示的装置的详细操作。
图2A表示向图1中所示的段存储器输入的数据的样式。图2B表示存储段存储器100中的数据格式。
图2A所示的游程和幅值数据为有效数据，它们被存储在段存储器100中由AC数据写地址产生器102产生的地址上，以接收一AC标记。结束标记被记录在固定区域、MR区域、和VR区域的各尾部，以指示每个数据的结束。此外，MR-PRC和VR-PRC是用于表示MR区域和VR区域的有效区段的信号，DC标记是表示DCT块起始的信号。
如图2B所示，本发明的段存储器100是这样一种大小的存储器，它在存储一个段单元的数据后剩余一些空间。在存储一个段单元的有效数据后其它段的数据被继续存储在该剩余空间中。因此，不同于采用两个段存储器的传统译码装置，本发明由于采用一个段存储器从而能降低硬件成本。
当DC标记为低电平时由输入截去部分104输出的数据包括：9位DC数据、1位模式数据、2位CLASS数据、4位QNO数据、一个DC标记、和一个结束标记；而当DC标记为高电平时，该数据包括：一个角置位，6位游程数据、9位幅值数据、该DC标记、和该结束标记。
用于存储固定区域、MR区域和VR区域的起始地址的起始绝对地址缓冲器110包括两个缓冲器，分别用于存储当前被处理的段存储器的绝对地址和待记录的绝对地址。
当由AC数据读地址产生器114从段存储器100读取的数据被锁存到游程/幅值缓冲器120和122时，游程/幅值缓冲器120和122保存该地址、对游程计数、并当存在游程时(即，当游程不是0时)增加地址。此时，地址保持信号被输出到AC数据读地址产生器114。
AC数据读地址产生器114采用第一固定区域的绝对地址来读取存储在段存储器100中的数据。然后，AC数据读地址产生器114根据由MR/VR标记读地址产生器116从MR/VR标记存储器112读取的MR/VR标记的出现而跳到MR/VR区域的绝对地址，并采用MR区域的绝对地址读取在段存储器100中存储的相应地址上的MR数据。此时，在其被改变到MR区域地址之前固定区域的绝对地址被立刻更新。当该处理从MR区域改变到VR区域时执行上述处理。通过上述处理，在由游程长度译码器130译码的数据中仅可存在：固定数据；或固定数据和MR数据；或固定数据和VR数据；或固定数据、MR数据和VR数据。
游程/幅值缓冲器120和122根据数据的状态采用4个内部缓冲器存储从段存储器100读取的数据。此时，根据地址的改变，来自段存储器100的新数据被存储在各缓冲器中。
当从段存储器100读取的固定区域的数据中存在游程时，绝对地址减小器118处理固定区域的数据，并当MR区域或VR区域的数据被处理时，在地址保持信号到达AC数据读地址产生器114之前将增加的地址数据进行锁存。例如，当地址从固定区域改变到MR区域或从固定区域改变到VR区域时，下一个固定区域的一个非所期望数据单元被读取，然后该地址被改变到MR区域或VR区域。这种情况如图4所示。图4中所示的DC，幅值数据32和游程数据1可被忽略。此时，地址减小器118减小已经增加的地址，并采用DEL标记去除产生的多余游程。
如图5所示，当标记模式部分126判定出不存在MR标记或VR标记时，零标记部分128指令游程长度译码器130用具有“0”值的位填充下一个DCT块之前的数据。游程长度译码器130在零标记部分128的控制下用具有“0”值的位填充下一个DCT块之前的数据，并对在游程/幅值缓冲器120和122中锁存的数据进行游程长度译码。
如上所述，本发明可通过采用单个段存储器进行数据的译码。

Claims (1)

1.一种译码装置，包括：
一个段存储器，用于存储一固定区域、输入的一个段单元的MR区域和VR区域的数据、一个结束标记、和与其相对应的地址，并连续存储输入的其它各段单元的数据；
一个输入数据处理器，用于对待写到所述段存储器的有效AC数据进行计数、产生AC数据的写地址、处理输入数据、并向所述段存储器输出该输入数据；
一个MR/VR标记写处理器，用于对存储于所述段存储器中的一个段同步区段中存在的所有MR/VR标记进行计数，并产生存在于各DCT块中的各MR/VR标记的写地址；
一个MR/VR标记存储器，用于存储在所述MR/VR标记写处理器中产生的MR/VR标记的写地址；
一个MR/VR标记读地址产生器，用于产生存储在所述MR/VR标记存储器中的MR/VR标记的读地址；
一个AC数据读地址产生器，用于参照一个起始绝对地址来产生存储在所述段存储器中的AC数据的读地址；
一个游程/幅值缓冲器，用于锁存从所述段存储器读出的游程/幅值数据；
一个地址减小器，用于在读下一个区域的数据之前清除锁存的游程和幅值数据，并用于在从所述段存储器读出的数据中不存在游程而仅存在幅值数据的情况下减小由于该游程和幅值而增加的地址；
一个DCT块计数器，用于对DCT块进行计数，以在由所述MR/VR写处理器计数的MR/VR标记中寻找在哪个DCT块中存在所述游程/幅值缓冲器中锁存的MR/VR数据；
一个零标记处理器，用于在所述MR/VR标记存储器中，当通过MR/VR数据的显示确定当前被锁存的DCT块中不存在MR标记或VR标记时，控制用具有“0”值的位填充待锁存的下一个DCT块之前的数据的处理；和
一个游程长度译码器，用于对锁存在所述游程/幅值缓冲器的数据进行游程长度译码，并根据所述零标记处理器的控制由填充在下一个DCT块被译码之前的数据来对该数据进行译码。
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