JPH08251590A - ディジタル符号化装置 - Google Patents
ディジタル符号化装置Info
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- JPH08251590A JPH08251590A JP33645495A JP33645495A JPH08251590A JP H08251590 A JPH08251590 A JP H08251590A JP 33645495 A JP33645495 A JP 33645495A JP 33645495 A JP33645495 A JP 33645495A JP H08251590 A JPH08251590 A JP H08251590A
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Abstract
(57)【要約】
【課題】 集積回路に適した、高密度で低消費電力であ
る可変長符号を用いたディジタル符号化装置を提供す
る。 【解決手段】 離散コサイン変換回路１、量子化回路
２、可変長符号化回路１０及び固定長データ生成回路２
０からなる、画像データの圧縮を行うディジタル符号化
装置において、固定長データ生成回路２０は、先頭の固
定長データにＤＣ符号とＡＣ符号の先頭部とを詰め込
み、先頭以外の固定長データにＡＣ符号の残部を順次詰
め込むことにより、ＤＣ符号及びＡＣ符号を固定長デー
タに格納する処理をパイプライン処理により実行する。
る可変長符号を用いたディジタル符号化装置を提供す
る。 【解決手段】 離散コサイン変換回路１、量子化回路
２、可変長符号化回路１０及び固定長データ生成回路２
０からなる、画像データの圧縮を行うディジタル符号化
装置において、固定長データ生成回路２０は、先頭の固
定長データにＤＣ符号とＡＣ符号の先頭部とを詰め込
み、先頭以外の固定長データにＡＣ符号の残部を順次詰
め込むことにより、ＤＣ符号及びＡＣ符号を固定長デー
タに格納する処理をパイプライン処理により実行する。
Description
【０００１】
【発明の属する技術分野】本発明は、画像圧縮等に用い
るディジタル符号化装置に関するものであり、特に、集
積回路に適するように回路密度を高めると共に消費電力
を低くする改良に関する。
るディジタル符号化装置に関するものであり、特に、集
積回路に適するように回路密度を高めると共に消費電力
を低くする改良に関する。
【０００２】
【従来の技術】ディジタル符号化装置による一般的な画
像データの圧縮方法について説明する。
像データの圧縮方法について説明する。
【０００３】まず、画像データを８×８画素程度の小さ
なブロックに分解した後、離散コサイン変換回路により
２次元離散コサイン変換する。離散コサイン変換（ＤＣ
Ｔ：Discrete Cosine Transform ）とは直交変換の一種
であり、直交変換とは、画像データの座標を空間座標か
ら周波数座標に変換するものと見なすことができる。
なブロックに分解した後、離散コサイン変換回路により
２次元離散コサイン変換する。離散コサイン変換（ＤＣ
Ｔ：Discrete Cosine Transform ）とは直交変換の一種
であり、直交変換とは、画像データの座標を空間座標か
ら周波数座標に変換するものと見なすことができる。
【０００４】一般に、自然画像は、隣り合う画素間の変
化は少なく、単位距離当たりの変化の回数で表される空
間周波数が低い。したがって、２次元離散コサイン変換
により得られる変換係数行列の各要素は、低周波成分は
大きな値を持つが高周波成分はほとんど０になる。この
ことと符号化とを組み合わせることにより、画像データ
の圧縮が実現できる。
化は少なく、単位距離当たりの変化の回数で表される空
間周波数が低い。したがって、２次元離散コサイン変換
により得られる変換係数行列の各要素は、低周波成分は
大きな値を持つが高周波成分はほとんど０になる。この
ことと符号化とを組み合わせることにより、画像データ
の圧縮が実現できる。
【０００５】次に、前記変換係数行列は、最も低い周波
数成分から順に、ＤＣＴ係数として読み出される。図１
１は、変換係数行列からＤＣＴ係数が読み出される順序
を示している。変換係数行列において、左上の要素が最
も低い周波数成分であり、右下にいくにつれて高い周波
数成分となる。左上隅の要素がＤＣ係数として読み出さ
れ、その後ジグザグ走査されてＡＣ係数として順に読み
出される。図１１では、８×８画素の画像データが８行
８列の変換係数行列に変換された場合を示しており、１
個のＤＣ係数及び６３個のＡＣ係数からなるＤＣＴ係数
が出力されている。
数成分から順に、ＤＣＴ係数として読み出される。図１
１は、変換係数行列からＤＣＴ係数が読み出される順序
を示している。変換係数行列において、左上の要素が最
も低い周波数成分であり、右下にいくにつれて高い周波
数成分となる。左上隅の要素がＤＣ係数として読み出さ
れ、その後ジグザグ走査されてＡＣ係数として順に読み
出される。図１１では、８×８画素の画像データが８行
８列の変換係数行列に変換された場合を示しており、１
個のＤＣ係数及び６３個のＡＣ係数からなるＤＣＴ係数
が出力されている。
【０００６】次に、量子化回路により、前記ＤＣＴ係数
を量子化して量子化後ＤＣＴ係数とする。
を量子化して量子化後ＤＣＴ係数とする。
【０００７】次に、可変長符号化回路（以下、ＶＬＣ回
路と略称）により、ＤＣ係数をＤＣ符号に符号化し、Ａ
Ｃ係数をＡＣ符号に符号化する。符号化には可変長のハ
フマン符号が用いられる。
路と略称）により、ＤＣ係数をＤＣ符号に符号化し、Ａ
Ｃ係数をＡＣ符号に符号化する。符号化には可変長のハ
フマン符号が用いられる。
【０００８】最後に、固定長データ生成回路により、Ｄ
Ｃ符号及びＡＣ符号から固定長データを生成し、出力す
る。
Ｃ符号及びＡＣ符号から固定長データを生成し、出力す
る。
【０００９】図７は、従来のディジタル符号化装置にお
けるＶＬＣ回路及び固定長データ生成回路の内部構成を
示すブロック図である。図７において、１０はＶＬＣ回
路、１１は判定回路、１２はＡＣ符号化回路、１３はＤ
Ｃ符号化回路、２０は固定長データ生成回路、２１は固
定長データへの詰め込み回路、２５は第１のデータ書き
込み回路、２６は第１のメモリ（ＲＡＭ１）、２７はデ
ータ保持回路、２８は第２のメモリ（ＲＡＭ２）、２９
は第２のデータ書き込み回路である。
けるＶＬＣ回路及び固定長データ生成回路の内部構成を
示すブロック図である。図７において、１０はＶＬＣ回
路、１１は判定回路、１２はＡＣ符号化回路、１３はＤ
Ｃ符号化回路、２０は固定長データ生成回路、２１は固
定長データへの詰め込み回路、２５は第１のデータ書き
込み回路、２６は第１のメモリ（ＲＡＭ１）、２７はデ
ータ保持回路、２８は第２のメモリ（ＲＡＭ２）、２９
は第２のデータ書き込み回路である。
【００１０】図７に示した回路の動作について説明す
る。ここでは、図１１に示したような量子化後ＤＣＴ係
数が入力されるものとする。
る。ここでは、図１１に示したような量子化後ＤＣＴ係
数が入力されるものとする。
【００１１】判定回路１１は、入力される量子化後ＤＣ
Ｔ係数がＤＣ係数であるかＡＣ係数であるかを判定し、
ＡＣ係数をＡＣ符号化回路１２に出力すると共にＤＣ係
数をＤＣ符号化回路１３に出力する。
Ｔ係数がＤＣ係数であるかＡＣ係数であるかを判定し、
ＡＣ係数をＡＣ符号化回路１２に出力すると共にＤＣ係
数をＤＣ符号化回路１３に出力する。
【００１２】ＡＣ符号化回路１２は、値が０であるＡＣ
係数に対しては０が連続する個数に置き換えた後、ＡＣ
係数を可変長のハフマン符号に変換してＡＣ符号として
出力する。
係数に対しては０が連続する個数に置き換えた後、ＡＣ
係数を可変長のハフマン符号に変換してＡＣ符号として
出力する。
【００１３】ＤＣ符号化回路１３は、ＤＣ係数をＤＣ符
号に変換して出力する。ただし、ＤＣ係数を変換せずに
ＤＣ符号としてそのまま用いる場合は、ＤＣ符号化回路
１３は不要になる。
号に変換して出力する。ただし、ＤＣ係数を変換せずに
ＤＣ符号としてそのまま用いる場合は、ＤＣ符号化回路
１３は不要になる。
【００１４】固定長データへの詰め込み回路２１は、可
変長のＡＣ符号を順次隙間なく固定長データに詰め込
む。
変長のＡＣ符号を順次隙間なく固定長データに詰め込
む。
【００１５】第１のデータ書き込み回路２５は、固定長
データのＡＣ符号を第１のメモリ２６に書き込む。
データのＡＣ符号を第１のメモリ２６に書き込む。
【００１６】以上説明した動作は、クロック単位のパイ
プライン処理により実行される。
プライン処理により実行される。
【００１７】また、データ保持回路２７は、パイプライ
ン処理期間中にＤＣ符号化回路１３から出力されるＤＣ
符号を、第２のメモリ２８に格納する。
ン処理期間中にＤＣ符号化回路１３から出力されるＤＣ
符号を、第２のメモリ２８に格納する。
【００１８】第２のデータ書き込み回路２９は、パイプ
ライン処理が一時中断した後に、第２のメモリ２８から
データ保持回路２７によって読み出されたＤＣ符号を、
第１のメモリ２６に格納する。このとき、第１のメモリ
２６には、すでに連続するＡＣ符号が固定長データとし
て格納されているので、ＤＣ符号はＡＣ符号と重ならな
いように配置する必要がある。
ライン処理が一時中断した後に、第２のメモリ２８から
データ保持回路２７によって読み出されたＤＣ符号を、
第１のメモリ２６に格納する。このとき、第１のメモリ
２６には、すでに連続するＡＣ符号が固定長データとし
て格納されているので、ＤＣ符号はＡＣ符号と重ならな
いように配置する必要がある。
【００１９】図８は、従来のディジタル符号化装置が固
定長データを生成する場合の、動作タイミング図であ
る。図８において、２８は第２のメモリであり、１ＤＣ
Ｔは１つのＤＣＴ係数に対する処理期間を表している。
また、ブロックＡ、Ｂ、Ｃ及びＤは、ディジタル符号化
装置においてパイプライン処理が実行されるブロック単
位を示している。
定長データを生成する場合の、動作タイミング図であ
る。図８において、２８は第２のメモリであり、１ＤＣ
Ｔは１つのＤＣＴ係数に対する処理期間を表している。
また、ブロックＡ、Ｂ、Ｃ及びＤは、ディジタル符号化
装置においてパイプライン処理が実行されるブロック単
位を示している。
【００２０】量子化後ＤＣＴ係数が入力されると、ま
ず、ＤＣ符号がデータ保持回路２７によって第２のメモ
リ２８に格納される。また、ＡＣ符号はパイプライン処
理により順次処理され、固定長データのＡＣ符号部分が
生成される。１ＤＣＴのパイプライン処理に要するクロ
ック数は、ＤＣ係数及びＡＣ係数の個数の和に等しく６
４である。このような処理が、連続して入力される複数
のＤＣＴ係数に対して実行される。
ず、ＤＣ符号がデータ保持回路２７によって第２のメモ
リ２８に格納される。また、ＡＣ符号はパイプライン処
理により順次処理され、固定長データのＡＣ符号部分が
生成される。１ＤＣＴのパイプライン処理に要するクロ
ック数は、ＤＣ係数及びＡＣ係数の個数の和に等しく６
４である。このような処理が、連続して入力される複数
のＤＣＴ係数に対して実行される。
【００２１】このディジタル符号化装置からデータが入
力される画像処理装置がブランキング期間に入ると、非
パイプライン処理により、第２のメモリ２８に格納され
ているＤＣ符号がデータ保持回路２７によって読み出さ
れ、読み出されたＤＣ符号が第２のデータ書き込み回路
２９によって第１のメモリ２６に書き込まれて、固定長
データのＤＣ符号部分が生成される。図８では、画像処
理装置が１５ＤＣＴ毎にブランキング期間となる例を示
しており、このとき、ブランキング期間内に処理すべき
ＤＣ符号の個数は１５となり、非パイプライン処理に要
するクロック数は１５となる。
力される画像処理装置がブランキング期間に入ると、非
パイプライン処理により、第２のメモリ２８に格納され
ているＤＣ符号がデータ保持回路２７によって読み出さ
れ、読み出されたＤＣ符号が第２のデータ書き込み回路
２９によって第１のメモリ２６に書き込まれて、固定長
データのＤＣ符号部分が生成される。図８では、画像処
理装置が１５ＤＣＴ毎にブランキング期間となる例を示
しており、このとき、ブランキング期間内に処理すべき
ＤＣ符号の個数は１５となり、非パイプライン処理に要
するクロック数は１５となる。
【００２２】図９は、従来のディジタル符号化装置によ
り生成される固定長データの内容を表す図であり、第１
のメモリ２６に格納される固定長データを示している。
ここでは、固定長データの個数が最大となる場合、すな
わち、ＡＣ符号が６３個であり、しかもその符号長が全
て最大である場合を例示している。このとき、１つのＤ
ＣＴ係数から生成される固定長データは、１個のＤＣ符
号と６３個のＡＣ符号とＡＣ符号の最終位置を示すＥＯ
Ｂコードとから構成される。１つの固定長データの格納
領域を１ワードとすると、１つのＤＣＴ係数から生成さ
れる固定長データの最大個数は、６５ワードになる。
り生成される固定長データの内容を表す図であり、第１
のメモリ２６に格納される固定長データを示している。
ここでは、固定長データの個数が最大となる場合、すな
わち、ＡＣ符号が６３個であり、しかもその符号長が全
て最大である場合を例示している。このとき、１つのＤ
ＣＴ係数から生成される固定長データは、１個のＤＣ符
号と６３個のＡＣ符号とＡＣ符号の最終位置を示すＥＯ
Ｂコードとから構成される。１つの固定長データの格納
領域を１ワードとすると、１つのＤＣＴ係数から生成さ
れる固定長データの最大個数は、６５ワードになる。
【００２３】また、図１０は、従来のディジタル符号化
装置により生成される固定長データの他の例の内容を表
す図である。図１０（ａ）に示すような、６３番目以外
のＡＣ係数が全て“０”であるＤＣＴ係数が与えられた
とき、固定長データは図１０（ｂ）に示すように、３ワ
ードになる。
装置により生成される固定長データの他の例の内容を表
す図である。図１０（ａ）に示すような、６３番目以外
のＡＣ係数が全て“０”であるＤＣＴ係数が与えられた
とき、固定長データは図１０（ｂ）に示すように、３ワ
ードになる。
【００２４】
【発明が解決しようとする課題】しかしながら、従来の
ディジタル符号化装置には以下のような問題がある。
ディジタル符号化装置には以下のような問題がある。
【００２５】従来のディジタル符号化装置では、固定長
データ生成回路２０において、ＡＣ符号処理とＤＣ符号
処理とを別々に行っているため、回路規模が大きくなる
欠点があった。また、ＡＣ符号処理はパイプライン処理
であるが、ＤＣ符号処理は非パイプライン処理であるた
め、非パイプライン処理のために余分なクロック数を必
要とし、消費電力も大きくなるという問題があった。
データ生成回路２０において、ＡＣ符号処理とＤＣ符号
処理とを別々に行っているため、回路規模が大きくなる
欠点があった。また、ＡＣ符号処理はパイプライン処理
であるが、ＤＣ符号処理は非パイプライン処理であるた
め、非パイプライン処理のために余分なクロック数を必
要とし、消費電力も大きくなるという問題があった。
【００２６】また、ＤＣ符号処理は画像処理装置のブラ
ンキング期間を利用して行われるので、モニターのよう
な表示装置に対して利用する場合は問題はないが、ビデ
オメモリ等の記憶媒体にデータを蓄積するような場合、
ＤＣ符号処理のためにブランキング期間に代わる時間が
必要となり、処理の高速化に対して大きな問題となる。
ンキング期間を利用して行われるので、モニターのよう
な表示装置に対して利用する場合は問題はないが、ビデ
オメモリ等の記憶媒体にデータを蓄積するような場合、
ＤＣ符号処理のためにブランキング期間に代わる時間が
必要となり、処理の高速化に対して大きな問題となる。
【００２７】また、従来のディジタル符号化回路におい
て、ＡＣ符号処理と同様にＤＣ符号処理もパイプライン
処理で行おうとすると、前後の装置構成との整合性をと
ることが困難である。例えば、図９に示すような場合、
１つのＤＣ係数及び６３個のＡＣ係数から生成される固
定長データの最大個数がＥＯＢコードの存在により６５
ワードとなるので、１つのＤＣＴ係数の処理に６５クロ
ックを要することになり、前段のＤＣＴ係数を生成する
処理とタイミングがうまく合わなくなる。また、図１０
に示すような場合でも、６３番目のＡＣ符号が生成され
てからさらにＥＯＢコードを１ワードに格納するため、
処理に６５クロックを要することになる。
て、ＡＣ符号処理と同様にＤＣ符号処理もパイプライン
処理で行おうとすると、前後の装置構成との整合性をと
ることが困難である。例えば、図９に示すような場合、
１つのＤＣ係数及び６３個のＡＣ係数から生成される固
定長データの最大個数がＥＯＢコードの存在により６５
ワードとなるので、１つのＤＣＴ係数の処理に６５クロ
ックを要することになり、前段のＤＣＴ係数を生成する
処理とタイミングがうまく合わなくなる。また、図１０
に示すような場合でも、６３番目のＡＣ符号が生成され
てからさらにＥＯＢコードを１ワードに格納するため、
処理に６５クロックを要することになる。
【００２８】前記の問題に鑑み、本発明は、従来よりも
回路規模が小さく且つ低消費電力であり、また画像処理
装置のブランキング期間の有無に依存せず高速処理が実
現でき、しかも前後の装置構成と容易に整合性をとるこ
とができるディジタル符号化装置を提供することを目的
とする。
回路規模が小さく且つ低消費電力であり、また画像処理
装置のブランキング期間の有無に依存せず高速処理が実
現でき、しかも前後の装置構成と容易に整合性をとるこ
とができるディジタル符号化装置を提供することを目的
とする。
【００２９】
【課題を解決するための手段】前記の目的を達成するた
め、本発明は、ＤＣ符号処理とＡＣ符号処理とを合わせ
て共通のハードウェアによって行えるようにするもので
あり、しかも前後の装置構成と整合性良くパイプライン
処理が行えるように、生成される固定長データのフォー
マットを改良するものである。
め、本発明は、ＤＣ符号処理とＡＣ符号処理とを合わせ
て共通のハードウェアによって行えるようにするもので
あり、しかも前後の装置構成と整合性良くパイプライン
処理が行えるように、生成される固定長データのフォー
マットを改良するものである。
【００３０】具体的に請求項１の発明が講じた解決手段
は、ディジタル符号化装置を対象とし、入力されるデー
タを離散コサイン変換し、変換結果を基にしてＤＣ係数
及びＡＣ係数を生成して出力する変換回路と、前記変換
回路から出力されたＤＣ係数及びＡＣ係数を、ＤＣ符号
及びＡＣ符号に各々符号化する可変長符号化回路と、前
記可変長符号化回路から出力されたＤＣ符号及びＡＣ符
号を基にして、複数の固定長データを生成する固定長デ
ータ生成回路とを備え、前記固定長データ生成回路は、
前記ＤＣ符号と前記ＡＣ符号の先頭部とから先頭の固定
長データを生成すると共に、先頭以外の固定長データを
前記ＡＣ符号の残部から順次生成する構成とするもので
ある。
は、ディジタル符号化装置を対象とし、入力されるデー
タを離散コサイン変換し、変換結果を基にしてＤＣ係数
及びＡＣ係数を生成して出力する変換回路と、前記変換
回路から出力されたＤＣ係数及びＡＣ係数を、ＤＣ符号
及びＡＣ符号に各々符号化する可変長符号化回路と、前
記可変長符号化回路から出力されたＤＣ符号及びＡＣ符
号を基にして、複数の固定長データを生成する固定長デ
ータ生成回路とを備え、前記固定長データ生成回路は、
前記ＤＣ符号と前記ＡＣ符号の先頭部とから先頭の固定
長データを生成すると共に、先頭以外の固定長データを
前記ＡＣ符号の残部から順次生成する構成とするもので
ある。
【００３１】請求項１の発明の構成により、固定長デー
タ生成回路において、ＤＣ符号を固定長データに格納す
る処理をＡＣ符号を固定長データに格納する処理と合わ
せて実行することができる。このため、従来の装置にお
いてＤＣ符号を固定長データに格納するために必要であ
った回路が不要となり、また、非パイプライン処理のた
めのクロックが不要となる。さらに、ブランキング期間
のない画像処理装置に対して適用することが容易にな
る。
タ生成回路において、ＤＣ符号を固定長データに格納す
る処理をＡＣ符号を固定長データに格納する処理と合わ
せて実行することができる。このため、従来の装置にお
いてＤＣ符号を固定長データに格納するために必要であ
った回路が不要となり、また、非パイプライン処理のた
めのクロックが不要となる。さらに、ブランキング期間
のない画像処理装置に対して適用することが容易にな
る。
【００３２】請求項２の発明は、請求項１の発明の構成
に、ＤＣ符号の符号長とＡＣ符号の最終位置を示すＥＯ
Ｂコードの符号長との和が固定長データの長さ以下であ
る構成を付加するものである。
に、ＤＣ符号の符号長とＡＣ符号の最終位置を示すＥＯ
Ｂコードの符号長との和が固定長データの長さ以下であ
る構成を付加するものである。
【００３３】請求項２の発明の構成により、生成される
固定長データの個数が、ＤＣ符号の個数とＡＣ符号の個
数との和より大きくなることはなく、従来よりもクロッ
ク数を増加させる必要が生じない。したがって、ＤＣ符
号及びＡＣ符号を固定長データに格納する処理を前後の
装置構成と整合性良く実行することができる。
固定長データの個数が、ＤＣ符号の個数とＡＣ符号の個
数との和より大きくなることはなく、従来よりもクロッ
ク数を増加させる必要が生じない。したがって、ＤＣ符
号及びＡＣ符号を固定長データに格納する処理を前後の
装置構成と整合性良く実行することができる。
【００３４】請求項３の発明は、請求項１の発明の構成
に、変換回路は、離散コサイン変換の結果を量子化する
ことによってＤＣ係数及びＡＣ係数を生成する量子化回
路を有している構成を付加するものである。
に、変換回路は、離散コサイン変換の結果を量子化する
ことによってＤＣ係数及びＡＣ係数を生成する量子化回
路を有している構成を付加するものである。
【００３５】請求項４の発明は、請求項１の発明の構成
に、可変長符号化回路及び固定長データ生成回路は、パ
イプライン処理を行う構成を付加するものである。
に、可変長符号化回路及び固定長データ生成回路は、パ
イプライン処理を行う構成を付加するものである。
【００３６】請求項５の発明は、請求項１の発明の構成
に、前記固定長データのビット数をｎ、前記ＤＣ符号の
ビット数をｍとすると、前記固定長データ生成回路は、
前記ＡＣ符号を入力とし、入力されるＡＣ符号を順次連
結し、連結した結果をｎビット毎に区切ってＡＣ符号の
固定長データとして出力する固定長データへの詰め込み
回路と、前記固定長データへの詰め込み回路から出力さ
れたＡＣ符号の固定長データ及び前記ＤＣ符号を入力と
し、前記ＤＣ符号と先頭のＡＣ符号の固定長データの上
位（ｎ−ｍ）ビットとを連結することによって先頭の固
定長データを生成すると共に、一のＡＣ符号の固定長デ
ータの下位ｍビットと次のＡＣ符号の固定長データの上
位（ｎ−ｍ）ビットを連結することによって先頭以外の
固定長データを順次生成する固定ビット幅ローテート回
路とを有している構成を付加するものである。
に、前記固定長データのビット数をｎ、前記ＤＣ符号の
ビット数をｍとすると、前記固定長データ生成回路は、
前記ＡＣ符号を入力とし、入力されるＡＣ符号を順次連
結し、連結した結果をｎビット毎に区切ってＡＣ符号の
固定長データとして出力する固定長データへの詰め込み
回路と、前記固定長データへの詰め込み回路から出力さ
れたＡＣ符号の固定長データ及び前記ＤＣ符号を入力と
し、前記ＤＣ符号と先頭のＡＣ符号の固定長データの上
位（ｎ−ｍ）ビットとを連結することによって先頭の固
定長データを生成すると共に、一のＡＣ符号の固定長デ
ータの下位ｍビットと次のＡＣ符号の固定長データの上
位（ｎ−ｍ）ビットを連結することによって先頭以外の
固定長データを順次生成する固定ビット幅ローテート回
路とを有している構成を付加するものである。
【００３７】請求項５の発明の構成により、固定長デー
タ生成回路において、ＤＣ符号を固定長データに格納す
る処理とＡＣ符号を固定長データに格納する処理とを合
わせて、共通のハードウェアによって確実に実行するこ
とができる。
タ生成回路において、ＤＣ符号を固定長データに格納す
る処理とＡＣ符号を固定長データに格納する処理とを合
わせて、共通のハードウェアによって確実に実行するこ
とができる。
【００３８】
【発明の実施の形態】以下、本発明の実施形態に係るデ
ィジタル符号化装置について、図面を参照しながら説明
する。
ィジタル符号化装置について、図面を参照しながら説明
する。
【００３９】図１は、本発明の実施形態に係るディジタ
ル符号化装置の基本構成を示すブロック図である。図１
において、１は離散コサイン変換回路（以下、ＤＣＴ回
路と略称）、２は量子化回路、１０は可変長符号化回路
（以下、ＶＬＣ回路と略称）、２０は固定長データ生成
回路である。ＤＣＴ回路１及び量子化回路２によって、
変換回路が構成されている。
ル符号化装置の基本構成を示すブロック図である。図１
において、１は離散コサイン変換回路（以下、ＤＣＴ回
路と略称）、２は量子化回路、１０は可変長符号化回路
（以下、ＶＬＣ回路と略称）、２０は固定長データ生成
回路である。ＤＣＴ回路１及び量子化回路２によって、
変換回路が構成されている。
【００４０】ＤＣＴ回路１は、８×８画素の小さなブロ
ックに分解された画像データの輝度信号または色差信号
を、２次元離散コサイン変換する。
ックに分解された画像データの輝度信号または色差信号
を、２次元離散コサイン変換する。
【００４１】変換後の変換係数行列は、図１１に示すよ
うに、低周波成分から順に読み出されて、ＤＣ係数及び
６３個のＡＣ係数からなるＤＣＴ係数として出力され
る。
うに、低周波成分から順に読み出されて、ＤＣ係数及び
６３個のＡＣ係数からなるＤＣＴ係数として出力され
る。
【００４２】量子化回路２は、ＤＣＴ回路１から出力さ
れたＤＣＴ係数を量子化し、量子化後ＤＣＴ係数として
出力する。
れたＤＣＴ係数を量子化し、量子化後ＤＣＴ係数として
出力する。
【００４３】ＶＬＣ回路１０は、ＤＣ係数をＤＣ符号に
符号化し、ＡＣ係数をＡＣ符号に符号化する。符号化に
は可変長のハフマン符号が用いられる。
符号化し、ＡＣ係数をＡＣ符号に符号化する。符号化に
は可変長のハフマン符号が用いられる。
【００４４】固定長データ生成回路２０は、ＤＣ符号及
びＡＣ符号から固定長データを生成する。以上の基本構
成は、従来技術と同様である。
びＡＣ符号から固定長データを生成する。以上の基本構
成は、従来技術と同様である。
【００４５】図２は、本発明の実施形態に係るディジタ
ル符号化装置におけるＶＬＣ回路１０及び固定長データ
生成回路２０の内部構成を示すブロック図である。図２
において、１１は判定回路、１２はＡＣ符号化回路、１
３はＤＣ符号化回路、２１は固定長データへの詰め込み
回路、２２は固定ビット幅ローテート回路、２３はデー
タ書き込み回路、２４はメモリ（ＲＡＭ）である。
ル符号化装置におけるＶＬＣ回路１０及び固定長データ
生成回路２０の内部構成を示すブロック図である。図２
において、１１は判定回路、１２はＡＣ符号化回路、１
３はＤＣ符号化回路、２１は固定長データへの詰め込み
回路、２２は固定ビット幅ローテート回路、２３はデー
タ書き込み回路、２４はメモリ（ＲＡＭ）である。
【００４６】判定回路１１は、量子化後ＤＣＴ係数がＤ
Ｃ係数であるかＡＣ係数であるかを判定し、ＡＣ係数を
ＡＣ符号化回路１２に出力すると共にＤＣ係数をＤＣ符
号化回路１３に出力する。
Ｃ係数であるかＡＣ係数であるかを判定し、ＡＣ係数を
ＡＣ符号化回路１２に出力すると共にＤＣ係数をＤＣ符
号化回路１３に出力する。
【００４７】ＡＣ符号化回路１２は、値が０であるＡＣ
係数が連続する個数を表すデータと値が０以外であるＡ
Ｃ係数とを合わせて、可変長のハフマン符号に変換して
ＡＣ符号として出力する。
係数が連続する個数を表すデータと値が０以外であるＡ
Ｃ係数とを合わせて、可変長のハフマン符号に変換して
ＡＣ符号として出力する。
【００４８】ＤＣ符号化回路１３は、ＤＣ係数をＤＣ符
号に変換して出力する。ただし、ＤＣ係数を変換せずに
ＤＣ符号としてそのまま用いる場合は、ＤＣ符号化回路
１３は不要になる。
号に変換して出力する。ただし、ＤＣ係数を変換せずに
ＤＣ符号としてそのまま用いる場合は、ＤＣ符号化回路
１３は不要になる。
【００４９】固定長データへの詰め込み回路２１は、可
変長のＡＣ符号を順次隙間なく固定長データに詰め込
む。ＡＣ符号の最大符号長及び固定長データの長さが１
６ビットであるとすると、固定長データとして必要なワ
ード数は、ＡＣ係数１つにつき１つのＡＣ符号が割り当
てられ且つ割り当てられた符号長がＥＯＢコードを除き
全て最大の１６ビットの場合に、最大となる。また、Ａ
Ｃ係数が全て０の場合、ＡＣ符号はＥＯＢコードのみに
なり、最小となる。したがって、ＡＣ符号の固定長デー
タの最大値は６４ワードであり、最小値は１ワードとな
る。
変長のＡＣ符号を順次隙間なく固定長データに詰め込
む。ＡＣ符号の最大符号長及び固定長データの長さが１
６ビットであるとすると、固定長データとして必要なワ
ード数は、ＡＣ係数１つにつき１つのＡＣ符号が割り当
てられ且つ割り当てられた符号長がＥＯＢコードを除き
全て最大の１６ビットの場合に、最大となる。また、Ａ
Ｃ係数が全て０の場合、ＡＣ符号はＥＯＢコードのみに
なり、最小となる。したがって、ＡＣ符号の固定長デー
タの最大値は６４ワードであり、最小値は１ワードとな
る。
【００５０】ＡＣ符号の固定長データが最大の場合、第
６４ワードはＥＯＢコードのみとなる。ここで、例えば
ＥＯＢコードが４ビットであるとすると、第６４ワード
の固定長データの末尾に１２ビットの未使用部分ができ
ることになる。パイプライン処理を乱すことなく、この
未使用部分を何らかの方法で先頭に移動させてＤＣ符号
を格納することができれば、ＡＣ符号のみならずＤＣ符
号をパイプライン処理することが可能になる。本発明は
この点に着目したものである。
６４ワードはＥＯＢコードのみとなる。ここで、例えば
ＥＯＢコードが４ビットであるとすると、第６４ワード
の固定長データの末尾に１２ビットの未使用部分ができ
ることになる。パイプライン処理を乱すことなく、この
未使用部分を何らかの方法で先頭に移動させてＤＣ符号
を格納することができれば、ＡＣ符号のみならずＤＣ符
号をパイプライン処理することが可能になる。本発明は
この点に着目したものである。
【００５１】図３（ａ）は、固定長データへの詰め込み
回路２１の構成の一例を示すブロック図である。ここで
は、ＡＣ符号の最大符号長及び固定長データの長さを１
６ビットとし、４ビットで表される符号長がＡＣ符号と
共に入力されるものとする。図３（ａ）において、２１
ａはセレクタ、２１ｂはバレルシフタ、２１ｃ及び２１
ｄは１６ビットのラッチ、２１ｅは４ビットの加算器、
２１ｆは４ビットのラッチである。
回路２１の構成の一例を示すブロック図である。ここで
は、ＡＣ符号の最大符号長及び固定長データの長さを１
６ビットとし、４ビットで表される符号長がＡＣ符号と
共に入力されるものとする。図３（ａ）において、２１
ａはセレクタ、２１ｂはバレルシフタ、２１ｃ及び２１
ｄは１６ビットのラッチ、２１ｅは４ビットの加算器、
２１ｆは４ビットのラッチである。
【００５２】ＡＣ符号は、セレクタ２１ａの出力データ
と共にバレルシフタ２１ｂに入力され、すでにラッチ２
１ｃ又は２１ｄに保持されているＡＣ符号と連結されて
出力される。バレルシフタ２１ｂから出力される３２ビ
ットのデータのうち、上位１６ビットはラッチ２１ｃに
一旦保持され、下位１６ビットはラッチ２１ｄに一旦保
持される。ラッチ２１ｃの保持データが全てＡＣ符号で
埋まると、固定長データとして固定ビット幅ローテート
回路２２に出力される。
と共にバレルシフタ２１ｂに入力され、すでにラッチ２
１ｃ又は２１ｄに保持されているＡＣ符号と連結されて
出力される。バレルシフタ２１ｂから出力される３２ビ
ットのデータのうち、上位１６ビットはラッチ２１ｃに
一旦保持され、下位１６ビットはラッチ２１ｄに一旦保
持される。ラッチ２１ｃの保持データが全てＡＣ符号で
埋まると、固定長データとして固定ビット幅ローテート
回路２２に出力される。
【００５３】また、ＡＣ符号の符号長は加算器２１ｅに
入力され、ラッチ２１ｆに一旦保持された前回の加算結
果に加算される。ラッチ２１ｆは、保持した加算結果を
バレルシフタ２１ｂにも出力する。また、加算器２１ｅ
から出力される桁上げ信号はセレクタ２１ａに入力さ
れ、セレクタ２１ａは、桁上げが生じるとラッチ２１ｄ
の保持データを選択出力する一方、桁上げが生じないと
きはラッチ２１ｃの保持データを選択出力する。
入力され、ラッチ２１ｆに一旦保持された前回の加算結
果に加算される。ラッチ２１ｆは、保持した加算結果を
バレルシフタ２１ｂにも出力する。また、加算器２１ｅ
から出力される桁上げ信号はセレクタ２１ａに入力さ
れ、セレクタ２１ａは、桁上げが生じるとラッチ２１ｄ
の保持データを選択出力する一方、桁上げが生じないと
きはラッチ２１ｃの保持データを選択出力する。
【００５４】図３（ｂ）は、図３（ａ）に示す固定長デ
ータへの詰め込み回路２１が、ＡＣ符号の固定長データ
を生成する動作を示す図である。ここでは、符号長がａ
1 、ａ2 、ａ3 、ａ4 及びａ5 であるＡＣ符号が順次入
力されるものとする。
ータへの詰め込み回路２１が、ＡＣ符号の固定長データ
を生成する動作を示す図である。ここでは、符号長がａ
1 、ａ2 、ａ3 、ａ4 及びａ5 であるＡＣ符号が順次入
力されるものとする。
【００５５】まず、符号長ａ1 のＡＣ符号が入力される
と、ラッチ２１ｃの左詰めにＡＣ符号が保持される。こ
のとき、ラッチ２１ｆは加算器２１ｅから出力されるデ
ータａ1 を保持する。次に、符号長ａ2 のＡＣ符号が入
力されると、先のＡＣ符号と連結されてラッチ２１ｃに
保持される。このＡＣ符号が保持される位置は、ラッチ
２１ｆから出力されるデータａ1 によって決定される。
また、ラッチ２１ｆは新たにデータ（ａ1 ＋ａ2 ）を保
持する。このデータ（ａ1 ＋ａ2 ）は、次のＡＣ符号が
保持される位置になる。
と、ラッチ２１ｃの左詰めにＡＣ符号が保持される。こ
のとき、ラッチ２１ｆは加算器２１ｅから出力されるデ
ータａ1 を保持する。次に、符号長ａ2 のＡＣ符号が入
力されると、先のＡＣ符号と連結されてラッチ２１ｃに
保持される。このＡＣ符号が保持される位置は、ラッチ
２１ｆから出力されるデータａ1 によって決定される。
また、ラッチ２１ｆは新たにデータ（ａ1 ＋ａ2 ）を保
持する。このデータ（ａ1 ＋ａ2 ）は、次のＡＣ符号が
保持される位置になる。
【００５６】次に、符号長ａ3 のＡＣ符号が入力される
と先のＡＣ符号と連結されるが、データ（ａ1 ＋ａ2 ＋
ａ3 ）が１６を越えるので、符号長ａ3 のＡＣ符号の一
部が連結されて、ＡＣ符号の固定長データとして出力さ
れる。符号長ａ3 のＡＣ符号の残部はラッチ２１ｄに保
持される。また、加算器２１ｅでは桁上げが生じるの
で、セレクタ２１ａは次回、ラッチ２１ｄの保持データ
を選択出力する。
と先のＡＣ符号と連結されるが、データ（ａ1 ＋ａ2 ＋
ａ3 ）が１６を越えるので、符号長ａ3 のＡＣ符号の一
部が連結されて、ＡＣ符号の固定長データとして出力さ
れる。符号長ａ3 のＡＣ符号の残部はラッチ２１ｄに保
持される。また、加算器２１ｅでは桁上げが生じるの
で、セレクタ２１ａは次回、ラッチ２１ｄの保持データ
を選択出力する。
【００５７】次に、符号長ａ4 のＡＣ符号が入力される
と、ラッチ２１ｄに保持されていた符号長ａ3 のＡＣ符
号の残部と連結されて、ラッチ２１ｃの左詰めに保持さ
れる。
と、ラッチ２１ｄに保持されていた符号長ａ3 のＡＣ符
号の残部と連結されて、ラッチ２１ｃの左詰めに保持さ
れる。
【００５８】固定ビット幅ローテート回路２２は、ＤＣ
符号を先頭にして、ＤＣ符号とＡＣ符号の固定長データ
とを隙間なく連結する。
符号を先頭にして、ＤＣ符号とＡＣ符号の固定長データ
とを隙間なく連結する。
【００５９】ここで、ＤＣ符号を１２ビット、ＥＯＢコ
ードを４ビットとすると、固定ビット幅ローテート回路
２２のクロック毎の動作は次のような簡潔な式で表され
る。 ただし、DCは入力されるＤＣ符号、INは入力されるＡＣ
符号の固定長データ、OUT は出力される固定長データ、
TMP はＴＭＰレジスタが保持するデータを示している。
また、IN[15:12] は入力されるＡＣ符号の固定長データ
の上位４ビットを表し、IN[11:0]は入力されるＡＣ符号
の固定長データの下位１２ビットを表す。この動作は、
極めて簡単な回路によって実現可能である。
ードを４ビットとすると、固定ビット幅ローテート回路
２２のクロック毎の動作は次のような簡潔な式で表され
る。 ただし、DCは入力されるＤＣ符号、INは入力されるＡＣ
符号の固定長データ、OUT は出力される固定長データ、
TMP はＴＭＰレジスタが保持するデータを示している。
また、IN[15:12] は入力されるＡＣ符号の固定長データ
の上位４ビットを表し、IN[11:0]は入力されるＡＣ符号
の固定長データの下位１２ビットを表す。この動作は、
極めて簡単な回路によって実現可能である。
【００６０】図４（ａ）は、固定ビット幅ローテート回
路２２の構成の一例を示すブロック図である。図４
（ａ）において、２２ａはセレクタ、２２ｂはＤＣ符号
判定回路、２２ｃはＴＭＰレジスタ、２２ｄは出力レジ
スタである。
路２２の構成の一例を示すブロック図である。図４
（ａ）において、２２ａはセレクタ、２２ｂはＤＣ符号
判定回路、２２ｃはＴＭＰレジスタ、２２ｄは出力レジ
スタである。
【００６１】ＤＣ符号判定回路２２ｂは、ＤＣ符号が入
力されるタイミングで判定信号として“１”を出力し、
それ以外のときは“０”を出力する。セレクタ２２ａ
は、判定信号が“０”のときはＡＣ符号の固定長データ
の下位１２ビットを出力し、判定信号が“１”のときは
１２ビットのＤＣ符号を出力する。ＴＭＰレジスタ２２
ｃは１２ビットのレジスタであり、セレクタ２２ａから
出力された１２ビットデータを１クロックの間保持した
後、出力する。出力レジスタ２２ｄは、ＴＭＰレジスタ
２２ｃから出力された１２ビットデータと、入力された
ＡＣ符号の各固定長データの上位４ビットとを連結して
１つの１６ビット固定長データとして出力する。
力されるタイミングで判定信号として“１”を出力し、
それ以外のときは“０”を出力する。セレクタ２２ａ
は、判定信号が“０”のときはＡＣ符号の固定長データ
の下位１２ビットを出力し、判定信号が“１”のときは
１２ビットのＤＣ符号を出力する。ＴＭＰレジスタ２２
ｃは１２ビットのレジスタであり、セレクタ２２ａから
出力された１２ビットデータを１クロックの間保持した
後、出力する。出力レジスタ２２ｄは、ＴＭＰレジスタ
２２ｃから出力された１２ビットデータと、入力された
ＡＣ符号の各固定長データの上位４ビットとを連結して
１つの１６ビット固定長データとして出力する。
【００６２】図４（ｂ）は、図４（ａ）に示す固定ビッ
ト幅ローテート回路２２が、固定長データを変換する動
作を示す図であり、ＡＣ符号の固定長データのワード数
が最大である場合を例示している。図４（ｂ）におい
て、小文字のｈはＡＣ符号の固定長データの上位４ビッ
トを表し、小文字のｔはＡＣ符号の固定長データの下位
１２ビットを表している。
ト幅ローテート回路２２が、固定長データを変換する動
作を示す図であり、ＡＣ符号の固定長データのワード数
が最大である場合を例示している。図４（ｂ）におい
て、小文字のｈはＡＣ符号の固定長データの上位４ビッ
トを表し、小文字のｔはＡＣ符号の固定長データの下位
１２ビットを表している。
【００６３】まず、出力データの第１ワードには、上位
１２ビットにＤＣ符号が入り、下位４ビットに第１のＡ
Ｃ符号の固定長データの上位４ビットが入る。出力デー
タの第２ワードには、上位１２ビットに第１のＡＣ符号
の固定長データの下位１２ビットが入り、下位４ビット
に第２のＡＣ符号の固定長データの上位４ビットが入
る。同様に、ｎ＝３〜６３のとき、出力データの第ｎワ
ードには、上位１２ビットに第（ｎ−１）のＡＣ符号の
固定長データの下位１２ビットが入り、下位４ビットに
第ｎのＡＣ符号の固定長データの上位４ビットが入る。
１２ビットにＤＣ符号が入り、下位４ビットに第１のＡ
Ｃ符号の固定長データの上位４ビットが入る。出力デー
タの第２ワードには、上位１２ビットに第１のＡＣ符号
の固定長データの下位１２ビットが入り、下位４ビット
に第２のＡＣ符号の固定長データの上位４ビットが入
る。同様に、ｎ＝３〜６３のとき、出力データの第ｎワ
ードには、上位１２ビットに第（ｎ−１）のＡＣ符号の
固定長データの下位１２ビットが入り、下位４ビットに
第ｎのＡＣ符号の固定長データの上位４ビットが入る。
【００６４】出力データの第６４ワードには、上位１２
ビットに第６３のＡＣ符号の固定長データの下位１２ビ
ットが入り、下位４ビットにＥＯＢコードが入る。すな
わち、図４（ａ）のように構成された固定ビット幅ロー
テート回路２２によって、ＡＣ符号の固定長データをＭ
ＳＢ側に一律に４ビットローテートし、第１ワード目の
ＭＳＢからの未使用部分１２ビットにＤＣ符号を入れる
という動作が実現できる。
ビットに第６３のＡＣ符号の固定長データの下位１２ビ
ットが入り、下位４ビットにＥＯＢコードが入る。すな
わち、図４（ａ）のように構成された固定ビット幅ロー
テート回路２２によって、ＡＣ符号の固定長データをＭ
ＳＢ側に一律に４ビットローテートし、第１ワード目の
ＭＳＢからの未使用部分１２ビットにＤＣ符号を入れる
という動作が実現できる。
【００６５】データ書き込み回路２３は、固定ビット幅
ローテート回路２２が出力する固定長データをメモリ２
４に格納する。これは、最小１ワードから最大６４ワー
ドの固定長データをメモリに書き込むだけの動作なの
で、パイプライン処理により簡単に実現できる。
ローテート回路２２が出力する固定長データをメモリ２
４に格納する。これは、最小１ワードから最大６４ワー
ドの固定長データをメモリに書き込むだけの動作なの
で、パイプライン処理により簡単に実現できる。
【００６６】したがって、本発明の実施形態に係るディ
ジタル符号化装置によると、ＶＬＣ回路１０のみならず
固定長データ生成回路２０においても、全ての処理をパ
イプライン処理により行うことができる。
ジタル符号化装置によると、ＶＬＣ回路１０のみならず
固定長データ生成回路２０においても、全ての処理をパ
イプライン処理により行うことができる。
【００６７】図５は、本発明の実施形態に係るディジタ
ル符号化装置により生成される固定長データの内容を表
す図である。ここでは、固定長データの個数が最大とな
る場合、すなわち、ＡＣ符号が６３個であり、しかもそ
の符号長が全て最大である場合を例示している。従来例
の図９と比較すると、ＤＣ符号の符号長とＥＯＢコード
の符号長との和が固定長データの長さ以下であり、しか
もＡＣ符号をある固定ビットだけローテートしてＤＣ符
号に連結したことにより、１つのＤＣＴ変換から生成さ
れる固定長データの最大ワード数が６５から６４になっ
ている。この格納方法により、固定長データの格納領域
を縮小することができる。また、ＤＣ符号を付加するこ
とによるクロック数の増加はなく、従来と同様に６４ク
ロックでデータを連続的にパイプライン処理することが
できる。
ル符号化装置により生成される固定長データの内容を表
す図である。ここでは、固定長データの個数が最大とな
る場合、すなわち、ＡＣ符号が６３個であり、しかもそ
の符号長が全て最大である場合を例示している。従来例
の図９と比較すると、ＤＣ符号の符号長とＥＯＢコード
の符号長との和が固定長データの長さ以下であり、しか
もＡＣ符号をある固定ビットだけローテートしてＤＣ符
号に連結したことにより、１つのＤＣＴ変換から生成さ
れる固定長データの最大ワード数が６５から６４になっ
ている。この格納方法により、固定長データの格納領域
を縮小することができる。また、ＤＣ符号を付加するこ
とによるクロック数の増加はなく、従来と同様に６４ク
ロックでデータを連続的にパイプライン処理することが
できる。
【００６８】図６は、本発明の実施形態に係るディジタ
ル符号化装置の動作タイミング図である。図８の従来の
回路における動作タイミング図と比較すると、ブランキ
ング期間内に実行される、ＤＣ符号を処理するための非
パイプライン処理がなくなっているのがわかる。
ル符号化装置の動作タイミング図である。図８の従来の
回路における動作タイミング図と比較すると、ブランキ
ング期間内に実行される、ＤＣ符号を処理するための非
パイプライン処理がなくなっているのがわかる。
【００６９】以上説明したように、本発明の実施形態に
係るディジタル符号化装置によると、ＤＣ符号の処理回
路を不要にすると共に、パイプライン処理期間外のＤＣ
符号の処理も不要にすることができる。したがって、従
来のＡＣ符号の処理とＤＣ符号の処理とを分離して行う
方式と比べて、大幅な回路削減と処理クロック数減少に
よる消費電力低下の効果が得られる。
係るディジタル符号化装置によると、ＤＣ符号の処理回
路を不要にすると共に、パイプライン処理期間外のＤＣ
符号の処理も不要にすることができる。したがって、従
来のＡＣ符号の処理とＤＣ符号の処理とを分離して行う
方式と比べて、大幅な回路削減と処理クロック数減少に
よる消費電力低下の効果が得られる。
【００７０】なお、ＤＣ符号の部分に、ＤＣ符号に加え
て動き検出等の画像処理のための情報が付加されていて
も構わない。実際、ＤＶＣ（Digital Video Cassette）
におけるデータフォーマットでは、ＤＣ符号は９ビッ
ト、画像データの付属情報として動き検出に１ビット、
クラス情報として２ビット利用されており、計１２ビッ
トとなっている。ＥＯＢコードは４ビットであるので、
本発明が適用できる。
て動き検出等の画像処理のための情報が付加されていて
も構わない。実際、ＤＶＣ（Digital Video Cassette）
におけるデータフォーマットでは、ＤＣ符号は９ビッ
ト、画像データの付属情報として動き検出に１ビット、
クラス情報として２ビット利用されており、計１２ビッ
トとなっている。ＥＯＢコードは４ビットであるので、
本発明が適用できる。
【００７１】本発明の実施形態に係るディジタル符号化
装置による回路削減と消費電力低下の効果を、具体的に
説明する。
装置による回路削減と消費電力低下の効果を、具体的に
説明する。
【００７２】図７に示した従来の回路と図２に示した本
発明の回路とを比較すると、本発明の回路では、従来の
回路において必要であったデータ保持回路２７、第２の
メモリ２８及び第２のデータ書き込み回路２９が不要と
なり、あらたに固定ビット幅ローテート回路２２が必要
になる。
発明の回路とを比較すると、本発明の回路では、従来の
回路において必要であったデータ保持回路２７、第２の
メモリ２８及び第２のデータ書き込み回路２９が不要と
なり、あらたに固定ビット幅ローテート回路２２が必要
になる。
【００７３】固定ビット幅ローテート回路２２は、図４
（ａ）に示したように、極めて小規模な回路である。一
方、データ保持回路２７は、メモリの書き込みと読み出
し制御を行い、第２のデータ書き込み回路２９はメモリ
の書き込み制御を行うため、いずれも固定ビット幅ロー
テート回路２２と比較して回路規模は大きい。また、１
５個のＤＣＴ計数を連続処理した後にブランキング期間
においてＤＣ符号を処理する場合、第２のメモリ２８は
１２×１５ビット以上の容量が必要になる。連続処理す
るＤＣＴ係数の個数をｎとすると、第２のメモリ２８は
１２×ｎビット以上の容量が必要になる。したがって、
回路規模は大きく削減されることになる。
（ａ）に示したように、極めて小規模な回路である。一
方、データ保持回路２７は、メモリの書き込みと読み出
し制御を行い、第２のデータ書き込み回路２９はメモリ
の書き込み制御を行うため、いずれも固定ビット幅ロー
テート回路２２と比較して回路規模は大きい。また、１
５個のＤＣＴ計数を連続処理した後にブランキング期間
においてＤＣ符号を処理する場合、第２のメモリ２８は
１２×１５ビット以上の容量が必要になる。連続処理す
るＤＣＴ係数の個数をｎとすると、第２のメモリ２８は
１２×ｎビット以上の容量が必要になる。したがって、
回路規模は大きく削減されることになる。
【００７４】また、従来のディジタル符号化装置におい
ては、ＤＣ符号を処理するために、パイプライン処理と
は別にクロックが必要であったのに対して、本実施形態
においては全く不要となる。したがって、回路削減効果
と処理クロック数の削減の相乗効果により、一層の低消
費電力化が可能になる。
ては、ＤＣ符号を処理するために、パイプライン処理と
は別にクロックが必要であったのに対して、本実施形態
においては全く不要となる。したがって、回路削減効果
と処理クロック数の削減の相乗効果により、一層の低消
費電力化が可能になる。
【００７５】さらに、本発明の実施形態に係るディジタ
ル符号化装置によると、ブランキング期間は必ずしも必
須ではなくなる。したがって、ビデオメモリ等の記憶媒
体への画像データの記録又はインターネット等による画
像データの送信等、ブランキング期間の存在しない画像
処理に用いる場合には連続的な処理が可能になるため、
従来よりも高速な処理が実現できる。また、ブランキン
グ期間のあるモニター等に対しては、ブランキング期間
を他の処理に利用することができる。
ル符号化装置によると、ブランキング期間は必ずしも必
須ではなくなる。したがって、ビデオメモリ等の記憶媒
体への画像データの記録又はインターネット等による画
像データの送信等、ブランキング期間の存在しない画像
処理に用いる場合には連続的な処理が可能になるため、
従来よりも高速な処理が実現できる。また、ブランキン
グ期間のあるモニター等に対しては、ブランキング期間
を他の処理に利用することができる。
【００７６】
【発明の効果】以上説明したように、本発明に係るディ
ジタル符号化装置によると、ＤＣ符号処理及びＡＣ符号
処理を共通のハードウェアによって実行するので、ＤＣ
符号処理のための非パイプライン処理部が不要となり、
回路が大幅に削減できる。また、非パイプライン処理部
が不要となると共に非パイプライン処理のためのクロッ
クが不要となるので、消費電力を大幅に低下させること
ができる。
ジタル符号化装置によると、ＤＣ符号処理及びＡＣ符号
処理を共通のハードウェアによって実行するので、ＤＣ
符号処理のための非パイプライン処理部が不要となり、
回路が大幅に削減できる。また、非パイプライン処理部
が不要となると共に非パイプライン処理のためのクロッ
クが不要となるので、消費電力を大幅に低下させること
ができる。
【００７７】また、クロック数を増やす必要がないの
で、前後の装置構成と整合性のとれたパイプライン処理
を行うことができる。さらに、ブランキング期間内に処
理を実行する必要がなくなるので、適用する画像処理装
置がブランキング期間を有するか否かに関わらず、高速
処理が実現できる。
で、前後の装置構成と整合性のとれたパイプライン処理
を行うことができる。さらに、ブランキング期間内に処
理を実行する必要がなくなるので、適用する画像処理装
置がブランキング期間を有するか否かに関わらず、高速
処理が実現できる。
【図面の簡単な説明】
【図１】本発明の実施形態に係るディジタル符号化装置
のブロック図である。
のブロック図である。
【図２】本発明の実施形態に係るディジタル符号化装置
におけるＶＬＣ回路及び固定長データ生成回路の内部構
成を示すブロック図である。
におけるＶＬＣ回路及び固定長データ生成回路の内部構
成を示すブロック図である。
【図３】（ａ）は、本発明の実施形態に係るディジタル
符号化装置における固定長データへの詰め込み回路の構
成の一例を示すブロック図、（ｂ）は、固定長データへ
の詰め込み回路がＡＣ符号の固定長データを生成する動
作を示す図である。
符号化装置における固定長データへの詰め込み回路の構
成の一例を示すブロック図、（ｂ）は、固定長データへ
の詰め込み回路がＡＣ符号の固定長データを生成する動
作を示す図である。
【図４】（ａ）は、本発明の実施形態に係るディジタル
符号化装置における固定ビット幅ローテート回路の構成
の一例を示すブロック図、（ｂ）は、固定ビット幅ロー
テート回路が固定長データを変換する動作を示す図であ
る。
符号化装置における固定ビット幅ローテート回路の構成
の一例を示すブロック図、（ｂ）は、固定ビット幅ロー
テート回路が固定長データを変換する動作を示す図であ
る。
【図５】本発明の実施形態に係るディジタル符号化装置
により生成される固定長データの内容を表す図である。
により生成される固定長データの内容を表す図である。
【図６】本発明の実施形態に係るディジタル符号化装置
の動作タイミング図である。
の動作タイミング図である。
【図７】従来のディジタル符号化装置におけるＶＬＣ回
路及び固定長データ生成回路の内部構成を示すブロック
図である。
路及び固定長データ生成回路の内部構成を示すブロック
図である。
【図８】従来のディジタル符号化装置の動作タイミング
図である。
図である。
【図９】従来のディジタル符号化装置により生成される
固定長データの内容を表す図である。
固定長データの内容を表す図である。
【図１０】従来のディジタル符号化装置により生成され
る固定長データの内容を表す図であり、（ａ）はＤＣＴ
係数を示す図、（ｂ）は（ａ）のＤＣＴ係数から生成さ
れる固定長データの内容を表す図である。
る固定長データの内容を表す図であり、（ａ）はＤＣＴ
係数を示す図、（ｂ）は（ａ）のＤＣＴ係数から生成さ
れる固定長データの内容を表す図である。
【図１１】本発明及び従来例におけるＤＣＴ係数の説明
図である。
図である。
１ 離散コサイン変換回路（ＤＣＴ回路） ２ 量子化回路 １０ 可変長符号化回路（ＶＬＣ回路） １１ 判定回路 １２ ＡＣ符号化回路 １３ ＤＣ符号化回路 ２０ 固定長データ生成回路 ２１ 固定長データへの詰め込み回路 ２２ 固定長ビット幅ローテート回路 ２３ データ書き込み回路 ２４ メモリ（ＲＡＭ） ２５ 第１のデータ書き込み回路 ２６ 第１のメモリ（ＲＡＭ１） ２７ データ保持回路 ２８ 第２のメモリ（ＲＡＭ２） ２９ 第２のデータ書き込み回路
Claims (5)
- 【請求項１】 入力されるデータを離散コサイン変換
し、変換結果を基にしてＤＣ係数及びＡＣ係数を生成し
て出力する変換回路と、 前記変換回路から出力されたＤＣ係数及びＡＣ係数を、
ＤＣ符号及びＡＣ符号に各々符号化する可変長符号化回
路と、 前記可変長符号化回路から出力されたＤＣ符号及びＡＣ
符号を基にして、複数の固定長データを生成する固定長
データ生成回路とを備え、 前記固定長データ生成回路は、 前記ＤＣ符号と前記ＡＣ符号の先頭部とから先頭の固定
長データを生成すると共に、先頭以外の固定長データを
前記ＡＣ符号の残部から順次生成することを特徴とする
ディジタル符号化装置。 - 【請求項２】 ＤＣ符号の符号長とＡＣ符号の最終位置
を示すＥＯＢコードの符号長との和が固定長データの長
さ以下であることを特徴とする請求項１に記載のディジ
タル符号化装置。 - 【請求項３】 変換回路は、 離散コサイン変換の結果を量子化することによってＤＣ
係数及びＡＣ係数を生成する量子化回路を有しているこ
とを特徴とする請求項１に記載のディジタル符号化装
置。 - 【請求項４】 可変長符号化回路及び固定長データ生成
回路は、パイプライン処理を行うことを特徴とする請求
項１に記載のディジタル符号化装置。 - 【請求項５】 請求項１に記載のディジタル符号化装置
において、 前記固定長データのビット数をｎ、前記ＤＣ符号のビッ
ト数をｍとすると、 前記固定長データ生成回路は、 前記ＡＣ符号を入力とし、入力されるＡＣ符号を順次連
結し、連結した結果をｎビット毎に区切ってＡＣ符号の
固定長データとして出力する固定長データへの詰め込み
回路と、 前記固定長データへの詰め込み回路から出力されたＡＣ
符号の固定長データ及び前記ＤＣ符号を入力とし、前記
ＤＣ符号と先頭のＡＣ符号の固定長データの上位（ｎ−
ｍ）ビットとを連結することによって先頭の固定長デー
タを生成すると共に、一のＡＣ符号の固定長データの下
位ｍビットと次のＡＣ符号の固定長データの上位（ｎ−
ｍ）ビットとを連結することによって先頭以外の固定長
データを順次生成する固定ビット幅ローテート回路とを
有していることを特徴とするディジタル符号化装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33645495A JP2905133B2 (ja) | 1995-01-09 | 1995-12-25 | ディジタル符号化装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP99995 | 1995-01-09 | ||
| JP7-999 | 1995-01-09 | ||
| JP33645495A JP2905133B2 (ja) | 1995-01-09 | 1995-12-25 | ディジタル符号化装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08251590A true JPH08251590A (ja) | 1996-09-27 |
| JP2905133B2 JP2905133B2 (ja) | 1999-06-14 |
Family
ID=26334149
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33645495A Expired - Fee Related JP2905133B2 (ja) | 1995-01-09 | 1995-12-25 | ディジタル符号化装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2905133B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US9369736B2 (en) | 2010-04-05 | 2016-06-14 | Samsung Electronics Co., Ltd. | Low complexity entropy-encoding/decoding method and apparatus |
-
1995
- 1995-12-25 JP JP33645495A patent/JP2905133B2/ja not_active Expired - Fee Related
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| US10158890B2 (en) | 2010-04-05 | 2018-12-18 | Samsung Electronics Co., Ltd. | Low complexity entropy-encoding/decoding method and apparatus |
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| US9294781B2 (en) | 2010-04-05 | 2016-03-22 | Samsung Electronics Co., Ltd. | Method and apparatus for encoding video by using transformation index, and method and apparatus for decoding video by using transformation index |
| US9854255B2 (en) | 2014-03-31 | 2017-12-26 | Brother Kogyo Kabushiki Kaisha | Electronic apparatus, and method and computer-readable medium for the same |
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