JPH1011389A - ビット変換回路とこの回路を用いたデータ処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 １６ビットデータバスを３２ビットデータバ
スにビット変換し、３２ビットバス用回路を直接制御す
る。 【解決手段】 ライト時は、１６ビットデータバス１Ａ
からのデータを、ビット変換回路３にて、３２ビット下
位データバス３Ａ（１６ビット）と３２ビット下位デー
タバス３Ｂ（１６ビット）にビット変換する。リード時
は、３２ビットバス用回路２からインデータを３２ビッ
トバス３Ａ，３Ｂに出力させるため、インストロボ信号
を出力する。そして、３２ビット下位データバス３Ｂ
（１６ビット）と３２ビット上位データバス３Ｂ（１６
ビット）から、それぞれのイン０ストロボ信号１Ｅとイ
ン１ストロボ信号１Ｆの期間のみ、１６ビットデータバ
ス１Ａ（１６ビット）にそれぞれのリードデータを返し
ている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、データ処理装置
において、ＣＰＵ回路におけるデータバス制御のビット
変換を行うビット変換回路に関する。

【０００２】

【従来の技術】従来の１６ビットデータ処理装置は、図
５に示すように、１６ビットＣＰＵ回路１と１６ビット
バス用回路１９で構成され、両者は１６ビットデータバ
ス（ＤＢ０−１５）１Ａで接続される。そして、１６ビ
ットＣＰＵ回路１は、１６ビットバス用回路１９に対
し、ライト／リード動作に応じて、アドレスストロボ信
号（ＡＤＤＳＴＢ）１Ｂ、アウト０ストロボ信号（ＯＵ
Ｔ０ＳＴＢ）１Ｃ、アウト１ストロボ信号（ＯＵＴ１Ｓ
ＴＢ）１Ｄ、イン０ストロボ信号（ＩＮ０ＳＴＢ）１
Ｅ、イン１ストロボ信号（ＩＮ１ＳＴＢ）１Ｆを出力す
る。

【０００３】次に、上記構成におけるライト時のタイミ
ングチャートを図６に示し、リード時のタイミングチャ
ートを図７に示してその動作を説明する。

【０００４】ここで、図６（ａ）は１６ビットデータバ
ス１Ａ上のデータ、図６（ｂ）はアドレスストロボ信号
１Ｂ、図６（ｃ）はアウト０ストロボ信号１Ｃ、図６
（ｄ）はアウト１ストロボ信号１Ｄの波形を示してい
る。また、図７（ａ）は１６ビットデータバス１Ａ上の
データ、図７（ｂ）はアドレスストロボ信号１Ｂ、図７
（ｃ）はイン０ストロボ信号１Ｅ、図７（ｄ）はイン１
ストロボ信号１Ｆの波形を示している。

【０００５】まず、ライト時において、１６ビットＣＰ
Ｕ回路１では、オペコードデータとアウトデータ１・２
を１６ビットデータバス１Ａを通じて１６ビットバス用
回路１９に出力する。そして、オペコードデータのラッ
チタイミングでアドレスストロボ信号１Ｂを、アウトデ
ータ１のラッチタイミングでアウト０ストロボ信号１Ｃ
を、アウトデータ２のラッチタイミングでアウト１スト
ロボ信号１Ｄをそれぞれ１６ビットバス用回路１９に出
力する。

【０００６】１６ビットバス用回路１９では、１６ビッ
トデータバス１Ａからのオペコードデータをアドレスス
トロボ信号１Ｂの入力タイミングでラッチし、アウトデ
ータ１をアウト０ストロボ信号１Ｃの入力タイミングで
ラッチし、アウトデータ２をアウト１ストロボ信号１Ｄ
の入力タイミングでラッチする。

【０００７】次に、リード時において、１６ビットＣＰ
Ｕ回路１では、オペコードデータを１６ビットデータバ
ス１Ａを通じて１６ビットバス用回路１９に出力する。
そして、オペコードデータのラッチタイミングでアドレ
スストロボ信号１Ｂを、１６ビットバス用回路１９より
インデータ１を出力させる期間にイン０ストロボ信号１
Ｅを、１６ビットバス用回路１９よりインデータ２を出
力させる期間にイン１ストロボ信号１Ｆをそれぞれ１６
ビットバス用回路１９に出力する。

【０００８】１６ビットバス用回路１９では、１６ビッ
トデータバス１Ａからのオペコードデータをアドレスス
トロボ信号１Ｂの入力タイミングでラッチし、ラッチし
たオペコードデータに当たるインデータ１とインデータ
２をそれぞれイン０ストロボ信号１Ｅとイン１ストロボ
信号１Ｆの入力期間のみ、１６ビットデータバス１Ａに
乗せ、１６ビットＣＰＵ回路１に出力する。

【０００９】ところで、近時３２ビットＣＰＵの普及に
伴い、１６ビットバス用回路から３２ビットバス用回路
に移行しつつある。しかしながら、従来の１６ビットＣ
ＰＵ回路を用いたデータ処理装置では、データバスのビ
ット幅が１６ビットしかないため、３２ビットバス用回
路を直接制御することはできない。

【００１０】

【発明が解決しようとする課題】従来のデータ処理装置
では、データバスのビット幅を越えるビットバス用回路
を直接制御することはできない。

【００１１】この発明は、上記の問題を解決し、例えば
ＣＰＵ回路のデータバスビット幅を越えるビットバス用
回路が使用可能となるように、ｎビット処理回路と２ｎ
ビット処理回路とを結ぶデータバスのビット幅を相互に
変換するビット変換回路とこのビット変換回路を用いた
データ処理装置を提供することを目的とする。

【００１２】

【課題を解決するための手段】上述した問題点を解決す
るため、本発明によるビット変換回路は以下の構成とす
ることを特徴とする。

【００１３】まず、（１）として、ｎ（ｎは自然数）ビ
ットデータバス１Ａからのｎビットオペコードデータを
その入力期間中に与えられるｎビット用アドレスストロ
ボ信号１Ｂに基づいて２ｎビット下位オペコードデータ
及び２ｎビット上位オペコードデータに変換するオペコ
ードデータビット変換手段４・５と、ｎビットデータバ
ス１Ａからの第１、第２のｎビットアウトデータをそれ
ぞれの入力期間中に与えられる第１、第２のｎビット用
アウトストロボ信号１Ｃ・１Ｄに基づいて２ｎビット下
位アウトデータ、２ｎビット上位アウトデータに変換す
るアウトデータビット変換手段７・８と、ｎビット用ア
ドレスストロボ信号１Ｂが入力されてから第１のｎビッ
ト用アウトストロボ信号１Ｃが入力されるまでの期間、
オペコードデータビット変換手段４・５で得られた２ｎ
ビット下位オペコードデータ及び２ｎビット上位オペコ
ードデータをそれぞれ２ｎビット下位データバス３Ａ、
２ｎビット上位データバス３Ｂに出力するオペコードデ
ータ出力手段６・１１と、第２のｎビット用アウトスト
ロボ信号１Ｄが入力されてからｎビット用アドレススト
ロボ信号１Ｂが入力されるまでの期間、アウトデータビ
ット変換手段７・８で得られた２ｎビット下位アウトデ
ータ、２ｎビット上位アウトデータをそれぞれ２ｎビッ
ト下位データバス３Ａ、２ｎビット上位データバス３Ｂ
に出力するアウトデータ出力手段９・１３と、ｎビット
用アドレスストロボ信号１Ｂを２ｎビット用オペコード
ストロボ信号３Ｃとして出力するオペコードストロボ信
号出力手段と、第２のｎビット用アウトストロボ信号１
Ｄを２ｎビット用アウトストロボ信号３Ｄとして出力す
るアウトストロボ信号出力手段とを具備する。

【００１４】また、（２）として、ｎ（ｎは自然数）ビ
ットデータバス１Ａからのｎビットオペコードデータを
その入力期間中に与えられるｎビット用アドレスストロ
ボ信号１Ｂに基づいて２ｎビット下位オペコードデータ
及び２ｎビット上位オペコードデータに変換するオペコ
ードデータビット変換手段４・５と、第１のｎビット用
インストロボ信号１Ｅを入力してから第２のｎビット用
インストロボ信号１Ｆの入力が終了するまでの期間、２
ｎビット用インストロボ信号３Ｅを出力するインストロ
ボ信号生成手段１５・１６と、ｎビットアドレスストロ
ボ信号２Ｂを入力してから第１のｎビット用インストロ
ボ信号１Ｅが入力されるまでの期間、オペコードデータ
ビット変換手段４・５で得られた２ｎビット下位オペコ
ードデータ及び２ｎビット上位オペコードデータをそれ
ぞれ２ｎビット下位データバス３Ａ・２ｎビット上位デ
ータバス３Ｂに入力するオペコードデータ出力手段６・
１１と、ｎビット用アドレスストロボ信号１Ｂを２ｎビ
ット用オペコードストロボ信号３Ｃとして出力するオペ
コードストロボ信号出力手段と、第１・第２のｎビット
用インストロボ信号１Ｅ・１Ｆの各入力期間に２ｎビッ
ト下位データバス３Ａ・２ｎビット上位データバス３Ｂ
からの第１・第２のｎビットインデータを順次前記ｎビ
ットデータバス１Ａに出力するインデータ出力手段１７
・１８とを具備する構成とする。

【００１５】また、（３）として、ｎ（ｎは自然数）ビ
ットデータバス１Ａからのｎビットオペコードデータを
その入力期間中に与えられるｎビット用アドレスストロ
ボ信号１Ｂに基づいて２ｎビット下位オペコードデータ
及び２ｎビット上位オペコードデータに変換するオペコ
ードデータビット変換手段４・５と、ｎビットデータバ
ス１Ａからの第１・第２のｎビットアウトデータをそれ
ぞれの入力期間中に与えられる第１・第２のｎビット用
アウトストロボ信号１Ｃ・１Ｄに基づいて２ｎビット下
位アウトデータ・２ｎビット上位アウトデータに変換す
るアウトデータビット変換手段７・８と、第２のｎビッ
ト用アウトストロボ信号１Ｄが入力されてからｎビット
用アドレスストロボ信号１Ｂが入力されるまでの期間、
アウトデータビット変換手段７・８で得られた２ｎビッ
ト下位アウトデータ、２ｎビット上位アウトデータをそ
れぞれ２ｎビット下位データバス３Ａ・２ｎビット上位
データバス３Ｂに出力するアウトデータ出力手段９・１
３と、第２のｎビット用アウトストロボ信号１Ｄを２ｎ
ビット用アウトストロボ信号３Ｄとして出力するアウト
ストロボ信号出力手段と、第１のｎビット用インストロ
ボ信号１Ｅを入力してから第２のｎビット用インストロ
ボ信号１Ｆの入力が終了するまでの期間、２ｎビット用
インストロボ信号３Ｅを出力するインストロボ信号生成
手段１５・１６と、ｎビット用アドレスストロボ信号１
Ｂが入力されてから第１のｎビット用アウトストロボ信
号(1C)及び、第１のｎビット用インストロボ信号１Ｅの
うちいずれか一方が入力されるまでの期間、オペコード
データビット変換手段４・５で得られた２ｎビット下位
オペコードデータ及び２ｎビット上位オペコードデータ
をそれぞれ２ｎビット下位データバス３Ａ・２ｎビット
上位データバス３Ｂに出力するオペコードデータ出力手
段６・１０・１１と、ｎビット用アドレスストロボ信号
１Ｂを２ｎビット用オペコードストロボ信号３Ｃとして
出力するオペコードストロボ信号出力手段と、第１・第
２のｎビット用インストロボ信号１Ｅ・１Ｆの各入力期
間に２ｎビット下位データバス３Ａ・２ｎビット上位デ
ータバス３Ｂからの第１・第２のｎビットインデータを
順次ｎビットデータバス１Ａに出力するインデータ出力
手段１７・１８とを具備する構成とする。

【００１６】また、（４）として、上記のオペコードデ
ータビット変換手段４・５は、あらかじめ２ｎビット下
位オペコードデータ及び２ｎビット上位オペコードデー
タを格納するメモリ回路５と、ｎビットデータバス１Ａ
からのｎビットオペコードデータをその入力期間中に与
えられるｎビット用アドレスストロボ信号１Ｂのタイミ
ングでラッチし、メモリ回路５に読出しアドレス信号と
して供給するラッチ回路４とを備える構成とする。

【００１７】また、（５）として、上記のオペコードス
トロボ信号出力手段は、ｎビット用アドレスストロボ信
号１Ｂを一定時間遅延するディレー回路１２を備え、こ
のディレー回路１２の出力を２ｎビット用オペコードス
トロボ信号３Ｃとして出力する構成とする。

【００１８】また、（６）として、前記（１）または
（３）のアウトストロボ信号出力手段は、第２のｎビッ
ト用アウトストロボ信号１Ｄを一定時間遅延するディレ
ー回路１４を備え、このディレー回路１４の出力を２ｎ
ビット用アウトストロボ信号３Ｄとして出力する構成と
する。

【００１９】また、本発明によるデータ処理装置は以下
の構成とすることを特徴とする。

【００２０】まず、（７）として、ｎ（ｎは自然数）ビ
ットデータバス１Ａにｎビットオペコードデータを出力
し、その出力期間中にｎビット用アドレスストロボ信号
１Ｂを出力し、ｎビットデータバス１Ａに第１・第２の
ｎビットアウトデータを出力し、それぞれの出力期間中
に第１・第２のｎビット用アウトストロボ信号１Ｃ・１
Ｄを出力し、ｎビットデータバス１Ａに第１・第２のｎ
ビットアウトデータを要求するとき第１・第２のｎビッ
ト用インストロボ信号１Ｅ・１Ｆを出力するｎビット演
算処理回路１と、ｎビットデータバス１Ａからのｎビッ
トオペコードデータをｎビット演算処理回路１からのｎ
ビット用アドレスストロボ信号１Ｂに基づいて２ｎビッ
ト下位オペコードデータ及び２ｎビット上位オペコード
データに変換するオペコードデータビット変換手段４・
５と、ｎビットデータバス１Ａからの第１・第２のｎビ
ットアウトデータをｎビット演算処理回路１からの第１
・第２のｎビット用アウトストロボ信号１Ｃ・１Ｄに基
づいて２ｎビット下位アウトデータ・２ｎビット上位ア
ウトデータに変換するアウトデータビット変換手段７・
８、ｎビット演算処理回路１からの第２のｎビット用ア
ウトストロボ信号１Ｄを入力してからｎビット用アドレ
スストロボ信号１Ｂを入力するまでの期間、アウトデー
タビット変換手段７・８で得られた２ｎビット下位アウ
トデータ・２ｎビット上位アウトデータをそれぞれ２ｎ
ビット下位データバス３Ａ・２ｎビット上位データバス
３Ｂに出力するアウトデータ出力手段９・１３と、ｎビ
ット演算処理回路１からの第２のｎビット用アウトスト
ロボ信号１Ｄを２ｎビット用アウトストロボ信号３Ｄと
して出力するアウトストロボ信号出力手段と、ｎビット
演算処理回路１からの第１のｎビット用インストロボ信
号１Ｅを入力してから第２のｎビット用インストロボ信
号１Ｆの入力が終了するまでの期間、２ｎビット用イン
ストロボ信号３Ｅを出力するインストロボ信号生成手段
１５・１６と、ｎビット演算処理回路１からのｎビット
用アドレスストロボ信号１Ｂを入力してから第１のｎビ
ット用アウトストロボ信号１Ｃ及び第１のｎビット用イ
ンストロボ信号１Ｅのうちいずれか一方を入力するまで
の期間、オペコードデータビット変換手段４・５で得ら
れた２ｎビット下位オペコードデータ及び２ｎビット上
位オペコードデータをそれぞれ２ｎビット下位データバ
ス３Ａ・２ｎビット上位データバス３Ｂに出力するオペ
コードデータ出力手段６・１１と、ｎビット演算処理回
路１からのｎビット用アドレスストロボ信号１Ｂを２ｎ
ビット用オペコードストロボ信号３Ｃとして出力するオ
ペコードストロボ信号出力手段と、ｎビット演算処理回
路１からの第１・第２のｎビット用インストロボ信号１
Ｅ・１Ｆの各入力期間に２ｎビット下位データバス３Ａ
と、２ｎビット上位データバス３Ｂからの第１・第２の
ｎビットインデータを順次ｎビットデータバス１Ａに出
力するインデータ出力手段１７・１８を備えるビット変
換回路３と、２ｎビット下位データバス３Ａ及び２ｎビ
ット上位データバス３Ｂからの各オペコードデータをビ
ット変換回路３からのオペコードストロボ信号３Ｃのタ
イミングで取り込み、２ｎビット下位データバス３Ａ及
び２ｎビット上位データバス３Ｂからの各アウトデータ
をビット変換回路３からのアウトストロボ信号３Ｄのタ
イミングで取り込み、ビット変換回路３からのインスト
ロボ信号３Ｅのタイミングで２ｎビット下位データバス
３Ａ及び２ｎビット上位データバス３Ｂにそれぞれ２ｎ
ビット下位インデータ・２ｎビット上位インデータを出
力する２ｎビットバス用回路２とを具備する構成とす
る。

【００２１】また、（８）として、前記（７）のビット
変換回路３のオペコードデータビット変換手段４・５
は、あらかじめ２ｎビット下位オペコードデータ及び２
ｎビット上位オペコードデータを格納するメモリ回路５
と、ｎビットデータバス１Ａからのｎビットオペコード
データをその入力期間中に与えられるｎビット用アドレ
スストロボ信号１Ｂのタイミングでラッチし、メモリ回
路５に読出しアドレス信号として供給するラッチ回路４
とを備える構成とする。

【００２２】また、（９）として、前記（７）のビット
変換回路３のオペコードストロボ信号出力手段は、ｎビ
ット用アドレスストロボ信号１Ｂを一定時間遅延するデ
ィレー回路１２を備え、ディレー回路１２の出力を２ｎ
ビット用オペコードストロボ信号３Ｃとして出力する構
成とする。

【００２３】また、（１０）として、前記（７）のビッ
ト変換回路３のオペコードストロボ信号出力手段は、ｎ
ビット用アドレスストロボ信号１Ｂを一定時間遅延する
ディレー回路１２を備え、ディレー回路１２の出力を２
ｎビット用オペコードストロボ信号３Ｃとして出力する
構成とする。

【００２４】また、（１１）として、前記（７）のビッ
ト変換回路３のアウトストロボ信号出力手段は、第２の
ｎビット用アウトストロボ信号１Ｄを一定時間遅延する
ディレー回路１４を備え、ディレー回路１４の出力を２
ｎビット用アウトストロボ信号３Ｄとして出力する構成
とする。

【００２５】

【発明の実施の形態】次に、図１〜図４を参照して本発
明の実施の形態を詳細に説明する。なお、各図におい
て、図５と同一部分及び相互に同一の部分には同一符号
を付して示し、重複する説明を省略する。

【００２６】図１はこの発明によるデータ処理装置の構
成を示すものである。このデータ処理装置は、１６ビッ
トＣＰＵ回路１と３２ビットバス用回路２との間にビッ
ト幅拡張用のビット変換回路３を介在して構成される。

【００２７】１６ビットＣＰＵ回路１とビット変換回路
３との間は１６ビットデータバス（ＤＢ０−１５）１Ａ
で接続される。１６ビットＣＰＵ回路１は、ビット変換
回路３に対し、ライト／リード動作に応じて、アドレス
ストロボ信号（ＡＤＤＳＴＢ）１Ｂ、アウト０ストロボ
信号（ＯＵＴ０ＳＴＢ）１Ｃ、アウト１ストロボ信号
（ＯＵＴ１ＳＴＢ）１Ｄ、イン０ストロボ信号（ＩＮ０
ＳＴＢ）１Ｅ、イン１ストロボ信号（ＩＮ１ＳＴＢ）１
Ｆを出力する。

【００２８】ビット変換回路３と３２ビットバス用回路
２との間は下位１６ビットデータバス（ＬＤＢ０−１
５）及び上位１６ビットデータバス（ＵＤＢ１６−３
１）３Ａ・３Ｂで接続される。ビット変換回路３は、１
６ビットＣＰＵ回路１から送られてくるアドレスストロ
ボ信号１Ｂ、アウト０ストロボ信号１Ｃ、アウト１スト
ロボ信号１Ｄ、イン０ストロボ信号１Ｅ、イン１ストロ
ボ信号１Ｆからオペコードストロボ信号（ＯＰＣＳＴ
Ｂ）３Ｃ、アウトストロボ信号（ＯＵＴＳＴＢ）３Ｄ、
インストロボ信号（ＩＮＳＴＢ）３Ｅを生成して３２ビ
ットバス用回路２に出力する。

【００２９】図２はビット変換回路の具体的な構成を示
すもので、１６ビットＣＰＵ回路１と接続される１６ビ
ットデータバス１ＡはＤタイプフリップフロップ（以
下、Ｄ−ＦＦという。）４・７・８の各データ入力端Ｄ
に接続されると共に、バッファ１７・１８の出力端に接
続される。

【００３０】１６ビットＣＰＵ回路１からのアドレスス
トロボ信号１ＢはＤ−ＦＦ４のクロック入力端Ｃに供給
されると共に、セット・リセットフリップフロップ（以
下、ＳＲ−ＦＦという。）１１のセット入力端Ｓ、ＳＲ
−ＦＦ１３・１４のリセット入力端Ｒに供給され、さら
にディレー回路（ＤＬ）１２で一定時間遅延されて、オ
ペコードストロボ信号３Ｃとして３２ビットバス用回路
２に出力される。

【００３１】１６ビットＣＰＵ回路１からのアウト０ス
トロボ信号１Ｃは、Ｄ−ＦＦ７のクロック入力端Ｃに供
給されると共に、ＯＲゲート１０を介してＳＲ−ＦＦ１
１のリセット入力端Ｒに供給される。

【００３２】１６ビットＣＰＵ回路１からのアウト１ス
トロボ信号１ＤはＤ−ＦＦ８のクロック入力端Ｃに供給
されると共に、ＳＲ−ＦＦ１３のセット入力端Ｓに供給
され、さらにディレー回路１４で一定時間遅延されて、
オペコードストロボ信号３Ｃとして３２ビットバス用回
路２に出力される。

【００３３】１６ビットＣＰＵ回路１からのイン０スト
ロボ信号１Ｅは、ＯＲゲート１０を介してＳＲ−ＦＦ１
１のリセット入力端Ｒに供給されると共に、ＳＲ−ＦＦ
１６のセット入力端Ｓに供給され、さらにバッファ１７
の制御入力端にインデータイネーブル信号として供給さ
れる。

【００３４】１６ビットＣＰＵ回路１からのイン１スト
ロボ信号１Ｆは、インバータ１５を介してＤタイプＳＲ
−ＦＦ１６のクロック入力端Ｃに供給されると共に、バ
ッファ１８の制御入力端にインデータイネーブル信号と
して供給される。ＤタイプＳＲ−ＦＦ１６はデータ入力
端Ｄが“１”に固定されており、そのデータ出力端Ｑの
出力は、インストロボ信号３Ｅとして３２ビットデータ
バス用回路２に出力される。

【００３５】Ｄ−ＦＦ４のデータ出力端Ｑの出力は、Ｒ
ＯＭアドレス４ＡとしてＲＯＭ５に供給される。ＲＯＭ
５はあらかじめ下位オペコードデータ５Ａと上位オペコ
ードデータ５Ｂを格納しており、ＲＯＭアドレス４Ａに
従って出力する。このＲＯＭ５から出力される下位オペ
コードデータ５Ａ及び上位オペコードデータ５Ｂは、そ
れぞれバッファ６を介して３２ビットデータバス用回路
２に接続された下位１６ビットデータバス３Ａ・上位１
６ビット３Ｂに出力される。

【００３６】Ｄ−ＦＦ７・８のデータ出力端Ｑの出力
は、それぞれ下位アウトデータ７Ａ・上位アウトデータ
８Ａとしてバッファ９を介して３２ビットデータバス用
回路２に接続された下位１６ビットデータバス３Ａ・上
位１６ビット３Ｂに出力される。

【００３７】上記バッファ６・９の制御入力端には、そ
れぞれＳＲ−ＦＦ１１・１３のデータ出力端Ｑからの出
力がアウトデータイネーブル信号１１Ａ・１３Ａとして
供給される。

【００３８】３２ビットデータバス用回路２に接続され
た下位１６ビットデータバス３Ａはバッファ６・９の一
方の出力端に接続されると共に、バッファ１７の入力端
に接続され、上位１６ビットデータバス３Ｂはバッファ
６・９の他方の出力端に接続されると共に、バッファ１
８の入力端に接続される。

【００３９】上記構成によるデータ処理装置において、
以下、図３及び図４を参照して、ライト時、リード時の
動作を説明する。

【００４０】ここで、図３はライト時のタイミングチャ
ートを示すもので、図３（ａ）は１６ビットデータバス
１Ａ上のデータ、図３（ｂ）はアドレスストロボ信号１
Ｂ、図３（ｃ）はアウト０ストロボ信号１Ｃ、図３
（ｄ）はアウト１ストロボ信号１Ｄ、図３（ｅ）はＲＯ
Ｍアドレス信号４Ａ、図３（ｆ）は下位オペコードデー
タ５Ａ、図３（ｇ）は上位オペコードデータ５Ｂ、図３
（ｈ）はオペコードイネーブル信号１１Ａ、図３（ｉ）
は下位アウトデータ７Ａ、図３（ｊ）は上位アウトデー
タ８Ａ、図３（ｋ）はアウトデータイネーブル信号１３
Ａ、図３（ｌ）は３２ビット下位データバス３Ａ上のデ
ータ、図３（ｍ）は３２ビット上位データバス３Ｂ上の
データ、図３（ｎ）はオペコードストロボ信号３Ｃ、図
３（ｏ）はアウトストロボ信号３Ｄの波形を示してい
る。

【００４１】また、図４はリード時のタイミングチャー
トを示すもので、図４（ａ）は１６ビットデータバス１
Ａ上のデータ、図４（ｂ）はアドレスストロボ信号１
Ｂ、図４（ｃ）はイン０ストロボ信号１Ｅ、図４（ｄ）
はイン１ストロボ信号１Ｆ、図４（ｅ）はＲＯＭアドレ
ス信号４Ａ、図４（ｆ）は下位オペコードデータ５Ａ、
図４（ｇ）は上位オペコードデータ５Ｂ、図４（ｈ）は
オペコードイネーブル信号１１Ａ、図４（ｉ）はインス
トロボ３Ｅ、図４（ｊ）は３２ビット下位データバス３
Ａ上のデータ、図４（ｋ）は３２ビット上位データバス
３Ｂ上のデータ、図４（ｌ）は、オペコードストロボ信
号３Ｃの波形を示している。

【００４２】まず、図１に示すデータ処理装置の全体的
な処理動作を説明する。ライト時において、１６ビット
ＣＰＵ回路１では、オペコードデータとアウトデータ１
・２を１６ビットデータバス１Ａに乗せてビット変換回
路３に出力する。そして、オペコードデータのラッチタ
イミングでアドレスストロボ信号１Ｂを、アウトデータ
１のラッチタイミングでアウト０ストロボ信号１Ｃを、
アウトデータ２のラッチタイミングでアウト１ストロボ
信号１Ｄをビット変換回路３に出力する。

【００４３】ビット変換回路３では、１６ビットデータ
バス１Ａからのオペコードデータを下位オペコードデー
タと上位オペコードデータに変換し、アウトデータ１・
２を下位アウトデータ、上位アウトデータに変換して、
それぞれ３２ビット下位データバス３Ａと３２ビット上
位データバス３Ｂに送出し、オペコードストロボ信号３
Ｃとアウトストロボ信号３Ｄを生成して、それぞれ３２
ビットバス用回路２に出力する。

【００４４】３２ビットバス用回路２では、３２ビット
下位データバス３Ａと３２ビット上位データバス３Ｂの
上のオペコードデータと下位アウトデータ及び上位アウ
トデータを、オペコードストロボ信号３Ｃとアウトスト
ロボ信号３Ｄの入力タイミングでラッチする。

【００４５】次に、リード時において、１６ビットＣＰ
Ｕ回路１では、オペコードデータを１６ビットデータバ
ス１Ａに乗せてビット変換回路３に出力する。そして、
オペコードデータのラッチタイミングでアドレスストロ
ボ信号１Ｂを、ビット変換回路３よりインデータ１を出
力させる期間にイン０ストロボ信号１Ｅを、ビット変換
回路３よりインデータ２を出力させる期間にイン１スト
ロボ信号１Ｆをビット変換回路３に出力する。

【００４６】ビット変換回路３では、３２ビット下位デ
ータバス３Ａと３２ビット上位データバス３Ｂから、そ
れぞれイン０ストロボ信号１Ｅとイン１ストロボ信号１
Ｆの入力期間のみ、それぞれのリードデータを１６ビッ
トデータバス１Ａに乗せ、１６ビットＣＰＵ回路１に出
力する。また、イン０ストロボ信号１Ｅ、イン１ストロ
ボ信号１Ｆからインストロボ信号３Ｅを生成して３２ビ
ットバス用回路２に出力する。

【００４７】３２ビットバス用回路２では、３２ビット
下位データバス３Ａと３２ビット上位データバス３Ｂか
らの下位オペコードデータと上位オペコードデータをオ
ペコードストロボ信号３Ｃの入力タイミングでラッチ
し、ラッチしたオペコードに当たるデータをインストロ
ボ信号３Ｅの入力期間のみ３２ビットデータバス３Ａ・
３Ｂに乗せ、ビット変換回路３に出力する。

【００４８】次に、図２に示す構成のビット変換回路３
の動作を説明する。まず最初に、ライト時のオペコード
変換について説明する。Ｄ−ＦＦ４は、１６ビットデー
タバス１Ａからのオペコードデータを、アドレスストロ
ボ信号１Ｂの立ち上がりタイミングでラッチする。そし
て、ＲＯＭ５は、Ｄ−ＦＦ４の出力信号であるＲＯＭア
ドレス（１６ビット）４Ａが入力されると、下位オペコ
ードデータ（１６ビット）５Ａと上位オペコードデータ
（１６ビット）５Ｂを出力する。

【００４９】ここで、バッファ６は、下位オペコードデ
ータ５Ａと上位オペコードデータ５Ｂが入力され、オペ
コードイネーブル信号１１Ａによって出力状態がイネー
ブルされると、３２ビット下位データバス３Ａに下位オ
ペコードを出力し、３２ビット上位データバス３Ｂに上
位オペコードを出力する。これにより、オペコードデー
タは１６ビットデータから３２ビットデータに変換され
る。

【００５０】次に、ライト時のアウトデータの変換につ
いて説明する。Ｄ−ＦＦ７は、１６ビットデータバス１
Ａからのアウトデータ１を、アウト０ストロボ信号１Ｃ
の立ち上がりタイミングでラッチする。また、Ｄ−ＦＦ
８は、１６ビットデータバス１Ａからのアウトデータ２
を、アウト１ストロボ信号１Ｄの立ち上がりタイミング
でラッチする。

【００５１】ここで、バッファ９は、Ｄ−ＦＦ７の出力
信号である下位アウトデータ（１６ビット）７ＡとＤ−
ＦＦ８の出力信号である下位アウトデータ（１６ビッ
ト）８Ａとが入力され、アウトデータイネーブル信号１
３Ａによって出力状態がイネーブルされると、３２ビッ
ト下位データバス３Ａに下位アウトデータを出力し、３
２ビット上位データバス３Ｂに上位アウトデータを出力
する。これにより、アウトデータ０・１は１６ビットデ
ータから３２ビットデータに変換される。

【００５２】次に、データバスへの出力を制御する信号
について説明する。ＯＲゲート１０は、アウト０ストロ
ボ信号１Ｃとイン０ストロボ１Ｅを受け、タイミング信
号１０Ａを出力する。ＳＲ−ＦＦ１１は、アドレススト
ロボ信号１Ｂよりセットされ、アウト０ストロボ信号１
Ｃとイン０ストロボ信号１ＥのＯＲ信号であるタイミン
グ信号１０Ａによりリセットされる。この操作によりＳ
Ｒ−ＦＦ１１の出力信号であるオペコードイネーブル信
号１１Ａがアクティブになると、バッファ６の出力状態
をイネーブルにすることができる。

【００５３】ＳＲ−ＦＦ１３は、アウト１ストロボ信号
１Ｄよりセットされ、アドレスストロボ信号１Ｂにより
リセットされる。この操作によりＳＲ−ＦＦ１３の出力
信号であるデータイネーブル１３Ａがアクティブになる
と、バッファ９の出力状態をイネーブルにすることがで
きる。

【００５４】次に、ビット変換回路３から出力させるス
トロボ信号について説明する。ディレー回路１２は、ア
ドレスストロボ信号１Ｂを受けると、この信号を一定時
間遅らせてオペコードストロボ信号３Ｃとして出力す
る。この出力信号は、３２ビット下位データバス３Ａ上
の下位オペコードデータと３２ビット上位データバス３
Ｂ上の上位オペコードデータをラッチするためのタイミ
ング信号である。

【００５５】また、ディレー回路１４は、アウト１スト
ロボ信号１Ｄを受けると、この信号を一定時間遅らせて
アウトストロボ信号３Ｄとして出力する。この出力信号
は、３２ビット下位データバス３Ａ上の下位アウトデー
タと３２ビット上位データバス３Ｂ上の上位アウトデー
タをラッチするためのタイミング信号である。

【００５６】続いて、リード時のオペコード変換につい
て説明する。Ｄ−ＦＦ４は、１６ビットデータバス１Ａ
上のオペコードデータを、アドレスストロボ信号１Ｂの
立ち上がりタイミングでラッチする。そして、ＲＯＭ５
は、Ｄ−ＦＦ４の出力信号であるＲＯＭアドレス（１６
ビット）４Ａが入力されると、下位オペコードデータ
（１６ビット）５Ａと上位オペコードデータ（１６ビッ
ト）５Ｂを出力する。

【００５７】ここで、バッファ６は、下位オペコードデ
ータ５Ａと上位オペコードデータ５Ｂが入力され、オペ
コードイネーブル信号１１Ａによって出力状態がイネー
ブルされると、３２ビット下位データバス３Ａに下位オ
ペコードを出力し、３２ビット上位データバス３Ｂに上
位オペコードを出力する。これにより、オペコードデー
タは１６ビットデータから３２ビットデータに変換され
る。

【００５８】次に、リード時のインデータの変換につい
て説明する。バッファ１７は、３２ビット下位データバ
ス３Ａから下位インデータ（１６ビット）が入力され、
イン０ストロボ信号１Ｅによって出力状態がイネーブル
されると、１６ビットデータバス１Ａにインデータ１を
出力する。

【００５９】バッファ１８は、３２ビット上位データバ
ス３Ｂから上位インデータ（１６ビット）が入力され、
イン１ストロボ信号１Ｆによって出力状態がイネーブル
されると、１６ビットデータバス１Ａにインデータ２を
出力する。

【００６０】次に、ビット変換回路３から出力させるス
トロボ信号について説明する。インバータ１５は、イン
１ストロボ信号１Ｆを受け、インバート信号１５Ａを出
力する。ＤタイプＳＲ−ＦＦ１６は、イン０ストロボ信
号１Ｅによりセットされ、インバート信号１５Ａの立ち
上がりタイミングによりリセットされる。言い換えれ
ば、イン１ストロボ信号１Ｆの立ち下がりでリセットさ
れる。また、イン１ストロボ信号が入力されなかった場
合には、アドレスストロボ信号１Ｂにてリセットされ
る。

【００６１】ＤタイプＳＲ−ＦＦ１６の出力信号である
インストロボ信号３Ｅがイネーブルになると、３２ビッ
トバス用回路２は、その期間だけ３２ビット下位データ
バス３Ａ、３２ビット上位データバス３Ｂにそれぞれ下
位インデータ（インデータ１）と上位インデータ（イン
データ２）を出力する。

【００６２】以上の処理動作からわかるように、本実施
形態の構成によれば、１６ビットデータと３２ビットデ
ータとを相互にビット変換できるため、１６ビットＣＰ
Ｕ回路１により３２ビットバス用回路を直接制御するこ
とができる。

【００６３】なお、上記実施形態では、１６ビットと３
２ビットとのビット変換の場合について説明したが、４
ビットと８ビット、８ビットと１６ビット、３２ビット
と６４ビット等、ｎ：２ｎの関係ならば同様に実施可能
である。

【００６４】また、上記実施形態では、１６ビットＣＰ
Ｕ回路により３２ビットバス用回路を直接制御するため
のビット変換回路について説明したが、ｎビット処理回
路と２ｎビット処理回路との間のビット変換回路につい
ても同様に実施可能である。

【００６５】

【発明の効果】この発明によれば、例えばＣＰＵ回路の
データバスビット幅を越えるビットバス用回路が使用可
能となるように、ｎビット処理回路と２ｎビット処理回
路とを結ぶデータバスのビット幅を相互に変換するビッ
ト変換回路とこのビット変換回路を用いたデータ処理装
置を提供することができる。

【図面の簡単な説明】

【図１】この発明によるデータ処理装置の一実施形態の
構成を示すブロック回路図である。

【図２】同実施形態のビット変換回路の具体的な構成を
示すブロック回路図である。

【図３】同実施形態のライト時のデータバス制御動作を
説明するためのタイミングチャートである。

【図４】同実施形態のリード時のデータバス制御動作を
説明するためのタイミングチャートである。

【図５】従来の１６ビットＣＰＵ回路を用いたデータ処
理装置の構成を示すブロック回路図である。

【図６】図５のデータ処理装置のライト時のデータバス
制御動作を示すタイミングチャートである。

【図７】図５のデータ処理装置のリード時のデータバス
制御動作を示すタイミングチャートである。

【符号の説明】

１ １６ビットＣＰＵ回路 ２ ３２ビットバス用回路 ３ ビット変換回路 ４ Ｄ−ＦＦ ５ ＲＯＭ ６ バッファ ７ Ｄ−ＦＦ ８ Ｄ−ＦＦ ９ バッファ １０ ＯＲゲート １１ ＳＲ−ＦＦ １２ ディレー回路 １３ ＳＲ−ＦＦ １４ ディレー回路 １５ インバータ １６ ＤタイプＳＲ−ＦＦ １７ バッファ １８ バッファ １９ １６ビットバス用回路

Claims (11)

【特許請求の範囲】
1. 【請求項１】 ｎ（ｎは自然数）ビットデータバス(1A)
   からのｎビットオペコードデータをその入力期間中に与
   えられるｎビット用アドレスストロボ信号(1B)に基づい
   て２ｎビット下位オペコードデータ及び２ｎビット上位
   オペコードデータに変換するオペコードデータビット変
   換手段(4,5) と、 前記ｎビットデータバス(1A)からの第１、第２のｎビッ
   トアウトデータをそれぞれの入力期間中に与えられる第
   １、第２のｎビット用アウトストロボ信号(1C,1D) に基
   づいて２ｎビット下位アウトデータ、２ｎビット上位ア
   ウトデータに変換するアウトデータビット変換手段(7,
   8) と、 前記ｎビット用アドレスストロボ信号(1B)が入力されて
   から前記第１のｎビット用アウトストロボ信号１Ｃが入
   力されるまでの期間、前記オペコードデータビット変換
   手段(4,5) で得られた２ｎビット下位オペコードデータ
   及び２ｎビット上位オペコードデータをそれぞれ２ｎビ
   ット下位データバス(3A)、２ｎビット上位データバス(3
   B)に出力するオペコードデータ出力手段(6,11)と、 前記第２のｎビット用アウトストロボ信号(1D)が入力さ
   れてから前記ｎビット用アドレスストロボ信号(1B)が入
   力されるまでの期間、前記アウトデータビット変換手段
   (7,8) で得られた２ｎビット下位アウトデータ、２ｎビ
   ット上位アウトデータをそれぞれ２ｎビット下位データ
   バス(3A)、２ｎビット上位データバス(3B)に出力するア
   ウトデータ出力手段(9,13)と、 前記ｎビット用アドレスストロボ信号(1B)を２ｎビット
   用オペコードストロボ信号(3C)として出力するオペコー
   ドストロボ信号出力手段と、 前記第２のｎビット用アウトストロボ信号(1D)を２ｎビ
   ット用アウトストロボ信号(3D)として出力するアウトス
   トロボ信号出力手段とを具備することを特徴とするビッ
   ト変換回路。
2. 【請求項２】 ｎ（ｎは自然数）ビットデータバス(1A)
   からのｎビットオペコードデータをその入力期間中に与
   えられるｎビット用アドレスストロボ信号(1B)に基づい
   て２ｎビット下位オペコードデータ及び２ｎビット上位
   オペコードデータに変換するオペコードデータビット変
   換手段(4,5) と、 第１のｎビット用インストロボ信号(1E)を入力してから
   第２のｎビット用インストロボ信号(1F)の入力が終了す
   るまでの期間、２ｎビット用インストロボ信号(3E)を出
   力するインストロボ信号生成手段(15,16) と、 前記ｎビットアドレスストロボ信号(1B)を入力してから
   前記第１のｎビット用インストロボ信号(1E)が入力され
   るまでの期間、前記オペコードデータビット変換手段
   (4,5) で得られた２ｎビット下位オペコードデータ及び
   ２ｎビット上位オペコードデータをそれぞれ２ｎビット
   下位データバス(3A)、２ｎビット上位データバス(3B)に
   入力するオペコードデータ出力手段(6,11)と、 前記ｎビット用アドレスストロボ信号(1B)を２ｎビット
   用オペコードストロボ信号(3C)として出力するオペコー
   ドストロボ信号出力手段と、 前記第１・第２のｎビット用インストロボ信号(1E,1F)
   の各入力期間に前記２ｎビット下位データバス(3A)、前
   記２ｎビット上位データバス(3B)からの第１・第２のｎ
   ビットインデータを順次前記ｎビットデータバス(1A)に
   出力するインデータ出力手段(17,18) とを具備すること
   を特徴とするビット変換回路。
3. 【請求項３】 ｎ（ｎは自然数）ビットデータバス(1A)
   からのｎビットオペコードデータをその入力期間中に与
   えられるｎビット用アドレスストロボ信号(1B)に基づい
   て２ｎビット下位オペコードデータ及び２ｎビット上位
   オペコードデータに変換するオペコードデータビット変
   換手段(4,5) と、 前記ｎビットデータバス(1A)からの第１・第２のｎビッ
   トアウトデータをそれぞれの入力期間中に与えられる第
   １・第２のｎビット用アウトストロボ信号(1C,1D) に基
   づいて２ｎビット下位アウトデータ、２ｎビット上位ア
   ウトデータに変換するアウトデータビット変換手段(7,
   8) と、 前記第２のｎビット用アウトストロボ信号(1D)が入力さ
   れてから前記ｎビット用アドレスストロボ信号(1B)が入
   力されるまでの期間、前記アウトデータビット変換手段
   (7,8) で得られた２ｎビット下位アウトデータ、２ｎビ
   ット上位アウトデータをそれぞれ２ｎビット下位データ
   バス(3A)、２ｎビット上位データバス(3B)に出力するア
   ウトデータ出力手段(9,13)と、 前記第２のｎビット用アウトストロボ信号(1D)を２ｎビ
   ット用アウトストロボ信号(3D)として出力するアウトス
   トロボ信号出力手段と、 第１のｎビット用インストロボ信号(1E)を入力してから
   第２のｎビット用インストロボ信号(1F)の入力が終了す
   るまでの期間、２ｎビット用インストロボ信号(3E)を出
   力するインストロボ信号生成手段(15,16) と、 前記ｎビット用アドレスストロボ信号(1B)が入力されて
   から前記第１のｎビット用アウトストロボ信号(1C)及
   び、前記第１のｎビット用インストロボ信号(1E)のうち
   いずれか一方が入力されるまでの期間、前記オペコード
   データビット変換手段(4,5) で得られた２ｎビット下位
   オペコードデータ及び２ｎビット上位オペコードデータ
   をそれぞれ２ｎビット下位データバス(3A)、２ｎビット
   上位データバス(3B)に出力するオペコードデータ出力手
   段(6,10,11) と、 前記ｎビット用アドレスストロボ信号(1B)を２ｎビット
   用オペコードストロボ信号(3C)として出力するオペコー
   ドストロボ信号出力手段と、 前記第１・第２のｎビット用インストロボ信号(1E,1F)
   の各入力期間に前記２ｎビット下位データバス(3A)、前
   記２ｎビット上位データバス(3B)からの第１・第２のｎ
   ビットインデータを順次前記ｎビットデータバス(1A)に
   出力するインデータ出力手段(17,18) とを具備すること
   を特徴とするビット変換回路。
4. 【請求項４】 オペコードデータビット変換手段(4,5)
   は、 あらかじめ前記２ｎビット下位オペコードデータ及び２
   ｎビット上位オペコードデータを格納するメモリ回路
   (5) と、 前記ｎビットデータバス(1A)からのｎビットオペコード
   データをその入力期間中に与えられるｎビット用アドレ
   スストロボ信号(1B)のタイミングでラッチし、前記メモ
   リ回路(5) に読出しアドレス信号として供給するラッチ
   回路(4) とを備えることを特徴とする請求項１・２・３
   のいずれかに記載のビット変換回路。
5. 【請求項５】 前記オペコードストロボ信号出力手段
   は、前記ｎビット用アドレスストロボ信号(1B)を一定時
   間遅延するディレー回路(12)を備え、ディレー回路(12)
   の出力を２ｎビット用オペコードストロボ信号(3C)とし
   て出力することを特徴とする請求項１・２・３のいずれ
   かに記載のビット変換回路。
6. 【請求項６】 前記アウトストロボ信号出力手段は、前
   記第２のｎビット用アウトストロボ信号(1D)を一定時間
   遅延するディレー回路(14)を備え、このディレー回路(1
   4)の出力を２ｎビット用アウトストロボ信号(3D)として
   出力することを特徴とする請求項１・３のいずれかに記
   載のビット変換回路。
7. 【請求項７】 ｎ（ｎは自然数）ビットデータバス(1A)
   にｎビットオペコードデータを出力し、その出力期間中
   にｎビット用アドレスストロボ信号(1B)を出力し、前記
   ｎビットデータバス(1A)に第１・第２のｎビットアウト
   データを出力し、それぞれの出力期間中に第１・第２の
   ｎビット用アウトストロボ信号(1C,1D) を出力し、前記
   ｎビットデータバス(1A)に第１・第２のｎビットアウト
   データを要求するとき第１・第２のｎビット用インスト
   ロボ信号(1E,1F) を出力するｎビット演算処理回路(1)
   と、 前記ｎビットデータバス(1A)からのｎビットオペコード
   データを前記ｎビット演算処理回路(1) からのｎビット
   用アドレスストロボ信号(1B)に基づいて２ｎビット下位
   オペコードデータ及び２ｎビット上位オペコードデータ
   に変換するオペコードデータビット変換手段(4,5) 、前
   記ｎビットデータバス(1A)からの第１・第２のｎビット
   アウトデータを前記ｎビット演算処理回路(1) からの第
   １・第２のｎビット用アウトストロボ信号(1C,1D) に基
   づいて２ｎビット下位アウトデータ、２ｎビット上位ア
   ウトデータに変換するアウトデータビット変換手段(7,
   8)、前記ｎビット演算処理回路(1) からの前記第２のｎ
   ビット用アウトストロボ信号(1D)を入力してから前記ｎ
   ビット用アドレスストロボ信号(1B)を入力するまでの期
   間、前記アウトデータビット変換手段(7,8) で得られた
   ２ｎビット下位アウトデータ、２ｎビット上位アウトデ
   ータをそれぞれ２ｎビット下位データバス(3A)、２ｎビ
   ット上位データバス(3B)に出力するアウトデータ出力手
   段(9,13)、前記ｎビット演算処理回路(1) からの前記第
   ２のｎビット用アウトストロボ信号(1D)を２ｎビット用
   アウトストロボ信号(3D)として出力するアウトストロボ
   信号出力手段、前記ｎビット演算処理回路(1) からの第
   １のｎビット用インストロボ信号(1E)を入力してから第
   ２のｎビット用インストロボ信号(1F)の入力が終了する
   までの期間、２ｎビット用インストロボ信号(3E)を出力
   するインストロボ信号生成手段(15,16) 、前記ｎビット
   演算処理回路(1) からの前記ｎビット用アドレスストロ
   ボ信号(1B)を入力してから前記第１のｎビット用アウト
   ストロボ信号(1C)及び、前記第１のｎビット用インスト
   ロボ信号(1E)のうちいずれか一方を入力するまでの期
   間、前記オペコードデータビット変換手段(4,5) で得ら
   れた２ｎビット下位オペコードデータ及び２ｎビット上
   位オペコードデータをそれぞれ２ｎビット下位データバ
   ス(3A)、２ｎビット上位データバス(3B)に出力するオペ
   コードデータ出力手段(6,10,11) 、前記ｎビット演算処
   理回路(1) からの前記ｎビット用アドレスストロボ信号
   (1B)を２ｎビット用オペコードストロボ信号(3C)として
   出力するオペコードストロボ信号出力手段、前記ｎビッ
   ト演算処理回路(1) からの前記第１・第２のｎビット用
   インストロボ信号(1E,1F) の各入力期間に前記２ｎビッ
   ト下位データバス(3A)、前記２ｎビット上位データバス
   (3B)からの第１・第２のｎビットインデータを順次前記
   ｎビットデータバス(1A)に出力するインデータ出力手段
   (17,18) を備えるビット変換回路(3) と、 前記２ｎビット下位データバス(3A)及び２ｎビット上位
   データバス(3B)からの各オペコードデータを前記ビット
   変換回路(3) からのオペコードストロボ信号(3C)のタイ
   ミングで取り込み、前記２ｎビット下位データバス(3A)
   及び２ｎビット上位データバス(3B)からの各アウトデー
   タを前記ビット変換回路(3) からのアウトストロボ信号
   (3D)のタイミングで取り込み、前記ビット変換回路(3)
   からのインストロボ信号(3E)のタイミングで前記２ｎビ
   ット下位データバス(3A)及び２ｎビット上位データバス
   (3B)にそれぞれ２ｎビット下位インデータ、２ｎビット
   上位インデータを出力する２ｎビットバス用回路(2) と
   を具備することを特徴とするデータ処理装置。
8. 【請求項８】 前記ビット変換回路(3) のオペコードデ
   ータビット変換手段(4,5) は、 あらかじめ前記２ｎビット下位オペコードデータ及び２
   ｎビット上位オペコードデータを格納するメモリ回路
   (5) と、 前記ｎビットデータバス(1A)からのｎビットオペコード
   データをその入力期間中に与えられるｎビット用アドレ
   スストロボ信号(1B)のタイミングでラッチし、前記メモ
   リ回路(5) に読出しアドレス信号として供給するラッチ
   回路(4) とを備えることを特徴とする請求項７記載のデ
   ータ処理装置。
9. 【請求項９】 前記ビット変換回路(3) のオペコードス
   トロボ信号出力手段は、前記ｎビット用アドレスストロ
   ボ信号(1B)を一定時間遅延するディレー回路(12)を備
   え、このディレー回路(12)の出力を２ｎビット用オペコ
   ードストロボ信号(3C)として出力することを特徴とする
   請求項７記載のデータ処理装置。
10. 【請求項１０】 前記ビット変換回路(3) のオペコード
    ストロボ信号出力手段は、前記ｎビット用アドレススト
    ロボ信号(1B)を一定時間遅延するディレー回路(12)を備
    え、このディレー回路(12)の出力を２ｎビット用オペコ
    ードストロボ信号(3C)として出力することを特徴とする
    請求項７記載のデータ処理装置。
11. 【請求項１１】 前記ビット変換回路(3) のアウトスト
    ロボ信号出力手段は、前記第２のｎビット用アウトスト
    ロボ信号(1D)を一定時間遅延するディレー回路(14)を備
    え、ディレー回路(14)の出力を２ｎビット用アウトスト
    ロボ信号(3D)として出力することを特徴とする請求項７
    記載のデータ処理装置。