JPH10107253A - Ｍｉｓｆｅｔ制御型半導体装置 - Google Patents
Ｍｉｓｆｅｔ制御型半導体装置Info
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- JPH10107253A JPH10107253A JP25580996A JP25580996A JPH10107253A JP H10107253 A JPH10107253 A JP H10107253A JP 25580996 A JP25580996 A JP 25580996A JP 25580996 A JP25580996 A JP 25580996A JP H10107253 A JPH10107253 A JP H10107253A
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Abstract
(57)【要約】
【課題】本発明の目的は、従来の欠点を除去して、遮断
耐量を向上したＭＩＳ制御型半導体装置を提供すること
にある。 【解決手段】MISFETのｎ+ 層とサイリスタのｎ+ 層とを
正の温度係数を持つ抵抗層で接続する構成とした。 【効果】オフ過程におけるサイリスタ領域の電流集中が
抑制でき、さらにMISFETのｎ+層の電位上昇が低減でき
るのでMISFETのアバランシェ降伏が生じなく、遮断耐量
が大幅に向上できる。
耐量を向上したＭＩＳ制御型半導体装置を提供すること
にある。 【解決手段】MISFETのｎ+ 層とサイリスタのｎ+ 層とを
正の温度係数を持つ抵抗層で接続する構成とした。 【効果】オフ過程におけるサイリスタ領域の電流集中が
抑制でき、さらにMISFETのｎ+層の電位上昇が低減でき
るのでMISFETのアバランシェ降伏が生じなく、遮断耐量
が大幅に向上できる。
Description
【０００１】
【発明の属する技術分野】本発明は、絶縁ゲートに供給
される制御電圧によりオン，オフできる半導体装置にお
いて、特にターンオフ性能が優れ、高耐圧，大電流化に
適したMISFET制御型半導体装置に関する。
される制御電圧によりオン，オフできる半導体装置にお
いて、特にターンオフ性能が優れ、高耐圧，大電流化に
適したMISFET制御型半導体装置に関する。
【０００２】
【従来の技術】インバータ装置を始めとする電力変換器
の高性能化の要求から、高速，低損失の半導体スイッチ
ング素子の開発が望まれている。これには電流導通時の
電圧降下、すなわちオン電圧が低く、大電流を少ない損
失かつ高速でオン，オフできる半導体装置が必要とされ
る。このような要求から、パワーMISFETと比較しオン電
圧が低く、バイポーラトランジスタと比較し高速スイッ
チング可能なＩＧＢＴや、より低オン電圧化が可能なＭ
ＩＳゲートによりサイリスタを制御する新しい半導体装
置の開発が急がれている。
の高性能化の要求から、高速，低損失の半導体スイッチ
ング素子の開発が望まれている。これには電流導通時の
電圧降下、すなわちオン電圧が低く、大電流を少ない損
失かつ高速でオン，オフできる半導体装置が必要とされ
る。このような要求から、パワーMISFETと比較しオン電
圧が低く、バイポーラトランジスタと比較し高速スイッ
チング可能なＩＧＢＴや、より低オン電圧化が可能なＭ
ＩＳゲートによりサイリスタを制御する新しい半導体装
置の開発が急がれている。
【０００３】上記従来の半導体装置としては、例えばＩ
ＳＰＳＤ（１９９２年）第２５６〜２６０頁に記載のエ
ミッタスイッチサイリスタ（Emitter Switched Thyrist
or）がある。しかし、この半導体装置は、サイリスタ部
のｐベース層がエミッタ電極に接しているため、保持電
流が大きくオン時の抵抗損失を十分に小さくできなく、
更にオフ時には寄生サイリスタがラッチアップし易く大
きな電流が制御できない等の問題があった。
ＳＰＳＤ（１９９２年）第２５６〜２６０頁に記載のエ
ミッタスイッチサイリスタ（Emitter Switched Thyrist
or）がある。しかし、この半導体装置は、サイリスタ部
のｐベース層がエミッタ電極に接しているため、保持電
流が大きくオン時の抵抗損失を十分に小さくできなく、
更にオフ時には寄生サイリスタがラッチアップし易く大
きな電流が制御できない等の問題があった。
【０００４】これに対して、特願平2−322880 号に記載
されている半導体装置が提案されている。図６は、上記
開示の図１に記載されている従来例を示す。この半導体
装置は第１の表面１００を有するｐ+ 基板１１１上に第
２の表面１０１を形成するように設けたｎ- 層１１２
と、ｎ- 層１１２内に設けたｐ1 層１３１，ｐ2 層114
と、ｐ1 層１３１内にはｎ1 + 層１５０及びｎ2 + 層１１
６が互いに独立に設けられ、ｐ2 層１１４内にはｎ3 +層
１１７が設けられており、表面１０１上には絶縁層１３
１とゲート電極１３２からなる絶縁ゲート３００が前記
ｎ1 +層１５０，ｐ1 層１３１及びｎ2 +層１１６にまたが
って形成され、さらに絶縁層１３３とゲート電極１３４
からなる絶縁ゲート３０１が前記ｐ1 層１３１，ｎ- 層
１１２，ｐ2 層１１４及びｎ3 +層１１７にまたがって形
成され、前記絶縁ゲート３００，３０１は互いに短絡さ
れている。表面１０１にはｎ2 +層１１６とｐ1 層１３１
とを短絡するようにカソード電極が設けられ、表面１０
０にはｐ+ 基板１１１と低抵抗接触したアノード電極１
２１が設けられている。さらにｎ1 +層１５０上には電極
１２４、ｎ3 +層１１７上には電極１２３がそれぞれ設け
られ互いに短絡されている。この半導体装置は、以下の
ようにして動作する。
されている半導体装置が提案されている。図６は、上記
開示の図１に記載されている従来例を示す。この半導体
装置は第１の表面１００を有するｐ+ 基板１１１上に第
２の表面１０１を形成するように設けたｎ- 層１１２
と、ｎ- 層１１２内に設けたｐ1 層１３１，ｐ2 層114
と、ｐ1 層１３１内にはｎ1 + 層１５０及びｎ2 + 層１１
６が互いに独立に設けられ、ｐ2 層１１４内にはｎ3 +層
１１７が設けられており、表面１０１上には絶縁層１３
１とゲート電極１３２からなる絶縁ゲート３００が前記
ｎ1 +層１５０，ｐ1 層１３１及びｎ2 +層１１６にまたが
って形成され、さらに絶縁層１３３とゲート電極１３４
からなる絶縁ゲート３０１が前記ｐ1 層１３１，ｎ- 層
１１２，ｐ2 層１１４及びｎ3 +層１１７にまたがって形
成され、前記絶縁ゲート３００，３０１は互いに短絡さ
れている。表面１０１にはｎ2 +層１１６とｐ1 層１３１
とを短絡するようにカソード電極が設けられ、表面１０
０にはｐ+ 基板１１１と低抵抗接触したアノード電極１
２１が設けられている。さらにｎ1 +層１５０上には電極
１２４、ｎ3 +層１１７上には電極１２３がそれぞれ設け
られ互いに短絡されている。この半導体装置は、以下の
ようにして動作する。
【０００５】まず、この半導体装置をオンするには、カ
ソード電極Ｋに負の電位，アノード電極Ａに正の電位を
加えた状態で絶縁ゲートＧにカソード電極Ｋより正の電
位を印加する。その結果、絶縁ゲート３００下のｐ1 層
１３１表面及び絶縁ゲート３０１下のｐ2 層１１４表面
に反転層が形成され、ｎ- 層１１２はカソード電極Ｋと
短絡される。その結果、カソード電極Ｋから電子がｎ-
層１１２に流れ、ｐ+基板１１１からホールの注入を促
す。ホールの大部分はｐ2 層１１４へ到達し、ｐ2 層１
１４の電位を正へ持ち上げ、ｎ3 +層１１７から電子の注
入を引き起こす。その結果、高抵抗のｎ- 層１１２がホ
ール及び電子によって伝導度変調され、大電流が流れ始
める。一方、オフ状態にするには、絶縁ゲートＧの電位
を取り除き、ｐ1 層１３１，ｐ2 層１１４表面の反転層
を消滅させることで、ｎ3 +層117からの電子注入は遮断
される。これによりｐ+ 基板１１１からのホール注入も
なくなり、半導体装置はオフ状態に至る。
ソード電極Ｋに負の電位，アノード電極Ａに正の電位を
加えた状態で絶縁ゲートＧにカソード電極Ｋより正の電
位を印加する。その結果、絶縁ゲート３００下のｐ1 層
１３１表面及び絶縁ゲート３０１下のｐ2 層１１４表面
に反転層が形成され、ｎ- 層１１２はカソード電極Ｋと
短絡される。その結果、カソード電極Ｋから電子がｎ-
層１１２に流れ、ｐ+基板１１１からホールの注入を促
す。ホールの大部分はｐ2 層１１４へ到達し、ｐ2 層１
１４の電位を正へ持ち上げ、ｎ3 +層１１７から電子の注
入を引き起こす。その結果、高抵抗のｎ- 層１１２がホ
ール及び電子によって伝導度変調され、大電流が流れ始
める。一方、オフ状態にするには、絶縁ゲートＧの電位
を取り除き、ｐ1 層１３１，ｐ2 層１１４表面の反転層
を消滅させることで、ｎ3 +層117からの電子注入は遮断
される。これによりｐ+ 基板１１１からのホール注入も
なくなり、半導体装置はオフ状態に至る。
【０００６】この半導体装置では、ｐ2 層１１４に到達
したホールが、ｐ2 層１１４とｐ1層１３１の間に介在
するｎ- 層１１２により、ｐ1 層１３１への流れ込みが
妨げられるので、ｐ+ 基板１１１からのホールが十分に
ｎ3 +層１１７に注入し、ｎ3 +層１１７からの十分な電子
の注入を促す。しかも、ｐ2 層１１４がｐ1 層１３１か
ら完全に分離して形成されているので、ｐ2 層１１４が
カソードＫの電位に固定されることなく、ｐ2 層１１４
の電位をアノードＡの電位により容易に正の電位へ持ち
上げることができる。その結果、ｐ2 層１１４とｎ3 +層
１１７の接合が容易に順バイアスされ、ｎ3 +層１１７か
ら電子の注入が起こりやすくなり、この半導体装置は、
点弧し易く、かつオン状態での電圧降下（オン電圧）が
十分に小さくできる利点がある。
したホールが、ｐ2 層１１４とｐ1層１３１の間に介在
するｎ- 層１１２により、ｐ1 層１３１への流れ込みが
妨げられるので、ｐ+ 基板１１１からのホールが十分に
ｎ3 +層１１７に注入し、ｎ3 +層１１７からの十分な電子
の注入を促す。しかも、ｐ2 層１１４がｐ1 層１３１か
ら完全に分離して形成されているので、ｐ2 層１１４が
カソードＫの電位に固定されることなく、ｐ2 層１１４
の電位をアノードＡの電位により容易に正の電位へ持ち
上げることができる。その結果、ｐ2 層１１４とｎ3 +層
１１７の接合が容易に順バイアスされ、ｎ3 +層１１７か
ら電子の注入が起こりやすくなり、この半導体装置は、
点弧し易く、かつオン状態での電圧降下（オン電圧）が
十分に小さくできる利点がある。
【０００７】
【発明が解決しようとする課題】しかし、上記従来の半
導体素子は、オフ時の遮断耐量が小さいと言う問題があ
る。すなわち大きな電流が遮断できずに、素子が破壊す
る問題がある。この現象を詳しく調べた結果、次のこと
が明らかになった。
導体素子は、オフ時の遮断耐量が小さいと言う問題があ
る。すなわち大きな電流が遮断できずに、素子が破壊す
る問題がある。この現象を詳しく調べた結果、次のこと
が明らかになった。
【０００８】素子がオン状態からオフ状態に至る過程に
おいて、上昇するアノードＡの電位は、まずｐ1 層１３
１とｎ- 層１１２の接合が受け持ち、過剰キャリアが多
量に存在するｐ2 層１１４とｎ- 層１１２の接合には電
圧が加わらない。すなわちオフ過程では、ｎ3 +層１１
７，ｐ2 層１１４，ｎ- 層１１２及びｐ+ 層基板１１１
からなるサイリスタが素早くオフできなく、電流集中を
引き起こす。この電流集中は数１０ｎｓ〜１μｓのオー
ダーで続くので、ｎ3 +層１１７の電位はアノードＡの電
位の上昇と共に増加する。ｎ3 +層１１７はｎ1 +層１５０
と電極１２３，１２４で短絡されているので、ｎ1 +層１
５０の電位も上昇し、カソードＫの電位に固定されてい
るｎ2 +層１１６との間に大きな電圧が加わる。この結
果、ｎ1 +層１５０とｎ2 +層１１６間でアバランシェ降伏
が起こり、絶縁ゲート３００の下が熱破壊する。通常、
これらの半導体装置は、図６の単位セルを数百〜数万個
集積化するが、この場合絶縁ゲートＧの給電位置から離
れている等の理由により、特定のセルに電流集中が起こ
りやすく、上記破壊現象が顕著に生じやすい。
おいて、上昇するアノードＡの電位は、まずｐ1 層１３
１とｎ- 層１１２の接合が受け持ち、過剰キャリアが多
量に存在するｐ2 層１１４とｎ- 層１１２の接合には電
圧が加わらない。すなわちオフ過程では、ｎ3 +層１１
７，ｐ2 層１１４，ｎ- 層１１２及びｐ+ 層基板１１１
からなるサイリスタが素早くオフできなく、電流集中を
引き起こす。この電流集中は数１０ｎｓ〜１μｓのオー
ダーで続くので、ｎ3 +層１１７の電位はアノードＡの電
位の上昇と共に増加する。ｎ3 +層１１７はｎ1 +層１５０
と電極１２３，１２４で短絡されているので、ｎ1 +層１
５０の電位も上昇し、カソードＫの電位に固定されてい
るｎ2 +層１１６との間に大きな電圧が加わる。この結
果、ｎ1 +層１５０とｎ2 +層１１６間でアバランシェ降伏
が起こり、絶縁ゲート３００の下が熱破壊する。通常、
これらの半導体装置は、図６の単位セルを数百〜数万個
集積化するが、この場合絶縁ゲートＧの給電位置から離
れている等の理由により、特定のセルに電流集中が起こ
りやすく、上記破壊現象が顕著に生じやすい。
【０００９】本発明の目的は、上記従来の欠点を除去し
て、遮断耐量を向上したＭＩＳ制御型半導体装置を提供
することにある。
て、遮断耐量を向上したＭＩＳ制御型半導体装置を提供
することにある。
【００１０】
【課題を解決するための手段】本発明のMISFET制御型半
導体装置の特徴は、MISFETのｎ+ 層とサイリスタのｎ+
層とを正の温度係数を持つ抵抗層で接続した点にある。
導体装置の特徴は、MISFETのｎ+ 層とサイリスタのｎ+
層とを正の温度係数を持つ抵抗層で接続した点にある。
【００１１】本発明の半導体装置によれば、MISFETのｎ
+ 層とサイリスタのｎ+ 層とを正の温度係数を持つ抵抗
層で接続することにより、オフ過程におけるサイリスタ
領域の電流集中が抑制でき、さらにMISFETのｎ+ 層の電
位上昇が低減できるのでMISFETのアバランシェ降伏が生
じなく、遮断耐量が大幅に向上できる。
+ 層とサイリスタのｎ+ 層とを正の温度係数を持つ抵抗
層で接続することにより、オフ過程におけるサイリスタ
領域の電流集中が抑制でき、さらにMISFETのｎ+ 層の電
位上昇が低減できるのでMISFETのアバランシェ降伏が生
じなく、遮断耐量が大幅に向上できる。
【００１２】以下、本発明の実施例を図面を用いて説明
する。
する。
【００１３】
【発明の実施の形態】図１は本発明に係わる半導体装置
の第１の実施例の構成を示すもので、単位セルの断面図
である。図２は図１の等価回路を示す。この半導体装置
は第１の表面１００を有するｐ+ 基板１上に第２の表面
１０１を形成するように設けたｎ- 層２と、ｎ- 層２内
に設けたｐ1 層３，ｐ2 層４及びｐ3 層５と、ｐ1 層３
内に設けたｎ1 +層６と、ｐ2 層４内に設けたｐ+ 層９，
ｎ2 +層７と、ｐ3 層５内に設けたｎ3 +層８と、表面１０
１上には絶縁層１０とゲート電極１１からなる絶縁ゲー
ト５０が前記ｎ1 +層６，ｐ1 層３，ｐ2 層４及びｎ2 +層
７にまたがって形成され、さらに絶縁層１２とゲート電
極１３からなる絶縁ゲート５１が前記ｐ+ 層９，ｐ2 層
４，ｎ- 層２，ｐ3 層５及びｎ3 +層８にまたがって形成
され、前記絶縁ゲート５０，５１は互いに短絡されてい
る。表面１０１にはｎ2 +層７とｐ+ 層９及びｐ2 層４と
を短絡するようにカソード電極１４が設けられ、表面１
００にはｐ+ 基板１と低抵抗接触したアノード電極１８
が設けられている。さらにｎ1 +層６上には抵抗層１５，
ｎ3 +層８上には抵抗層１６がそれぞれ設けられ両者の間
に抵抗体１７が形成されている。この半導体装置の基本
動作は図６の従来装置と同じで、以下による。
の第１の実施例の構成を示すもので、単位セルの断面図
である。図２は図１の等価回路を示す。この半導体装置
は第１の表面１００を有するｐ+ 基板１上に第２の表面
１０１を形成するように設けたｎ- 層２と、ｎ- 層２内
に設けたｐ1 層３，ｐ2 層４及びｐ3 層５と、ｐ1 層３
内に設けたｎ1 +層６と、ｐ2 層４内に設けたｐ+ 層９，
ｎ2 +層７と、ｐ3 層５内に設けたｎ3 +層８と、表面１０
１上には絶縁層１０とゲート電極１１からなる絶縁ゲー
ト５０が前記ｎ1 +層６，ｐ1 層３，ｐ2 層４及びｎ2 +層
７にまたがって形成され、さらに絶縁層１２とゲート電
極１３からなる絶縁ゲート５１が前記ｐ+ 層９，ｐ2 層
４，ｎ- 層２，ｐ3 層５及びｎ3 +層８にまたがって形成
され、前記絶縁ゲート５０，５１は互いに短絡されてい
る。表面１０１にはｎ2 +層７とｐ+ 層９及びｐ2 層４と
を短絡するようにカソード電極１４が設けられ、表面１
００にはｐ+ 基板１と低抵抗接触したアノード電極１８
が設けられている。さらにｎ1 +層６上には抵抗層１５，
ｎ3 +層８上には抵抗層１６がそれぞれ設けられ両者の間
に抵抗体１７が形成されている。この半導体装置の基本
動作は図６の従来装置と同じで、以下による。
【００１４】まず、この半導体装置をオンするには、カ
ソード電極Ｋに負の電位，アノード電極Ａに正の電位を
加えた状態で絶縁ゲートＧにカソード電極Ｋより正の電
位を印加する。その結果、絶縁ゲート５０下のｐ1 層３
及びｐ2 層４の表面、及び絶縁ゲート５１下のｐ3 層５
の表面に反転層が形成され、ｎ- 層２はカソード電極Ｋ
と接続される。その結果、カソード電極Ｋから電子がｎ
- 層２に流れ、ｐ+ 基板１からホールの注入を促す。ホ
ールの大部分はｐ3 層５へ到達し、ｐ3 層５の電位を正
へ持ち上げ、ｎ3 +層８から電子の注入を引き起こす。そ
の結果、高抵抗のｎ- 層２がホール及び電子によって伝
導度変調され、大電流が流れ始める。一方、オフ状態に
するには、絶縁ゲートＧの電位を取り除き、ｐ1 層３及
びｐ2 層４，ｐ3 層５の各表面の反転層を消滅させるこ
とで、ｎ3 +層８からの電子注入は遮断される。これによ
りｐ+ 基板１からのホール注入もなくなり、半導体装置
はオフ状態に至る。
ソード電極Ｋに負の電位，アノード電極Ａに正の電位を
加えた状態で絶縁ゲートＧにカソード電極Ｋより正の電
位を印加する。その結果、絶縁ゲート５０下のｐ1 層３
及びｐ2 層４の表面、及び絶縁ゲート５１下のｐ3 層５
の表面に反転層が形成され、ｎ- 層２はカソード電極Ｋ
と接続される。その結果、カソード電極Ｋから電子がｎ
- 層２に流れ、ｐ+ 基板１からホールの注入を促す。ホ
ールの大部分はｐ3 層５へ到達し、ｐ3 層５の電位を正
へ持ち上げ、ｎ3 +層８から電子の注入を引き起こす。そ
の結果、高抵抗のｎ- 層２がホール及び電子によって伝
導度変調され、大電流が流れ始める。一方、オフ状態に
するには、絶縁ゲートＧの電位を取り除き、ｐ1 層３及
びｐ2 層４，ｐ3 層５の各表面の反転層を消滅させるこ
とで、ｎ3 +層８からの電子注入は遮断される。これによ
りｐ+ 基板１からのホール注入もなくなり、半導体装置
はオフ状態に至る。
【００１５】本発明による半導体装置によれば、ｎ3 +層
８とｎ1 +層６の間に抵抗体１７が設けられているので、
オフ過程におけるサイリスタ領域（ｎ3 +層８，ｐ3層
５，ｎ-層２，ｐ+ 基板１）の電流集中が生じ難い。す
なわち前記抵抗層１５がバランス抵抗となり、電流集中
を緩和する。さらにサイリスタ領域に電流集中が生じて
ｎ3 +層８がアノード電位によって正に引き上げられて
も、前期抵抗層１７の電圧降下により、ｎ1 +層６の電位
上昇は小さくて済むのでｎ1 +層６とｎ2 +層７の間でアバ
ランシェ降伏が生じない。上記抵抗体１７は基本セル内
に設けられているので、集積化したセルにおける局所的
な電流集中の場合に特に顕著な効果が得られる。従っ
て、本発明の半導体装置は遮断耐量が従来装置よりも格
段に向上できる効果がある。
８とｎ1 +層６の間に抵抗体１７が設けられているので、
オフ過程におけるサイリスタ領域（ｎ3 +層８，ｐ3層
５，ｎ-層２，ｐ+ 基板１）の電流集中が生じ難い。す
なわち前記抵抗層１５がバランス抵抗となり、電流集中
を緩和する。さらにサイリスタ領域に電流集中が生じて
ｎ3 +層８がアノード電位によって正に引き上げられて
も、前期抵抗層１７の電圧降下により、ｎ1 +層６の電位
上昇は小さくて済むのでｎ1 +層６とｎ2 +層７の間でアバ
ランシェ降伏が生じない。上記抵抗体１７は基本セル内
に設けられているので、集積化したセルにおける局所的
な電流集中の場合に特に顕著な効果が得られる。従っ
て、本発明の半導体装置は遮断耐量が従来装置よりも格
段に向上できる効果がある。
【００１６】一方、ｎ1 +層６とｎ2 +層７の間でのアバラ
ンシェ降伏は、ｎ1 +層６とｎ2 +層７間の耐圧に比例する
ので、この部分の耐圧を高めた方がよい。このために
は、ｐ1 層３の不純物濃度を少なくともｐ2 層４のそれ
より低くするのが望ましい。またオフ過程でのｐ3 層５
（またはｎ3 +層８）の電位は、ｐ2 層４からｐ3 層５へ
のパンチスルー電位に依存するので、ｐ2 層４とｐ3 層
５の間隔は小さい程よく、１０μｍ以下が望ましい。
ンシェ降伏は、ｎ1 +層６とｎ2 +層７間の耐圧に比例する
ので、この部分の耐圧を高めた方がよい。このために
は、ｐ1 層３の不純物濃度を少なくともｐ2 層４のそれ
より低くするのが望ましい。またオフ過程でのｐ3 層５
（またはｎ3 +層８）の電位は、ｐ2 層４からｐ3 層５へ
のパンチスルー電位に依存するので、ｐ2 層４とｐ3 層
５の間隔は小さい程よく、１０μｍ以下が望ましい。
【００１７】本半導体装置では、ｎ2 + 層７の少なくと
も底部を取り囲み、絶縁ゲート５１の下に入り込むよう
にｐ+ 層９を設けたので、ｎ2 + 層７をエミッタとする
寄生サイリスタがラッチアップする問題がなく、オフ過
程でのサイリスタ領域の過剰キャリア（ホール）のカソ
ード電極１４への排出が速いので、この点においても遮
断耐量が向上できる効果がある。
も底部を取り囲み、絶縁ゲート５１の下に入り込むよう
にｐ+ 層９を設けたので、ｎ2 + 層７をエミッタとする
寄生サイリスタがラッチアップする問題がなく、オフ過
程でのサイリスタ領域の過剰キャリア（ホール）のカソ
ード電極１４への排出が速いので、この点においても遮
断耐量が向上できる効果がある。
【００１８】図３は、図１の具体的な実施例を示す断面
鳥瞰図である。図１の実施例と異なる点のみを説明す
る。ｎ+ の多結晶シリコン１５，１６で形成した抵抗体
１７と、熱酸化膜とＰＳＧの積層膜からなる第１の絶縁
層２０と、ｎ2 +層７とｐ+ 層９をカソード電極１４で短
絡するためのコンタクトホール１９と、ｎ+ 多結晶シリ
コン層１５，１６とカソード電極１４の間を絶縁分離す
るための熱酸化膜とPSGの積層膜からなる第２の絶縁層
２１から構成されている。なお、本図は、ｎ+ 多結晶シ
リコン層１５，１６等の構造が見やすいように、第２の
絶縁膜２１とカソード電極１４を部分的に除去して示し
てある。絶縁ゲート電極１１と１３は図示以外の箇所で
短絡されている。
鳥瞰図である。図１の実施例と異なる点のみを説明す
る。ｎ+ の多結晶シリコン１５，１６で形成した抵抗体
１７と、熱酸化膜とＰＳＧの積層膜からなる第１の絶縁
層２０と、ｎ2 +層７とｐ+ 層９をカソード電極１４で短
絡するためのコンタクトホール１９と、ｎ+ 多結晶シリ
コン層１５，１６とカソード電極１４の間を絶縁分離す
るための熱酸化膜とPSGの積層膜からなる第２の絶縁層
２１から構成されている。なお、本図は、ｎ+ 多結晶シ
リコン層１５，１６等の構造が見やすいように、第２の
絶縁膜２１とカソード電極１４を部分的に除去して示し
てある。絶縁ゲート電極１１と１３は図示以外の箇所で
短絡されている。
【００１９】このように抵抗体１７を基本セル内におい
て、長手方向（図の奥行き方向）に均等に分散して配置
することにより、バランス抵抗としての機能向上が図れ
る。すなわち、通常、長さ１〜３mm，幅数１０〜２００
μｍの基本セルを数１００〜数万個集積して使用される
が、このような多数のしかも長いセルにおいても抵抗体
１７が分散配置されているので、オフ時の過大な電流集
中が少なく、かつ電流集中してもｎ1 +層６の電位上昇が
抑制できる。
て、長手方向（図の奥行き方向）に均等に分散して配置
することにより、バランス抵抗としての機能向上が図れ
る。すなわち、通常、長さ１〜３mm，幅数１０〜２００
μｍの基本セルを数１００〜数万個集積して使用される
が、このような多数のしかも長いセルにおいても抵抗体
１７が分散配置されているので、オフ時の過大な電流集
中が少なく、かつ電流集中してもｎ1 +層６の電位上昇が
抑制できる。
【００２０】ここで、具体例として図７に示すような、
セル幅６０μｍ，長さ１.５mm の基本セルにおいて、ｎ
+ 多結晶シリコンからなる抵抗体１７が幅２０μｍ，長
さ４０μｍ，ピッチ１００μｍ，シート抵抗１６Ω／□
で構成され、この基本セルが面積０.９cm2の中に１００
０個敷き詰められている半導体装置で、９０Ａ（定格）
の電流をオン，オフする場合を考える。まず定常オン状
態の抵抗体１７での電圧降下は高々０.１９ Ｖであり、
オン電圧の上昇は問題にならない程小さくて済む。オフ
過程において、定格電流が各セルで均一に遮断できる場
合には、ｎ１ ＋層６に加わる電圧は約１５Ｖであるた
め、ｎ１ ＋層６とｎ2 +層７の間の横型MISFETの耐圧（約
２０Ｖ）よりも低く素子破壊が生じない。しかし、実際
各セルが均一に動作することはなく、５〜１０倍の電流
集中が局所的に起こっていることが実験的に確認されて
いる。奥行き１００μｍの単位セルに定格の５倍の電流
が集中した場合には、ｎ3 +層は２８Ｖに電位上昇する
が、上記抵抗体１７がある場合には、ｎ1 +層６の電位は
１８.４Ｖ に抑えられ素子破壊が生じない。実際にこの
具体例では遮断耐量が抵抗体１７のない従来例に比較し
１０倍以上に向上することが確認できた。すなわち、本
発明によれば、点弧し易く、かつオン状態での電圧降下
（オン電圧）が十分に小さくできるという従来装置の特
徴を保持したまま、遮断耐量の向上が図れる効果があ
る。オン電圧を増加せずに遮断耐量を向上するには、本
実施例で示したように抵抗体一本当たりの抵抗値を１０
〜５０Ωとし、２００μｍピッチ以下に配置するのが望
ましい。
セル幅６０μｍ，長さ１.５mm の基本セルにおいて、ｎ
+ 多結晶シリコンからなる抵抗体１７が幅２０μｍ，長
さ４０μｍ，ピッチ１００μｍ，シート抵抗１６Ω／□
で構成され、この基本セルが面積０.９cm2の中に１００
０個敷き詰められている半導体装置で、９０Ａ（定格）
の電流をオン，オフする場合を考える。まず定常オン状
態の抵抗体１７での電圧降下は高々０.１９ Ｖであり、
オン電圧の上昇は問題にならない程小さくて済む。オフ
過程において、定格電流が各セルで均一に遮断できる場
合には、ｎ１ ＋層６に加わる電圧は約１５Ｖであるた
め、ｎ１ ＋層６とｎ2 +層７の間の横型MISFETの耐圧（約
２０Ｖ）よりも低く素子破壊が生じない。しかし、実際
各セルが均一に動作することはなく、５〜１０倍の電流
集中が局所的に起こっていることが実験的に確認されて
いる。奥行き１００μｍの単位セルに定格の５倍の電流
が集中した場合には、ｎ3 +層は２８Ｖに電位上昇する
が、上記抵抗体１７がある場合には、ｎ1 +層６の電位は
１８.４Ｖ に抑えられ素子破壊が生じない。実際にこの
具体例では遮断耐量が抵抗体１７のない従来例に比較し
１０倍以上に向上することが確認できた。すなわち、本
発明によれば、点弧し易く、かつオン状態での電圧降下
（オン電圧）が十分に小さくできるという従来装置の特
徴を保持したまま、遮断耐量の向上が図れる効果があ
る。オン電圧を増加せずに遮断耐量を向上するには、本
実施例で示したように抵抗体一本当たりの抵抗値を１０
〜５０Ωとし、２００μｍピッチ以下に配置するのが望
ましい。
【００２１】なお、本実施例では抵抗体１７にｎ+ の多
結晶シリコンを用いる場合を示したが、抵抗体に成りう
る材料であれば他のものであっても良い。ｎ+ の多結晶
シリコンは、温度が上がると抵抗も上がる特性、すなわ
ち正の温度係数を持っている。上記電流集中の際には、
抵抗体１７自体の発熱により、抵抗が増加しバランス抵
抗としての機能がより増加するので、抵抗体の特性とし
ては正の温度係数を有していることが望ましい。一方、
ｎ+ 多結晶シリコン１５，１６とカソード電極１４の間
は、互いに歩留まりよく絶縁する必要があるが、周知の
通り多結晶シリコンは熱酸化することで容易にその表面
に良質の熱酸化膜を形成できる。この点、抵抗体１７の
材質としては、他のものよりも多結晶シリコンが適して
いる。また、多結晶シリコンは、リン等の不純物のドー
プ量により容易にその抵抗率を変えられるので、抵抗値
の設計が容易である利点もある。
結晶シリコンを用いる場合を示したが、抵抗体に成りう
る材料であれば他のものであっても良い。ｎ+ の多結晶
シリコンは、温度が上がると抵抗も上がる特性、すなわ
ち正の温度係数を持っている。上記電流集中の際には、
抵抗体１７自体の発熱により、抵抗が増加しバランス抵
抗としての機能がより増加するので、抵抗体の特性とし
ては正の温度係数を有していることが望ましい。一方、
ｎ+ 多結晶シリコン１５，１６とカソード電極１４の間
は、互いに歩留まりよく絶縁する必要があるが、周知の
通り多結晶シリコンは熱酸化することで容易にその表面
に良質の熱酸化膜を形成できる。この点、抵抗体１７の
材質としては、他のものよりも多結晶シリコンが適して
いる。また、多結晶シリコンは、リン等の不純物のドー
プ量により容易にその抵抗率を変えられるので、抵抗値
の設計が容易である利点もある。
【００２２】なお、ターンオフ損失を低減（ターンオフ
速度の向上）するために通常用いられるライフタイム制
御技術やｐ+ 層１とｎ- 層２の間に設けるｎ+ バッファ
層、或いはアノード側のｎ- 層２を部分的にアノード電
極１８に短絡する、いわゆるアノード短絡構造を本発明
に適用できることは言うまでもない。
速度の向上）するために通常用いられるライフタイム制
御技術やｐ+ 層１とｎ- 層２の間に設けるｎ+ バッファ
層、或いはアノード側のｎ- 層２を部分的にアノード電
極１８に短絡する、いわゆるアノード短絡構造を本発明
に適用できることは言うまでもない。
【００２３】図４は、図１の実施例の変形例を示す単位
セルの断面図である。図５は、図４のより具体的な構成
を示す断面鳥瞰図である。図１との違いは、ｎ1 +層６，
ｐ1層３とｎ2 +層７，ｐ+ 層９，ｐ2 層４の位置を交換
して配置したものである。すなわち、ｎ1 +層６，ｐ1 層
３をｎ3 +層８，ｐ3 層５と近接して配置した。この半導
体装置のオン，オフの動作原理は第１の実施例と同様で
あり、ｎ1 +層６とｎ3 +層８の間に抵抗体１７が設けられ
ているので、第１の実施例と同様に遮断耐量の向上が図
れる。この実施例の特徴は、上記各層の位置を変えたこ
とにより、サイリスタのｐベース層であるｐ3 層５とカ
ソード電極１４間の距離が長くなっている。このため、
オン時において、ｐ2 層４に到達したホールがカソード
電極１４に流れ込みにくく、オン電圧がより一層低減で
きる効果がある。また、ｎ1 +層１とｎ3 +層８が対向して
いるので、その間を接続する抵抗層１５，１６及び抵抗
体１７の平面パターンは、図３及び図７のような梯子型
でなく、ベタ配置でよい。この結果、抵抗体１７がセル
の長手方向（図面の奥行き方向）に亘って連続して設け
られるので、サイリスタが全面に動作し易く、オン電圧
の一層の低減が図れる。更に、第１の実施例よりも平面
パターンが単純化できるので、製造歩留まりの安定性が
増す特徴もある。
セルの断面図である。図５は、図４のより具体的な構成
を示す断面鳥瞰図である。図１との違いは、ｎ1 +層６，
ｐ1層３とｎ2 +層７，ｐ+ 層９，ｐ2 層４の位置を交換
して配置したものである。すなわち、ｎ1 +層６，ｐ1 層
３をｎ3 +層８，ｐ3 層５と近接して配置した。この半導
体装置のオン，オフの動作原理は第１の実施例と同様で
あり、ｎ1 +層６とｎ3 +層８の間に抵抗体１７が設けられ
ているので、第１の実施例と同様に遮断耐量の向上が図
れる。この実施例の特徴は、上記各層の位置を変えたこ
とにより、サイリスタのｐベース層であるｐ3 層５とカ
ソード電極１４間の距離が長くなっている。このため、
オン時において、ｐ2 層４に到達したホールがカソード
電極１４に流れ込みにくく、オン電圧がより一層低減で
きる効果がある。また、ｎ1 +層１とｎ3 +層８が対向して
いるので、その間を接続する抵抗層１５，１６及び抵抗
体１７の平面パターンは、図３及び図７のような梯子型
でなく、ベタ配置でよい。この結果、抵抗体１７がセル
の長手方向（図面の奥行き方向）に亘って連続して設け
られるので、サイリスタが全面に動作し易く、オン電圧
の一層の低減が図れる。更に、第１の実施例よりも平面
パターンが単純化できるので、製造歩留まりの安定性が
増す特徴もある。
【００２４】以上のように本発明によれば、低オン電
圧，高遮断耐量が達成できるので、大電流を低損失でス
イッチングできる半導体装置が実現できる。このような
半導体装置をインバータやコンバータ装置等の電力変換
装置に適用すれば、装置の小型，軽量，低価格化できる
効果がある。
圧，高遮断耐量が達成できるので、大電流を低損失でス
イッチングできる半導体装置が実現できる。このような
半導体装置をインバータやコンバータ装置等の電力変換
装置に適用すれば、装置の小型，軽量，低価格化できる
効果がある。
【００２５】
【発明の効果】本発明の半導体装置によれば、MISFETの
ｎ+ 層とサイリスタのｎ+ 層とを正の温度係数を持つ抵
抗層で接続することにより、オフ過程におけるサイリス
タ領域の電流集中で抑制でき、さらにMISFETのｎ+ 層の
電位上昇が低減できるのでMISFETのアバランシェ降伏が
生じなく、遮断耐量が大幅に向上できる。
ｎ+ 層とサイリスタのｎ+ 層とを正の温度係数を持つ抵
抗層で接続することにより、オフ過程におけるサイリス
タ領域の電流集中で抑制でき、さらにMISFETのｎ+ 層の
電位上昇が低減できるのでMISFETのアバランシェ降伏が
生じなく、遮断耐量が大幅に向上できる。
【図１】本発明の半導体装置の一実施例を示す断面図で
ある。
ある。
【図２】図１に示した半導体装置の等価回路図である。
【図３】図１のより具体的な実施例を示す半導体装置の
断面鳥瞰図である。
断面鳥瞰図である。
【図４】本発明の半導体装置の他の実施例を示す断面図
である。
である。
【図５】図１のより具体的な実施例を示す半導体装置の
断面鳥瞰図である。
断面鳥瞰図である。
【図６】従来の半導体装置の断面図である。
【図７】図３の抵抗体の配置例を示す平面図である。
１…ｐ+ 基板、２…ｎ- 層、３，４，５…ｐ層、６，
７，８…ｎ+ 層、９…ｐ+ 層、１０，１２…絶縁層、１
１，１３…ゲート電極、１４…カソード電極、１５，１
６…抵抗層（ｎ+ 多結晶シリコン）、１７…抵抗体、１
８…アノード電極、１９…コンタクトホール、２０…第
１の絶縁層、２１…第２の絶縁層。
７，８…ｎ+ 層、９…ｐ+ 層、１０，１２…絶縁層、１
１，１３…ゲート電極、１４…カソード電極、１５，１
６…抵抗層（ｎ+ 多結晶シリコン）、１７…抵抗体、１
８…アノード電極、１９…コンタクトホール、２０…第
１の絶縁層、２１…第２の絶縁層。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 坂野 順一 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内
Claims (8)
- 【請求項１】第１の主表面を有する第１導電型の第１の
半導体領域上に第２の主表面に露出するように設けた第
２導電型の第２の半導体領域と、前記第２の主表面に露
出するように前記第２の半導体領域内に設けた第１導電
型の第３の半導体領域，第１導電型の第４の半導体領域
及び第１導電型の第４の半導体領域と、前記第３の半導
体領域内に前記第２の主表面に露出するように設けた第
２導電型の第６の半導体領域と、前記第４の半導体領域
内に前記第２の主表面に露出するように設けた第２導電
型の第７半導体領域と、前記第５の半導体領域内で前記
第２の主表面に露出するように設けた第２導電型の第８
の半導体領域と、前記第２の主表面上で第６の半導体領
域，第３及び第４の半導体領域，第７の半導体領域にま
たがって形成された第１の絶縁ゲートと、前記第２の主
表面上で第４の半導体領域，第２の半導体領域，第５の
半導体領域，第８の半導体領域にまたがって形成された
第２の絶縁ゲートと、前記第１の主表面上で前記第１の
半導体領域に低抵抗接触した第１の電極と、前記第２の
主表面上で第４の半導体領域と第７の半導体領域を短絡
した第２の電極とを有し、前記第６の半導体領域と前記
第８の半導体領域を抵抗層で接続したことを特徴とする
ＭＩＳ制御型半導体装置。 - 【請求項２】特許請求の範囲第１項において、前記抵抗
層は正の温度係数を有することを特徴とするＭＩＳ制御
型半導体装置。 - 【請求項３】特許請求の範囲第１項において、前記第６
の半導体領域と前記第８の半導体領域を接続する抵抗層
が、第２導電型の半導体層からなることを特徴とするＭ
ＩＳ制御型半導体装置。 - 【請求項４】特許請求の範囲第１項において、前記第６
の半導体領域と前記第８の半導体領域を接続する抵抗層
が、第２導電型の多結晶シリコン層であることを特徴と
するＭＩＳ制御型半導体装置。 - 【請求項５】第１の主表面を有する第１導電型の第１の
半導体領域上に第２の主表面に露出するように設けた第
２導電型の第２の半導体領域と、前記第２の主表面に露
出するように前記第２の半導体領域内に設けた第１導電
型の第３の半導体領域，第１導電型の第４の半導体領域
及び第１導電型の第４の半導体領域と、前記第３の半導
体領域内に前記第２の主表面に露出するように設けた第
２導電型の第６の半導体領域と、前記第４の半導体領域
内に前記第２の主表面に露出するように設けた第２導電
型の第７半導体領域と、前記第５の半導体領域内で前記
第２の主表面に露出するように設けた第２導電型の第８
の半導体領域と、前記第２の主表面上で第６の半導体領
域，第３及び第４の半導体領域，第７の半導体領域にま
たがって形成された第１の絶縁ゲートと、前記第２の主
表面上で第６の半導体領域，第３の半導体領域，第２の
半導体領域，第５の半導体領域，第８の半導体領域にま
たがって形成された第２の絶縁ゲートと、前記第１の主
表面上で前記第１の半導体領域に低抵抗接触した第１の
電極と、前記第２の主表面上で第４の半導体領域と第７
の半導体領域を短絡した第２の電極とを有し、前記第６
の半導体領域と前記第８の半導体領域を抵抗層で接続し
たことを特徴とするＭＩＳ制御型半導体装置。 - 【請求項６】特許請求の範囲第５項において、前記抵抗
層が正の温度係数をもつことを特徴とするＭＩＳ制御型
半導体装置。 - 【請求項７】特許請求の範囲第５項において、前記第６
の半導体領域と前記第８の半導体領域を接続する抵抗層
が、第２導電型の半導体層からなることを特徴とするＭ
ＩＳ制御型半導体装置。 - 【請求項８】特許請求の範囲第５項において、前記第６
の半導体領域と前記第８の半導体領域を接続する抵抗層
が、第２導電型の多結晶シリコン層であることを特徴と
するＭＩＳ制御型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25580996A JPH10107253A (ja) | 1996-09-27 | 1996-09-27 | Ｍｉｓｆｅｔ制御型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25580996A JPH10107253A (ja) | 1996-09-27 | 1996-09-27 | Ｍｉｓｆｅｔ制御型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10107253A true JPH10107253A (ja) | 1998-04-24 |
Family
ID=17283936
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25580996A Pending JPH10107253A (ja) | 1996-09-27 | 1996-09-27 | Ｍｉｓｆｅｔ制御型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10107253A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112838084A (zh) * | 2021-01-05 | 2021-05-25 | 湖南大学 | 一种SiC GTO与MESFET集成结构及其制作方法 |
-
1996
- 1996-09-27 JP JP25580996A patent/JPH10107253A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112838084A (zh) * | 2021-01-05 | 2021-05-25 | 湖南大学 | 一种SiC GTO与MESFET集成结构及其制作方法 |
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