CN112838084A - 一种SiC GTO与MESFET集成结构及其制作方法 - Google Patents
一种SiC GTO与MESFET集成结构及其制作方法 Download PDFInfo
- Publication number
- CN112838084A CN112838084A CN202110006704.XA CN202110006704A CN112838084A CN 112838084 A CN112838084 A CN 112838084A CN 202110006704 A CN202110006704 A CN 202110006704A CN 112838084 A CN112838084 A CN 112838084A
- Authority
- CN
- China
- Prior art keywords
- metal
- doped semiconductor
- semiconductor layer
- region
- isolation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 34
- 239000002184 metal Substances 0.000 claims abstract description 121
- 229910052751 metal Inorganic materials 0.000 claims abstract description 121
- 238000002955 isolation Methods 0.000 claims abstract description 82
- 239000004065 semiconductor Substances 0.000 claims abstract description 68
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 238000005530 etching Methods 0.000 claims description 32
- 238000005468 ion implantation Methods 0.000 claims description 31
- 238000000034 method Methods 0.000 claims description 21
- 239000000463 material Substances 0.000 claims description 15
- 239000012535 impurity Substances 0.000 claims description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 7
- 239000000377 silicon dioxide Substances 0.000 claims description 4
- 238000011049 filling Methods 0.000 claims description 3
- 235000012239 silicon dioxide Nutrition 0.000 claims description 3
- 125000006850 spacer group Chemical group 0.000 claims 1
- 238000002360 preparation method Methods 0.000 abstract description 3
- 230000010354 integration Effects 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 108
- 235000012431 wafers Nutrition 0.000 description 17
- 238000004140 cleaning Methods 0.000 description 16
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 13
- 238000001259 photo etching Methods 0.000 description 11
- 238000000151 deposition Methods 0.000 description 8
- 238000004544 sputter deposition Methods 0.000 description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 230000008569 process Effects 0.000 description 7
- 238000001035 drying Methods 0.000 description 6
- 238000000137 annealing Methods 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 5
- 230000000903 blocking effect Effects 0.000 description 3
- 229910021645 metal ion Inorganic materials 0.000 description 3
- 238000001465 metallisation Methods 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000001704 evaporation Methods 0.000 description 2
- 230000008020 evaporation Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000005192 partition Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229920000642 polymer Polymers 0.000 description 2
- 230000008719 thickening Effects 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 238000009827 uniform distribution Methods 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 230000006978 adaptation Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000010000 carbonizing Methods 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 210000003850 cellular structure Anatomy 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 238000005034 decoration Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000014509 gene expression Effects 0.000 description 1
- FFUAGWLWBBFQJT-UHFFFAOYSA-N hexamethyldisilazane Chemical compound C[Si](C)(C)N[Si](C)(C)C FFUAGWLWBBFQJT-UHFFFAOYSA-N 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 238000000638 solvent extraction Methods 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/8213—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using SiC technology
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
- H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
本发明公布了一种SiC GTO与MESFET集成结构，包括：第一导电类型的衬底，位于衬底上表面的漂移区；位于漂移区上表面的第一基区；贯穿第一基区的隔离沟槽，隔离沟槽将所述第一基区分隔为第一区域和第二区域；填充在隔离沟槽内的第一隔离层；位于第一区域的第二掺杂半导体层、门极金属；位于第二掺杂半导体层的上表面的阳极金属；位于衬底的下表面的阴极金属；位于第二区域内的第二隔离层，位于第二隔离层内的第一掺杂半导体层；位于第一掺杂半导体层上表面的漏极金属、栅极金属和源极金属；位于第二隔离层的上表面的两端的隔离环接地pad。本发明高度集成，可大幅提高芯片可靠性和开关速度，并且可以在原有SiC GTO制备工艺中同步制备MESFET，有效控制制作成本。
Description
技术领域
本发明属于半导体技术领域，具体为一种SiC GTO与MESFET集成结构及其制作方法。
背景技术
门极可关断晶闸管(Gate Turn-off Thyristors，简称GTO),是双极型脉冲功率器件，其脉冲电流大，具有高di/dt能力和大电流、低正向导通压降、高阻断电压的特点，并且可以通过门极控制器件的开启和关断，是一种全控型器件。
GTO晶闸管导通压降比较低，一直以来都是兆瓦级功率应用中的主要器件。但是Si基GTO晶闸管在一些高功率密度的系统中需串并联使用，使电力电子装置的体积大、能量损耗高、效率低，并且不能在高温下使用。目前，Si GTO器件承受电压和dv/dt及di/dt的能力已经接近其理论极限，已经不能充分满足在各种领域中的应用需求。
宽禁带SiC材料相比于Si材料具有其2倍的饱和载流子速率、3倍的禁带宽度、3倍的热导率和10倍的临界击穿场强，并且耐高温和耐辐射特性优异，因此SiC GTO的性能大大优于Si GTO，针对高压、大功率应用，研究发展SiC GTO晶闸管技术有着重要意义。目前，SiCGTO的可靠性以及开关速度等方面仍然需要更多的研究
发明内容
本发明的目的是针对上述问题，提出了一种SiC GTO与MESFET集成结构及其制备方法，本发明高度集成，可大幅提高芯片可靠性和开关速度，并且可以在原有SiC GTO制备工艺中同步制备MESFET，有效控制制作成本。
为实现以上目的，本发明采用的技术方案是：
一种SiC GTO与MESFET集成结构，包括：
第一导电类型的衬底，
位于所述衬底的上表面的第二导电类型的漂移区；
位于所述漂移区的上表面的第一导电类型的第一基区；
贯穿所述第一基区的隔离沟槽，所述隔离沟槽将所述第一基区分隔为第一区域和第二区域；
填充在所述隔离沟槽内的第一隔离层；
位于所述第一区域上表面，且位于第一区域最外侧的第二导电类型杂质的第二掺杂半导体层；
位于所述第一区域最内侧的门极金属；
位于所述第二掺杂半导体层的上表面的阳极金属；
位于所述衬底的下表面的阴极金属；
位于所述第二区域内的第二导电类型的第二隔离层，
位于所述第二隔离层内的第一导电类型杂质的第一掺杂半导体层；
位于所述第一掺杂半导体层上表面的漏极金属、栅极金属和源极金属；
位于所述第二隔离层的上表面的两端的隔离环接地pad。
进一步的，所述隔离层为二氧化硅层。
进一步的，所述第二掺杂半导体层和第一掺杂半导体层均为高掺杂层。
进一步的，所述第一导电类型为N型导电类型材料，第二导电类型为P型导电类型材料。
一种SiC GTO与MESFET集成结构的制作方法，包括以下步骤：
在第一导电类型的衬底的上表面生长出第二导电类型的漂移区，在漂移区的上表面生长出第一导电类型的第一基区；在第一基区的上表面生长出第二导电类型杂质的第二掺杂半导体层；
将第二掺杂半导体层的一侧刻蚀掉，曝露出第一基区的上表面；
在曝露出的第一基区上刻蚀出隔离沟槽，在隔离沟槽内填充第一隔离层；
在远离第二掺杂半导体层的第一基区上表面离子注入方式制作第二导电类型的第二隔离层；
在位于第二掺杂半导体层和第一隔离层之间的第一基区上表面制作门极金属，以及采用离子注入方式制作第一导电类型杂质的第一掺杂半导体层；
在第一掺杂半导体层的上表面制作漏极金属和源极金属，
在第一导电类型的衬底的下表面制作阴极金属；
在第二隔离层的上表面离子注入方式制作隔离环接地pad；在第二掺杂半导体层的上表面制作阳极金属；以及在第一掺杂半导体层的上表面制作栅极金属。
进一步的，所述隔离环接地pad位于第一掺杂半导体层的两端。
进一步的，所述栅极金属位于漏极金属和源极金属之间。
进一步的，所述第一导电类型为N型导电类型材料，第二导电类型为P型导电类型材料。
进一步的，所述隔离沟槽的深度大于第二隔离层的厚度。
本发明的有益效果：
本发明在原有的SiC GTO结构上集成了MESFET结构，SiC GTO作为功率器件用于高压、大功率场合，集成的SiC MESFET结构用于设计驱动、检测、控制、保护等功能型集成电路。本发明SiC GTO与MESFET集成结构高度集成，减少了分立器件连线部分的寄生参数，不仅具有高阻断电压,大电流,快速关断,低正向导通压降以及耐高温等优点，还提高芯片可靠性和开关速度，整体系统体积小，且在制作流程上也可兼具，有效控制制作成本。
附图说明
图1为本发明的结构示意图；
图2至图11为本发明实施例中所提供的SiC GTO与MESFET集成结构的制作方法各个步骤的示意图。
在附图中的序号：1、衬底；2、漂移区；3、第一基区；31、第一区域；32、第二区域；33、隔离沟槽；4、第二掺杂半导体层；5、第二隔离层；6、第一掺杂半导体层；7、第一隔离层；8、门极金属；81、门极金属离子注入；9、漏极金属；10、栅极金属；11、源极金属；12、阳极金属；121、阳极台面离子注入；13、阴极金属；14、隔离环接地pad；141、隔离层接地环离子注入。
具体实施方式
为了使本领域技术人员更好地理解本发明的技术方案，下面结合附图对本发明进行详细描述，本部分的描述仅是示范性和解释性，不应对本发明的保护范围有任何的限制作用。
如图1所示，一种SiC GTO与MESFET集成结构，包括：
第一导电类型的衬底1，
位于衬底的上表面的第二导电类型的漂移区2；
位于漂移区的上表面的第一导电类型的第一基区3；
贯穿第一基区的隔离沟槽33，隔离沟槽33将第一基区3分隔为第一区域31和第二区域32；
填充在隔离沟槽内的第一隔离层7；
位于第一区域31上表面，且位于第一区域31最外侧的第二导电类型杂质的第二掺杂半导体层4；
位于第一区域31最内侧的门极金属8；
位于第二掺杂半导体层4的上表面的阳极金属12；
位于衬底1的下表面的阴极金属13；
位于第二区域32内的第二导电类型的第二隔离层5，
位于第二隔离层5内的第一导电类型杂质的第一掺杂半导体层6；
位于第一掺杂半导体层6上表面的漏极金属9、栅极金属10和源极金属11；
位于第二隔离层5的上表面的两端的隔离环接地pad 14。
自此，在同一元胞结构中出现由阳极金属12、第二掺杂半导体层4、第一基区3、门极金属8、漂移区2、衬底1、阴极金属13组成的SiC GTO结构，以及由第二隔离层5、第一掺杂半导体层6、漏极金属9、栅极金属10、源极金属1组成的MESFET结构，SiC GTO结构与MESFET结构之间设置有第一隔离层7避免相互干扰，从而实现SiC GTO与MESFET集成结构高度集成，减少了分立器件连线部分的寄生参数，不仅具有高阻断电压,大电流,快速关断,低正向导通压降以及耐高温等优点，还提高芯片可靠性和开关速度，整体系统体积小，且在制作流程上也可兼具，有效控制制作成本。
在本实施例中，第一隔离层7为二氧化硅层。
在本实施例中，第二掺杂半导体层4和第一掺杂半导体层6均为高掺杂层。
在本实施例中，第一导电类型为N型导电类型材料，第二导电类型为P型导电类型材料。
本发明还提供一种SiC GTO与MESFET集成结构的制作方法，至少包括以下步骤：
在第一导电类型的衬底1的上表面生长出第二导电类型的漂移区2，在漂移区2的上表面生长出第一导电类型的第一基区3；在第一基区3的上表面生长出第二导电类型杂质的第二掺杂半导体层4；
将第二掺杂半导体层4的一侧刻蚀掉，曝露出第一基区3的上表面；
在曝露出的第一基区3上刻蚀出隔离沟槽33，在隔离沟槽33内填充第一隔离层7；
在远离第二掺杂半导体层4的第一基区3上表面离子注入方式制作第二导电类型的第二隔离层5；
在位于第二掺杂半导体层4和第一隔离层7之间的第一基区3上表面制作门极金属8，以及采用离子注入方式制作第一导电类型杂质的第一掺杂半导体层6；
在第一掺杂半导体层6的上表面制作漏极金属9和源极金属11，
在第一导电类型的衬底1的下表面制作阴极金属13；
在第二隔离层5的上表面离子注入方式制作隔离环接地pad 14；在第二掺杂半导体层4的上表面制作阳极金属12；以及在第一掺杂半导体层6的上表面制作栅极金属10。
在本实施例中，隔离环接地pad14位于第一掺杂半导体层6的两端。
在本实施例中，栅极金属10位于漏极金属9和源极金属11之间。
在本实施例中，第一导电类型为N型导电类型材料，第二导电类型为P型导电类型材料。
在本实施例中，隔离沟槽33的深度大于第二隔离层5的厚度。
本发明的SiC GTO与MESFET集成结构的制作方法，具体包括以下步骤：
如图2所示，S1：采取已经具备衬底1、漂移区2、第一基区3和第二掺杂半导体层4的晶圆结构，并对晶圆进行检查、清洗、干燥。具体的，采用4H-SiC的晶圆准备，对晶圆进行检查，并用浓H2SO4清洗表面，接着采用RCA、BOE、DI标准晶圆清洗方法清洗晶圆，然后进行晶圆甩干。
如图3所示，S2：将第二掺杂半导体层4的一侧刻蚀掉，曝露出第一基区3的上表面。
阳极台面刻蚀：首先通过PECVD方式在晶圆表面淀积一层SiO2作为掩膜阻挡层，然后通过光刻版转移得到第二掺杂半导体层4的图形，接着刻蚀掉多余的掩膜阻挡材料并去除光刻胶，得到掩模图形，接着使用RIE或ICP等设备或其他方法进行半导体材料刻蚀，通过刻蚀SiC形成阳极台面，为保证刻蚀完全，应适当过刻，刻蚀完成后进行去胶清洗，并通过BOE去除残余的SiO2，清洗并干燥晶圆。
如图4、图5所示，S3：在曝露出的第一基区3上通过刻蚀工艺形成基极台面和隔离沟槽33，在隔离沟槽33内淀积SiO2形成第一隔离层7。
第一隔离层7形成：通过淀积、光刻等步骤形成器件图形，通过刻蚀工艺去除第一基区3的中间部分形成隔离沟槽33，并重新淀积SiO2形成第一隔离层7。其中，隔离沟槽33将第一基区3分隔成第一区域31和第二区域32。
如图6所示，S4：在第一基区3的第二区域32采用高能离子注入方式形成第二导电类型的第二隔离层5。
具体的，首先通过PECVD方式在第一基区3的第二区域32表面淀积一层SiO2作为掩膜，并进行掩膜层光刻、刻蚀，然后进行刻蚀后清洗，再通过PECVD方式淀积一层薄SiO2作为阻挡层，采用高能离子注入的方式注入Al等P型杂质，呈现为高斯分布，形成第二隔离层5，接着通过湿法刻蚀等手段去除SiO2并清洗晶圆。
如图7所示，S5：在第二掺杂半导体层4的阳极台面进行离子注入形成阳极台面离子注入121；在第二隔离层5的上表面进行离子注入形成隔离层接地环离子注入141。
具体的包括以下步骤：
首先通过PECVD方式淀积一层SiO2作为掩膜，并对阳极台面进行掩膜层光刻、刻蚀，然后进行刻蚀后清洗，再通过PECVD方式淀积一层薄SiO2作为阻挡层，进行Al离子注入，呈现均匀分布形成阳极台面离子注入121，帮助后续形成P+欧姆接触，同时用于在第二隔离层5的上表面进行Al离子注入，形成隔离层接地环离子注入141，帮助后续形成P+欧姆接触，接着通过湿法刻蚀等手段去除SiO2并清洗晶圆。
如图8所示，S6：在第一基区3的第一区域31上表面采用离子注入方式形成门极金属离子注入81，帮助后续门极金属8形成欧姆接触，在第二隔离层5的上表面采用离子注入方式制作第一掺杂半导体层6。
具体的包括以下步骤：
通过PECVD方式在第一基区3的第一区域31上表面淀积一层SiO2并光刻、刻蚀形成掩膜，再通过PECVD方式淀积一层薄SiO2作为阻挡层，进行N+离子注入，呈现为均匀分布形成门极的高浓度离子注入区域，帮助后续形成N+欧姆接触，同时用于在第二隔离层5的上表面进行N+离子注入，形成MESFET结构，接着通过湿法刻蚀等手段去除SiO2并清洗晶圆。
S7：退火激活，采用HMDS进行正胶涂胶，光刻胶碳化，形成碳膜作为表面高温退火时的保护层，在合适的条件下进行高温退火，通过高温氧化去除碳膜并清洗晶圆；随后牺牲氧化，采用PECVD方式淀积一层SiO2作为氧化层并进行退火，降低SiC材料表面的刻蚀损伤。
如图9所示，S8：在第一掺杂半导体层6的上表面制作漏极金属9和源极金属11，形成N+欧姆接触。
具体的包括以下步骤：
GTO门极金属8和MESFET漏极金属9以及源极金属11的N+欧姆接触形成：对第一掺杂半导体层6的上表面和门极金属离子注入81上表面分别溅射Ni/Ti/Al，形成GTO的门极金属8，MESFET结构的漏极金属9和源极金属11的N+欧姆接触，然后通过剥离工艺去掉光刻胶和多余金属，接着清洗并干燥晶圆。
如图10所示，S9：在衬底1的下表面制作阴极金属13。
阴极金属13的N+欧姆接触形成：对衬底1的下表面分别溅射Ni/Ti/Al进行阴极金属13淀积，在合适的条件下进行金属化退火，形成N+型欧姆接触。
如图11所示，S10：在阳极台面制作阳极金属12；在第一掺杂半导体层6的上表面制作栅极金属10；在隔离层接地环离子注入141制作隔离环接地pad14。
具体的，阳极金属12的P+欧姆接触以及栅极金属10的N-肖特基接触形成：首先对阳极台面离子注入121进行光刻、刻蚀，通过溅射Ni/Ti/Al进行阳极金属12淀积，形成与第二掺杂半导体层4的P+欧姆接触；同时对第一掺杂半导体层6的上表面溅射Ni/Ti/Al进行栅极金属10淀积，形成与第一掺杂半导体层6的N-肖特基接触，并对隔离层接地环离子注入141溅射Ni/Ti/Al进行正面Ni/Ti/Al金属淀积，形成隔离环接地pad14，然后通过剥离工艺去掉光刻胶和多余金属，接着清洗并干燥晶圆。
在本发明中还包括以下步骤：
正面N+金属加厚，首先通过PECVD方式在正面淀积掩膜层，对门极金属8上表面进行光刻，采用干法刻蚀的方式窗口进行刻蚀，刻蚀过程中注意监测刻蚀深度，不要刻掉金属，然后通过溅射/蒸发后Al金属进行金属淀积，对上表面N+金属加厚，同时对MESFET结构的漏极金属9和源极金属11的上表面N+金属加厚，接着对厚金属进行光刻并刻蚀去掉表面多余的金属，清洗并干燥晶圆。
正面P+金属加厚，首先通过PECVD方式在正面淀积掩膜层，对阳极金属12上表面进行光刻，采用干法刻蚀的方式对上表面进行刻蚀，刻蚀过程中注意监测刻蚀深度，不要刻掉金属，然后通过溅射/蒸发后Al金属进行金属淀积，对上表面P+金属加厚，同时对MESFET结构的栅极金属10和隔离环接地pad 14的上表面P+金属加厚，接着对厚金属进行光刻并刻蚀去掉表面多余的金属，清洗并干燥晶圆。
对正面N+金属接触pad进行光刻与刻蚀，漏出MESFET结构的漏极金属pad和源极金属pad，接着清洗并干燥晶圆；
阴极金属13加厚，首先在正面涂覆PI聚合物进行保护，然后通过溅射阴极金属13的下表面进行加厚；
正面金属电极开孔，对正面进行光刻并刻蚀掉之前用于保护的PI聚合物，漏出所有测试pad，接着清洗并干燥晶圆；
IC金属互联，首先在正面整体淀积一层较厚的金属，如Al或Ag等，然后通过掩膜版光刻转移得到正面各电极图形，接着通过刻蚀将各金属电极分开，形成器件的最外层金属电极，最后去除光刻胶并清洗器件表面，完成工艺。
本发明中所述的正面指的是位于所有结构上表面所在方向，背面指的是位于所有结构下表面所在方向。例如，位于第二掺杂半导体层4的上表面的阳极金属12，位于第一掺杂半导体层6的上表面的漏极金属9、栅极金属10和源极金属11，位于第一区域31最内侧的门极金属8，都属于正面金属电极范畴，位于衬底1的下表面的阴极金属13属于背面金属电极范畴。
需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。
本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实例的说明只是用于帮助理解本发明的方法及其核心思想。以上所述仅是本发明的优选实施方式，应当指出，由于文字表达的有限性，而客观上存在无限的具体结构，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进、润饰或变化，也可以将上述技术特征以适当的方式进行组合；这些改进润饰、变化或组合，或未经改进将发明的构思和技术方案直接应用于其它场合的，均应视为本发明的保护范围。
Claims (9)
1.一种SiC GTO与MESFET集成结构，其特征在于，包括：
第一导电类型的衬底，
位于所述衬底的上表面的第二导电类型的漂移区；
位于所述漂移区的上表面的第一导电类型的第一基区；
贯穿所述第一基区的隔离沟槽，所述隔离沟槽将所述第一基区分隔为第一区域和第二区域；
填充在所述隔离沟槽内的第一隔离层；
位于所述第一区域上表面，且位于第一区域最外侧的第二导电类型杂质的第二掺杂半导体层；
位于所述第一区域最内侧的门极金属；
位于所述第二掺杂半导体层的上表面的阳极金属；
位于所述衬底的下表面的阴极金属；
位于所述第二区域内的第二导电类型的第二隔离层，
位于所述第二隔离层内的第一导电类型杂质的第一掺杂半导体层；
位于所述第一掺杂半导体层上表面的漏极金属、栅极金属和源极金属；
位于所述第二隔离层的上表面的两端的隔离环接地pad。
2.根据权利要求1中所述的一种SiC GTO与MESFET集成结构，其特征在于，所述隔离层为二氧化硅层。
3.根据权利要求1中所述的一种SiC GTO与MESFET集成结构，其特征在于，所述第二掺杂半导体层和第一掺杂半导体层均为高掺杂层。
4.根据权利要求1中所述的一种SiC GTO与MESFET集成结构，其特征在于，所述第一导电类型为N型导电类型材料，第二导电类型为P型导电类型材料。
5.一种SiC GTO与MESFET集成结构的制作方法，其特征在于，包括以下步骤：
在第一导电类型的衬底的上表面生长出第二导电类型的漂移区，在漂移区的上表面生长出第一导电类型的第一基区；在第一基区的上表面生长出第二导电类型杂质的第二掺杂半导体层；
将第二掺杂半导体层的一侧刻蚀掉，曝露出第一基区的上表面；
在曝露出的第一基区上刻蚀出隔离沟槽，在隔离沟槽内填充第一隔离层；
在远离第二掺杂半导体层的第一基区上表面离子注入方式制作第二导电类型的第二隔离层；
在位于第二掺杂半导体层和第一隔离层之间的第一基区上表面制作门极金属，以及采用离子注入方式制作第一导电类型杂质的第一掺杂半导体层；
在第一掺杂半导体层的上表面制作漏极金属和源极金属，
在第一导电类型的衬底的下表面制作阴极金属；
在第二隔离层的上表面离子注入方式制作隔离环接地pad；在第二掺杂半导体层的上表面制作阳极金属；以及在第一掺杂半导体层的上表面制作栅极金属。
6.根据权利要求5所述的一种SiC GTO与MESFET集成结构的制作方法，其特征在于，所述隔离环接地pad位于第一掺杂半导体层的两端。
7.根据权利要求5中一种SiC GTO与MESFET集成结构的制作方法，其特征在于，所述栅极金属位于漏极金属和源极金属之间。
8.根据权利要求5中一种SiC GTO与MESFET集成结构的制作方法，其特征在于，所述第一导电类型为N型导电类型材料，第二导电类型为P型导电类型材料。
9.根据权利要求5中一种SiC GTO与MESFET集成结构的制作方法，其特征在于，所述隔离沟槽的深度大于第二隔离层的厚度。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110006704.XA CN112838084B (zh) | 2021-01-05 | 2021-01-05 | 一种SiC GTO与MESFET集成结构及其制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110006704.XA CN112838084B (zh) | 2021-01-05 | 2021-01-05 | 一种SiC GTO与MESFET集成结构及其制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN112838084A true CN112838084A (zh) | 2021-05-25 |
| CN112838084B CN112838084B (zh) | 2023-05-12 |
Family
ID=75927649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110006704.XA Active CN112838084B (zh) | 2021-01-05 | 2021-01-05 | 一种SiC GTO与MESFET集成结构及其制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN112838084B (zh) |
Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07147394A (ja) * | 1994-08-05 | 1995-06-06 | Hitachi Ltd | 複合半導体装置 |
| CN1136712A (zh) * | 1995-03-09 | 1996-11-27 | 株式会社日立制作所 | Mis门复合半导体装置及其驱动方法以及电源转换装置 |
| DE19638769C1 (de) * | 1996-09-21 | 1998-03-05 | Daimler Benz Ag | Emittergesteuerter Thyristor |
| JPH10107253A (ja) * | 1996-09-27 | 1998-04-24 | Hitachi Ltd | Ｍｉｓｆｅｔ制御型半導体装置 |
| US20010032999A1 (en) * | 2000-04-25 | 2001-10-25 | Seikoh Yoshida | GaN-based compound semiconductor device |
| US20070210328A1 (en) * | 2006-03-10 | 2007-09-13 | Bae Systems Information And Electronic Systems Integration Inc. | Monolithically integrated light-activated thyristor and method |
| CN102201403A (zh) * | 2011-05-06 | 2011-09-28 | 电子科技大学 | 一种晶闸管型发光二极管的开路保护器 |
| CN104637997A (zh) * | 2015-01-28 | 2015-05-20 | 电子科技大学 | 一种双模逆导门极换流晶闸管及其制备方法 |
| CN106373948A (zh) * | 2016-09-14 | 2017-02-01 | 无锡同方微电子有限公司 | 一种集成门极可关断晶闸管驱动电路板场效应管排布结构 |
| CN106847810A (zh) * | 2016-12-27 | 2017-06-13 | 湖南大学 | Bjt辅助的改进型gto结构、控制方法及制备方法 |
-
2021
- 2021-01-05 CN CN202110006704.XA patent/CN112838084B/zh active Active
Patent Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07147394A (ja) * | 1994-08-05 | 1995-06-06 | Hitachi Ltd | 複合半導体装置 |
| CN1136712A (zh) * | 1995-03-09 | 1996-11-27 | 株式会社日立制作所 | Mis门复合半导体装置及其驱动方法以及电源转换装置 |
| DE19638769C1 (de) * | 1996-09-21 | 1998-03-05 | Daimler Benz Ag | Emittergesteuerter Thyristor |
| JPH10107253A (ja) * | 1996-09-27 | 1998-04-24 | Hitachi Ltd | Ｍｉｓｆｅｔ制御型半導体装置 |
| US20010032999A1 (en) * | 2000-04-25 | 2001-10-25 | Seikoh Yoshida | GaN-based compound semiconductor device |
| US20070210328A1 (en) * | 2006-03-10 | 2007-09-13 | Bae Systems Information And Electronic Systems Integration Inc. | Monolithically integrated light-activated thyristor and method |
| CN102201403A (zh) * | 2011-05-06 | 2011-09-28 | 电子科技大学 | 一种晶闸管型发光二极管的开路保护器 |
| CN104637997A (zh) * | 2015-01-28 | 2015-05-20 | 电子科技大学 | 一种双模逆导门极换流晶闸管及其制备方法 |
| CN106373948A (zh) * | 2016-09-14 | 2017-02-01 | 无锡同方微电子有限公司 | 一种集成门极可关断晶闸管驱动电路板场效应管排布结构 |
| CN106847810A (zh) * | 2016-12-27 | 2017-06-13 | 湖南大学 | Bjt辅助的改进型gto结构、控制方法及制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN112838084B (zh) | 2023-05-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN108346688B (zh) | 具有CSL输运层的SiC沟槽结势垒肖特基二极管及其制作方法 | |
| CN109860273B (zh) | Mps二极管器件及其制备方法 | |
| CN108962977A (zh) | 一种集成SBD的碳化硅沟槽型MOSFETs及其制备方法 | |
| CN106876256B (zh) | SiC双槽UMOSFET器件及其制备方法 | |
| CN110444586B (zh) | 具有分流区的沟槽栅igbt器件及制备方法 | |
| CN110896098B (zh) | 一种基于碳化硅基的反向开关晶体管及其制备方法 | |
| CN115295613B (zh) | 一种快恢复二极管结构及其制造方法 | |
| CN110364575A (zh) | 一种具有浮动场环终端结构的结势垒肖特基二极管及其制备方法 | |
| CN105070663B (zh) | 一种碳化硅mosfet沟道自对准工艺实现方法 | |
| CN110896102B (zh) | 一种基于双mos栅控的n型碳化硅晶闸管及其制备方法 | |
| CN110534559B (zh) | 一种碳化硅半导体器件终端及其制造方法 | |
| CN111863807A (zh) | 基于源场板的单片异质集成Cascode结构场效应晶体管及制作方法 | |
| CN112466936A (zh) | 一种高压igbt器件及其制备方法 | |
| CN116230770A (zh) | 肖特基结辅助耗尽镇流电阻的碳化硅mosfet器件及制备方法 | |
| CN114927565B (zh) | 集成开基区pnp晶体管碳化硅mosfet器件及制备方法 | |
| CN112838084B (zh) | 一种SiC GTO与MESFET集成结构及其制作方法 | |
| CN106876471B (zh) | 双槽umosfet器件 | |
| WO2020051806A1 (zh) | 半导体器件及其制备方法 | |
| CN111799336B (zh) | 一种SiC MPS二极管器件及其制备方法 | |
| CN105185841B (zh) | 一种场效应二极管及其制作方法 | |
| CN109216436B (zh) | 半导体器件及其制备方法 | |
| CN112018177B (zh) | 全垂直型Si基GaN UMOSFET功率器件及其制备方法 | |
| CN209766431U (zh) | Mps二极管器件 | |
| CN209766432U (zh) | Mps二极管器件 | |
| CN113066866A (zh) | 碳化硅mosfet器件及其工艺方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |