JPH0993599A - サンプリング装置 - Google Patents

Abstract

(57)【要約】 【課題】 Ａ／Ｄコンバータのサンプリング位相をバー
スト信号の位相に完全に一致させることができるサンプ
リング装置を提供する。 【解決手段】 Ａ／Ｄコンバータ３はＬＰＦ１の出力ｄ
をＡ／Ｄ変換する。ＰＬＬ回路４はＢＰＦ２により抽出
されたバースト信号ｂに位相同期したサンプリングクロ
ックＣＫ１をＡ／Ｄコンバータ３に入力する。ＢＰＦ６
はＡ／Ｄコンバータ３の出力ｅにおけるバースト信号ｆ
を抽出する。位相誤差検出器７はクロックＣＫ１とバー
スト信号ｆとの位相誤差を検出する。ＰＷＭ回路８は検
出データｇに応じてデューティを変換したパルス信号ｈ
を出力し、ＬＰＦ９により指示電圧Ｖ１とする。可変遅
延器５はこの指示電圧Ｖ１によって信号ｂの位相を可変
遅延する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、テレビジョン信号
をデジタル信号処理する際に用いられるサンプリング装
置に関する。

【０００２】

【従来の技術】テレビジョン信号の映像信号をデジタル
信号処理するため、バースト信号と位相同期したサンプ
リングクロックを生成するバーストロックＰＬＬ回路を
有するサンプリング装置が用いられている。このバース
トロックＰＬＬ回路の目的は、サンプリングクロックと
して色副搬送波周波数ｆｓｃ（約３．５８ＭＨｚ）の４
倍の周波数４ｆｓｃを発生し、サンプリング点をバース
ト信号の１サイクルの間でペデスタルレベルと交わる２
箇所及び最大ピーク点と最少ピーク点の合計４箇所に配
置することにより、サンプル信号のクロマ（色）成分を
バースト信号の直交軸上に配置して、色差信号への復調
を容易にすることにある。この結果、色信号は例えば−
（Ｒ−Ｙ），−（Ｂ−Ｙ），（Ｒ−Ｙ），（Ｂ−Ｙ）の
ように配置され、色差信号成分への復調を簡易に行うこ
とができる。

【０００３】ここで、従来のサンプリング装置について
図１３を用いて説明する。図１３において、入来した複
合映像信号はローパスフィルタ（ＬＰＦ）１及びバンド
パスフィルタ（ＢＰＦ）２に入力される。ＬＰＦ１はデ
ジタル映像信号処理を行うために、折り返し成分を除去
するフィルタであり、入力された映像信号より不要高域
成分を除去してＡ／Ｄコンバータ３に供給する。ＢＰＦ
２はバースト信号に同期したサンプリングクロックを生
成するため、バースト信号とクロマ信号の信号成分を抽
出してＰＬＬ回路４に供給する。ＰＬＬ回路４はＢＰＦ
２より入力された信号成分の内、選択信号Ｓ１によりバ
ースト信号成分を選択してバースト信号に位相同期した
４ｆｓｃのサンプリングクロックＣＫ１を生成する。こ
のサンプリングクロックＣＫ１はＡ／Ｄコンバータ３に
入力される。Ａ／Ｄコンバータ３はサンプリングクロッ
クＣＫ１によってＬＰＦ１の出力をＡ／Ｄ変換し、デジ
タル出力を得る。

【０００４】

【発明が解決しようとする課題】ところで、上述した従
来のサンプリング装置において、入力段からＰＬＬ回路
４に至るまでの経路による信号の遅延量と、入力段から
Ａ／Ｄコンバータ３に至るまでの経路による信号の遅延
量とは一致しないのが普通である。即ち、Ａ／Ｄコンバ
ータ３によりサンプリングされる映像信号は主な遅延要
因としてＬＰＦ１の群遅延を受け、一方、ＰＬＬ回路４
に供給するバースト信号は主な遅延要因としてＢＰＦ２
の群遅延を受ける。これらＬＰＦ１の群遅延とＢＰＦ２
の群遅延とは遅延量が異なっており、仮に一致していた
としても、ＬＰＦ１等の部品性能のばらつきにより遅延
量に差が生じる。

【０００５】この結果、ＰＬＬ回路４でバースト信号に
位相同期したサンプリングクロックＣＫ１を生成して
も、Ａ／Ｄコンバータ３に入力される実際の映像信号の
バースト信号の位相には一致しないこととなる。従っ
て、上述した従来のサンプリング装置をテレビジョン受
像機に用いた際には、色復調が正常に行われなかった
り、あるいは、第２世代ＥＤＴＶのテレビジョン受像機
（ワイドクリアビジョン）に用いた際には、水平解像度
補強信号（ＨＨ信号）のキャリア再生が正常に行われな
いという問題点が発生する。

【０００６】本発明はこのような問題点に鑑みなされた
ものであり、Ａ／Ｄコンバータのサンプリング位相をバ
ースト信号の位相に完全に一致させることができるサン
プリング装置を提供することを目的とする。

【０００７】

【課題を解決するための手段】本発明は、上述した従来
の技術の課題を解決するため、入来した映像信号の不要
高域成分を除去するローパスフィルタと、このローパス
フィルタの出力をＡ／Ｄ変換するＡ／Ｄコンバータと、
このＡ／Ｄコンバータに前記映像信号のバースト信号に
位相同期したサンプリングクロックを供給するＰＬＬ回
路と、前記映像信号よりバースト信号成分を抽出して前
記ＰＬＬ回路に供給するバンドパスフィルタとを少なく
とも備えるサンプリング装置において、前記ＰＬＬ回路
と前記バンドパスフィルタとの間、前記ローパスフィル
タと前記Ａ／Ｄコンバータとの間、前記ＰＬＬ回路と前
記Ａ／Ｄコンバータとの間のいずれかに、可変遅延器を
設けたことを特徴とするサンプリング装置を提供するも
のである。

【０００８】

【発明の実施の形態】以下、本発明のサンプリング装置
について、添付図面を参照して説明する。図１は本発明
のサンプリング装置の第１の実施形態を示すブロック
図、図２は本発明のサンプリング装置を説明するための
波形図、図３は図１，図１１，図１２中の可変遅延器５
の特性図、図４は図１，図１１，図１２中のバンドパス
フィルタ６の特性図、図５は図１，図１１，図１２中の
位相誤差検出器７によって検出される位相誤差を説明す
るための波形図、図６は図１，図１１，図１２中の位相
誤差検出器７の具体的構成を示すブロック図、図７は図
１，図１１，図１２中の位相誤差検出器７の動作を説明
するための波形図、図８は図１，図１１，図１２中のＰ
ＷＭ回路８の具体的構成を示すブロック図、図９は本発
明のサンプリング装置の動作を説明するための波形図、
図１０は図１，図１１，図１２中のローパスフィルタ９
の具体的構成を示す回路図、図１１は本発明のサンプリ
ング装置の第２の実施形態を示すブロック図、図１２は
本発明のサンプリング装置の第３の実施形態を示すブロ
ック図である。なお、図１，図１１，図１２において、
図１３と同一部分には同一符号が付してある。

【０００９】図１において、入来した複合映像信号ａは
ローパスフィルタ（ＬＰＦ）１及びバンドパスフィルタ
（ＢＰＦ）２に入力される。ＬＰＦ１はデジタル映像信
号処理を行うために、折り返し成分を除去するフィルタ
であり、入力された映像信号ａより不要高域成分を除去
してＡ／Ｄコンバータ３に供給する。なお、このＬＰＦ
１の帯域は例えば６ＭＨｚである。ＢＰＦ２はバースト
信号に同期したサンプリングクロックを生成するため、
バースト信号とクロマ信号の信号成分ｂを抽出する。こ
の信号成分ｂはＢＰＦ２により所定の遅延ＴＢ１を生じ
ている。信号成分ｂは本発明により新たに加えられた可
変遅延器５に入力されて後述の如く決定される指示電圧
Ｖ１により定められる遅延ＴＢ２だけ遅延され、ＰＬＬ
回路４に供給される。なお、遅延ＴＢ２は可変遅延器５
によるバースト周波数における遅延量である。

【００１０】ＰＬＬ回路４は可変遅延器５より出力され
た信号ｃの内、選択信号Ｓ１によりバースト信号成分を
選択してバースト信号に位相同期した４ｆｓｃのサンプ
リングクロックＣＫ１を生成する。即ち、ＰＬＬ回路４
は、ＰＬＬ回路４の一部を構成する図示していない電圧
可変型発振器（ＶＣＯ）により生成した例えば４ｆｓｃ
のクロックを一旦４分周したｆｓｃのクロックと信号ｃ
のバースト信号成分とを位相比較して位相同期するよう
調整することにより、バースト信号に位相同期した４ｆ
ｓｃのサンプリングクロックＣＫ１を生成する。このサ
ンプリングクロックＣＫ１はＡ／Ｄコンバータ３に入力
される。Ａ／Ｄコンバータ３はサンプリングクロックＣ
Ｋ１によってＬＰＦ１の出力ｄをＡ／Ｄ変換し、デジタ
ル出力ｅを得る。なお、ＬＰＦ１の出力ｄはＬＰＦ１に
より遅延ＴＢ３を生じている。この遅延ＴＢ３も信号の
周波数によりばらつきがあるが、バースト周波数におけ
る遅延量とする。

【００１１】以上により、Ａ／Ｄコンバータ３によりサ
ンプリングされる信号ｄとＰＬＬ回路４に入力される信
号ｃとの遅延差ＴＢｄは、 ＴＢｄ＝ＴＢ１＋ＴＢ２−ＴＢ３±ΔＴＢ …（１） と表すことができる。ここで、±ΔＴＢは部品（ＬＰＦ
１，ＢＰＦ２等）のばらつきによって生じる遅延量のば
らつき分である。また、サンプリングクロックＣＫ１は
信号ｃと同期しているため、信号ｄにおけるバースト信
号とサンプリングクロックＣＫ１との遅延周期をＴＢｆ
ｓｃとすると、 ＴＢｆｓｃ＝ＭＯＤ（ＴＢｄ／Ｔｆｓ） …（２） と表すことができる。ここで、Ｔｆｓはサンプリングク
ロック周期、ＭＯＤ（Ｙ／Ｘ）はＹをＸで割った余りと
する。

【００１２】遅延周期ＴＢｆｓｃが０でない時、Ａ／Ｄ
コンバータ３によるサンプリング信号ｅは図２に示すよ
うにバースト信号とサンプリングクロックＣＫ１との位
相がずれた状態である。可変遅延器５は例えば図３に示
すような特性を有している。サンプリング信号ｅのサン
プリング位相が遅れていれば、サンプリングクロックＣ
Ｋ１を遅延させるように遅延を多く、逆に、進んでいれ
ば遅延を少なくするよう制御電圧（指示電圧Ｖ１）を制
御すればよい。なお、可変遅延器５は標準状態では、中
心電圧の２．５Ｖが入力されて、２．５Ｖにおける遅延
を生じている。

【００１３】可変遅延器５に供給する指示電圧Ｖ１を決
定するのが、本発明により新たに設けられたバンドパス
フィルタ（ＢＰＦ）６〜ローパスフィルタ（ＬＰＦ）９
である。即ち、ＢＰＦ６〜ＬＰＦ９は、サンプリング位
相のずれを検出し、そのずれの大きさに応じて可変遅延
器５による遅延量を制御する制御手段として動作する。

【００１４】ここで再び図１に戻り、図１において、Ａ
／Ｄコンバータ３からのデジタル出力であるサンプリン
グ信号ｅはバースト信号成分を抽出するためのＢＰＦ６
に入力される。ＢＰＦ６より出力されたバースト信号成
分ｆは位相誤差検出器７に入力されて後述のようにサン
プリングクロックＣＫ１との位相誤差が検出される。な
お、ＢＰＦ６，位相誤差検出器７，ＰＷＭ回路８にはＰ
ＬＬ回路４より出力されるサンプリングクロックＣＫ１
が入力される。ＰＷＭ回路８は後述のように位相誤差検
出器７の検出出力ｇに応じたパルスｈを出力する。この
パルスｈがＬＰＦ９によって指示電圧Ｖ１とされ、可変
遅延器５に供給される。

【００１５】図２に示すように、バースト信号波はペデ
スタルレベルで交番する。ＢＰＦ６は図４に示すような
３．５８ＭＨｚを中心帯域とする帯域を有しており、こ
のＢＰＦ６によって上記のようにバースト信号成分ｆを
抽出すると共にＤＣレベルを除去すると、バースト信号
とペデスタルレベルとの交番点の値は０となる。これに
より、図２に示すバースト信号の波形は図５のように表
すことができる。位相誤差検出器７はこの図５に示す波
形に基づいて、サンプリング信号ｅにおけるバースト信
号ｆとサンプリングクロックＣＫ１との位相誤差を検出
する。

【００１６】図５において、○は理想のサンプル点、●
は実際のサンプル点を表している。位相のずれ量は、交
番点近傍のサンプル点、例えばＣ点の値に置き換えるこ
とができる。即ち、Ｄｔｂという値を有するＣ点のデー
タ値が０となる時、遅延周期ＴＢｆｓｃ＝０となる。ま
た、この検出周期は０交番する周期であるｆｓｃ周期
（４サンプル周期）またはｆｓｃ／２周期（２サンプル
周期）で行うのが望ましい。

【００１７】ここで、位相誤差検出器７の具体的構成に
ついて説明する。位相誤差検出器７は図６に示すよう
に、分周回路７１，水平積算回路７２，検出回路７３よ
り構成される。図６において、サンプリングクロックＣ
Ｋ１は分周回路７１及び水平積算回路７２に入力され、
図示していないパルス発生手段より出力された検出パル
スＰ１は検出回路７３に入力される。水平積算回路７２
にはＢＰＦ６より出力されたバースト信号ｆが入力され
る。そして、分周回路７１は入力された４ｆｓｃクロッ
クであるサンプリングクロックＣＫ１を４分周してｆｓ
ｃクロックとし、水平積算回路７２に入力する。水平積
算回路７２は入力されたバースト信号をｆｓｃクロック
によって水平方向に積算する。

【００１８】図７は水平積算回路７２によるバースト信
号ｆの水平積算の様子を示している。図７において、実
線で示す波形は１つのバースト信号ｆを示しており、破
線は水平積算した結果の波形を示している。この水平積
算後の波形より分かるように、位相誤差の振幅が拡大さ
れ、位相誤差の振幅が検出しやすくなる。この水平積算
後の波形の内、例えば水平位置２８において検出パルス
Ｐ１を検出回路７３に供給し、その時点での値（位相誤
差の振幅値）を取り込む。この取り込まれた振幅値（検
出データｇ）はＰＷＭ回路８に供給される。なお、この
例では、水平位置２８における振幅値を検出データｇと
しているが、取り込む位置はこれに限らず、図７に示す
破線の誤差積算データのいずれの位置でもよい。

【００１９】ここで、ＰＷＭ回路８の具体的構成につい
て説明する。ＰＷＭ回路８は図８に示すように、絶対値
回路８１，カウンタ８２，インバータ８３，分周回路８
４，０検出回路８５，ＯＲ回路８６，セレクタ８７より
構成される。位相誤差検出器７の出力である検出データ
ｇは絶対値回路８１に入力され、その符号ビット（ＭＳ
Ｂ）はインバータ８３を介してセレクタ８６の端子Ａに
入力される。図示していないパルス発生手段より出力さ
れたロードパルスＰ２はカウンタ８２に入力され、サン
プリングクロックＣＫ１はカウンタ８２及び分周回路８
４に入力される。分周回路８４はサンプリングクロック
ＣＫ１を１／２に分周してセレクタ８６の端子Ｂに供給
する。

【００２０】絶対値回路８１により絶対値化された検出
データｇはカウンタ８２に入力され、カウンタ８２はロ
ードパルスＰ２により検出データｇを設定値とする。カ
ウンタ８２がこの設定値となるまでサンプリングクロッ
クＣＫ１をカウントするとキャリー出力がハイレベルと
なり、ＯＲ回路８６に入力される。０検出回路８５には
絶対値回路８１の出力（検出データｇの絶対値）が入力
され、それが０である時にハイレベルをＯＲ回路８６に
入力する。ＯＲ回路８６はカウンタ８２のキャリー出力
と０検出回路８５の出力のいずれかがハイレベルの時、
セレクト信号Ｓをハイレベルとする。即ち、０検出回路
８５の出力がハイであれば、カウンタ８２のキャリー出
力にかかわらずセレクト信号Ｓはハイとなる。

【００２１】セレクタ８７に入力されるセレクト信号Ｓ
がハイレベルの時には、セレクタ８７は端子Ｂに接続し
て分周回路８４より出力される２ｆｓｃクロックを出力
し、セレクト信号Ｓがローレベルの時には、インバータ
８３を介して端子Ａに入力される検出データｇの符号ビ
ットを出力する。検出データｇの符号ビットが正（即
ち、０）の場合、その値はインバータ８３により反転さ
れて１となるので、セレクタ８７の端子Ａはハイとな
る。また、検出データｇの符号ビットが負（即ち、１）
の場合、その値はインバータ８３により反転されて０と
なるので、セレクタ８７の端子Ａはローとなる。従っ
て、セレクタ８７は検出データｇの符号ビットが正の時
にはハイを、負の時にはローを出力することとなる。

【００２２】以上の一連の動作を図９に示し、さらに説
明する。図９において、（Ａ）はＢＰＦ６より出力され
るバースト信号（バーストデータ）ｆ、（Ｂ）は位相誤
差検出器７による誤差積算データ、（Ｃ）は検出パルス
Ｐ１、（Ｄ）は位相誤差検出器７より出力される検出デ
ータｇ、（Ｅ）はＰＷＭ回路８より出力されるＰＷＭ波
ｈ、（Ｆ）はＬＰＦ９の出力電圧（指示電圧Ｖ１）を示
している。

【００２３】ＰＷＭ回路８が図９（Ｅ）に示すようなデ
ューティが可変されたパルス信号であるＰＷＭ波ｈを出
力すると、このＰＷＭ波ｈはＬＰＦ９に入力されて積分
され、図９（Ｆ）に示すような制御電圧となる。この制
御電圧が指示電圧Ｖ１として可変遅延器５に供給され
る。なお、ＬＰＦ９は、図１０に示すように、抵抗９１
及びコンデンサ９２より構成される。

【００２４】位相誤差検出器７より出力される検出デー
タｇが負の場合、サンプリングクロックＣＫ１の位相に
対して信号ｄの位相が遅れているサンプル位相遅れが生
じている場合であり、可変遅延器５に供給する指示電圧
Ｖ１を図３に示す中心電圧約２．５Ｖより下げ、可変遅
延器５による遅延を大とする。逆に、検出データｇが正
の場合、サンプリングクロックＣＫ１の位相に対して信
号ｄの位相が進んでいるサンプル位相進みが生じている
場合であり、指示電圧Ｖ１を図３に示す中心電圧約２．
５Ｖより上げ、可変遅延器５による遅延を小とする。ま
た、検出データｇが０の場合には、２ｆｓｃクロックを
出力することによって、可変遅延器５の中心電圧を、５
Ｖレベルの２ｆｓｃクロックを積分した値の約２．５Ｖ
へ移動する。

【００２５】この結果、Ａ／Ｄコンバータ３からのサン
プリング信号ｅにおけるバースト信号を基にして、Ａ／
Ｄコンバータ３によってサンプリングされる信号ｄとサ
ンプリングクロックＣＫ１との位相ずれを検出し、ＰＬ
Ｌ回路４にバースト信号を可変遅延して供給する可変遅
延器５へフィードバックするフィードバックループを形
成できる。これにより、サンプリング位相をバースト信
号の０クロス点へ固定することができる。

【００２６】本発明のサンプリング装置として、図１
１，図１２に示すような実施形態とすることもできる。
図１１，図１２において、図１と同一部分には同一符号
が付してある。図１１に示す第２の実施形態は、可変遅
延器５をＬＰＦ１とＡ／Ｄコンバータ３との間に設け、
サンプリングする信号ｄを直接可変遅延するように構成
したものである。なお、ＬＰＦ１の出力ｄは可変遅延器
５により可変遅延されて信号ｄ’とされ、Ａ／Ｄコンバ
ータ３に入力される。これにより図１に示す構成と同一
の効果を得ることができる。しかし、この図１１に示す
構成の場合、入力周波数帯域における郡遅延や周波数特
性、ゲインといった精度を可変遅延器５が補償する必要
があるので、図１に示す構成の方が望ましい。

【００２７】また、図１２に示す第３の実施形態は、可
変遅延器５をＰＬＬ回路４とＡ／Ｄコンバータ３との間
に設け、サンプリングクロックＣＫ１を可変遅延するよ
うに構成したものである。なお、ＰＬＬ回路４からのサ
ンプリングクロックＣＫ１は可変遅延器５により可変遅
延されてサンプリングクロックＣＫ１’とされ、Ａ／Ｄ
コンバータ３，ＢＰＦ６，位相誤差検出器７，ＰＷＭ回
路８に入力される。これにより図１に示す構成と同一の
効果を得ることができる。しかし、この図１２に示す構
成の場合、可変遅延器５が高い周波数で動作する必要が
あるので、図１に示す構成の方が望ましい。以上の点
で、図１に示す構成が最良の実施形態と言うことができ
る。

【００２８】

【発明の効果】以上詳細に説明したように、本発明のサ
ンプリング装置は、入来した映像信号の不要高域成分を
除去するローパスフィルタと、このローパスフィルタの
出力をＡ／Ｄ変換するＡ／Ｄコンバータと、このＡ／Ｄ
コンバータに映像信号のバースト信号に位相同期したサ
ンプリングクロックを供給するＰＬＬ回路と、映像信号
よりバースト信号成分を抽出してＰＬＬ回路に供給する
バンドパスフィルタとを少なくとも備えるサンプリング
装置において、ＰＬＬ回路とバンドパスフィルタとの
間、ローパスフィルタとＡ／Ｄコンバータとの間、ＰＬ
Ｌ回路とＡ／Ｄコンバータとの間のいずれかに、可変遅
延器を設けたので、Ａ／Ｄコンバータのサンプリング位
相をバースト信号の位相に完全に一致させることができ
る。例えば４ｆｓｃのサンプリングにおいては、０度，
９０度，１８０度，２７０度においてサンプリング位相
を固定でき、しかも、部品性能のばらつきも補正できる
ので、映像信号のサンプリングを極めて高精度に行うこ
とができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態を示すブロック図であ
る。

【図２】本発明を説明するための波形図である。

【図３】図１，図１１，図１２中の可変遅延器５の特性
図である。

【図４】図１，図１１，図１２中のバンドパスフィルタ
６の特性図である。

【図５】図１，図１１，図１２中の位相誤差検出器７に
よって検出される位相誤差を説明するための波形図であ
る。

【図６】図１，図１１，図１２中の位相誤差検出器７の
具体的構成を示すブロック図である。

【図７】図１，図１１，図１２中の位相誤差検出器７の
動作を説明するための波形図である。

【図８】図１，図１１，図１２中のＰＷＭ回路８の具体
的構成を示すブロック図である。

【図９】本発明の動作を説明するための波形図である。

【図１０】図１，図１１，図１２中のローパスフィルタ
９の具体的構成を示す回路図である。

【図１１】本発明の第２の実施形態を示すブロック図で
ある。

【図１２】本発明の第３の実施形態を示すブロック図で
ある。

【図１３】従来例を示すブロック図である。

【符号の説明】

１ ローパスフィルタ ２ バンドパスフィルタ ３ Ａ／Ｄコンバータ ４ ＰＬＬ回路４ ５ 可変遅延器 ６ バンドパスフィルタ（第２のバンドパスフィルタ） ７ 位相誤差検出器 ８ ＰＷＭ回路 ９ ローパスフィルタ（第２のローパスフィルタ）

Claims (3)

【特許請求の範囲】
1. 【請求項１】入来した映像信号の不要高域成分を除去す
   るローパスフィルタと、 このローパスフィルタの出力をＡ／Ｄ変換するＡ／Ｄコ
   ンバータと、 このＡ／Ｄコンバータに前記映像信号のバースト信号に
   位相同期したサンプリングクロックを供給するＰＬＬ回
   路と、 前記映像信号よりバースト信号成分を抽出して前記ＰＬ
   Ｌ回路に供給するバンドパスフィルタとを少なくとも備
   えるサンプリング装置において、 前記ＰＬＬ回路と前記バンドパスフィルタとの間、前記
   ローパスフィルタと前記Ａ／Ｄコンバータとの間、前記
   ＰＬＬ回路と前記Ａ／Ｄコンバータとの間のいずれか
   に、可変遅延器を設けたことを特徴とするサンプリング
   装置。
2. 【請求項２】前記可変遅延器による遅延量を制御する制
   御手段を設けたことを特徴とする請求項１記載のサンプ
   リング装置。
3. 【請求項３】前記制御手段は、 前記Ａ／Ｄコンバータより出力されたサンプリング信号
   よりバースト信号成分を抽出する第２のバンドパスフィ
   ルタと、 前記ＰＬＬ回路より出力されたサンプリングクロックの
   位相と前記第２のバンドパスフィルタにより抽出された
   バースト信号との位相誤差を検出する位相誤差検出器
   と、 この位相誤差検出器より出力された検出データに応じて
   パルス信号のデューティを可変するＰＷＭ回路と、 このＰＷＭ回路の出力をアナログ値に変換して前記可変
   遅延器による遅延量を可変するための制御電圧を発生す
   る第２のローパスフィルタとを備えて構成したことを特
   徴とする請求項２記載のサンプリング装置。